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技術 フラッシュメモリアレイの条件付け回路及び方法

出願人 エイミックテクノロジーインコーポレイテッド
発明者 チェンコウ-スーフーシー-チュンチャンジュイ-トー
出願日 2000年6月21日 (21年0ヶ月経過) 出願番号 2000-186245
公開日 2001年2月16日 (20年5ヶ月経過) 公開番号 2001-043687
状態 未査定
技術分野 EAROM リードオンリーメモリ
主要キーワード 収束段階 論理制御器 周辺サポート 強度電圧 サポート信号 耐久サイクル 電荷減少 VC回路
関連する未来課題
重要な関連分野

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図面 (16)

課題

GCE型EEPROMデバイスで、FNトンネリング消去動作の本来有するフラッシュセルが消去動作から過消去になる確率を減少させる。

解決手段

分離した条件付け信号の振幅時間シーケンス中で変化する所定の時間シーケンスの複数の分離した条件付け信号を発生し;該分離した独立の条件付け信号を用いて、そのようなフラッシュセルを該電荷が完全に消去された状態にするために不十分であるようにメモリアレイのフラッシュセルから電荷を徐々に除去する各段階からなり、該フラッシュセルの該消去速度特性は消去動作の前に実質的に等化され、それにより過消去されたフラッシュセルの発生の可能性が減少する。

概要

背景

特にプログラム及び消去サイクルの数であるEEPROM耐久サイクルは、そのような装置の寿命の主な決定要因である。耐久サイクルはデータの消去再プログラム読み出しエラーなしに正常に可能な回数のことを称する。従って、耐久サイクルの数はEEPROMデバイス耐用寿命の大部分を決定するものである。従って、従来技術の顕著な目的の一つはセルアーキテクチャーでよりストレスを少なく設計されたインテリジェントな消去、プログラム方法のようなサイクルストレスを最小化する改善されたセルアーキテクチャーの使用を通してそのような耐久サイクルの最大化をなすことである。

Fowler−Nordheim(FNトンネリングフラッシュメモリセルを消去するために当業者が用いる最もよく知られ、よく理解された普及している技術の一つである。顕著な問題がメモリアレイのあるセル(ビット)が「速く」、そのほかが「遅く」なる傾向があるという事実から発生する。換言すると、そのようなセルがフローティングゲート上で電荷の過剰蓄積又は蓄積不足になる傾向があり、又は電荷が種々の配置でトラップされるようになる故に、これらのセルはターゲット閾値電圧から顕著に変動する閾値電圧を有する傾向にある。この理由のために「速い」セルが消去されたときに、それは過消去(over-erase)をきわめて引き起こしやすい。セルが消去動作中に過消去されるときに、これは余計な管理上の負荷(administrative overhead)を引き起こす。何故ならばそれは可能な限り補正されなければならないからである。これは新たなデータでデバイスを再プログラムする動作速度を低下する故に、望ましくないことはむろんである。

「速い」ビット上の過剰な電荷の存在は幾つかの理由のためにそれらを過消去させる。第一にFN消去機構フラッシュセルの薄いトンネル酸化層にわたる電界に強く依存し、より多くの電荷で、電界は比例的により高くなる。これにより、より多くの電荷が消去動作中にフローティングゲートを離れて動く。換言すると、速いビットは望ましいターゲット電界強度から顕著に変動する電界強度を有する。第二に、FN消去の初めに、フローティングゲートは完全に充電され(即ちプログラムされた状態にある)、電界は最大である。これは消去のレート(即ちフローティングゲートの放電レート)がまたFN消去動作の開始で最大であることを意味する。故に、速いビットが補正されない場合に、それらは過消去になる傾向にあり、これにより過剰漏れ電流及び/又はデータエラー付随する問題が生ずる。長期間では、これらの漏れやすい(leaky)ビットは誤りを引き起こし、耐久サイクルを低下させる。上記のように、問題はNGCE構成で用いられるFNトンネリング消去動作で特に深刻である。これは電界が負のゲート基板ウエルとの間で極端に強くなるためである。

今日、この現象を扱うための実際的な解決策はほとんどなく、フラッシュメモリセルアレイで生ずる電界強度変動に対する補正のための簡単な方法は知られていない。これらの電界変動ウェハープロセス動作から両方が自然に発生し、正常な動作のデバイスのサイクルと同様にその性質によりセル構造トンネル酸化物特性(厚さ及び均一性)等々の相違から生ずる。セルの数がEEPROMデバイスで増加し、集積密度が増加し、サイクルが増加すると、正常な分布の性質故に電界強度変動はまたそれに対応して増加する。

関連した状況は米国特許第5901089号により開示されており、ここにこれを参考として引用する。この引用例では多ビットセルのそれぞれの論理レベルはそのようなセルの閾値電圧が所定の閾値範囲内で維持されることを確実にすることにより安定に保たれる。これは「ミニ」消去/プログラムと称されるものにより達成され、ここでパルスは十分な電荷がその状態に対して安定動作範囲内に保つためにセルに付加され、又はそれから除去されるように印加される。このアプローチが検知(読み取り)動作を改善するために好ましい一方で、この技術は前消去状態動作として非常に実際的ではないことが判明した。これはセル一つづつに基づく過程のこの型を実施するための管理上の負荷の顕著な量を要求するためである。更にまた引用例は主にVtオーバーシュートが各プログラムされたセルに対して減少され、セルの振る舞いが一の論理レベルから他へ遷移されるそれに続く動作中に集合的に比較的均一であり、予想可能であることを如何にして確実にするかという問題に実際に取り組んでいない。換言すると、より良い動作結果を達成するために必要な他と異なるセルポピュレーションの一のセグメントを取り扱うための試みは存在しない。更に、この引用例はプログラムされたセルを完全に消去するために一連のより弱い強度の消去信号を用いることを開示せず、またそれを示唆するものでもない。

これらの理由に対して、いわゆる速いビットを取り扱う効果的な方法は当業者に知られていないが、極めて強く要求されている。最適には、セルの消去された組はターゲット消去値周り中心化された比較的均一な分布を有する。しかしながら、この均一な分布を得るために、(1)セルを同様な状態(初期フローティングゲート電圧/電界)に置く;(2)それらに対して同様の電荷特性を有するようにすることが必要である。第一段階は従来技術のプログラミング段階により達成され、これは理論的には全てのセルを初期ターゲットプログラムされた電圧閾値状態Vpに置くために十分な電荷を加えるようにされる。今日、それでもなお、それぞれのセル電荷放電特性を制御する第二の段階を達成するために特有の、実際的な機構は知られていない。この目標を達成するために、トンネル酸化物で初期電界を制御する必要がある。この電界がアレイの速いビットセグメントに対するFN消去の開始で減少されない場合に、速いビットはメモリアレイの平均的なビットより速く消去される。平均ビットが消去されるときまで、速いビットは既に過消去の状態にある。対応して、電界が特定のビットに対して消去の開始で減少される場合に、これは問題のビットに対する消去のレートを減速する。

概要

NGCE型EEPROMデバイスで、FNトンネリング消去動作の本来有するフラッシュセルが消去動作から過消去になる確率を減少させる。

分離した条件付け信号の振幅時間シーケンス中で変化する所定の時間シーケンスの複数の分離した条件付け信号を発生し;該分離した独立の条件付け信号を用いて、そのようなフラッシュセルを該電荷が完全に消去された状態にするために不十分であるようにメモリアレイのフラッシュセルから電荷を徐々に除去する各段階からなり、該フラッシュセルの該消去速度特性は消去動作の前に実質的に等化され、それにより過消去されたフラッシュセルの発生の可能性が減少する。

目的

故に、本発明の目的はNGCE型EEPROMデバイスで用いられるときに、上記のFNトンネリング消去動作の本来有する一般的な問題を解消することにある。

本発明の他の目的はそのようなセルの閾値電圧分布が消去動作の前後の両方で規制されるようにフラッシュメモリセル用の改善された回路及び方法を提供することにある。

本発明の更なる目的は消去動作の前にその閾値電圧分布を調整し、等化するために条件付け信号でフラッシュメモリセルを前消去(pre-erase)する回路及び方法を提供することにある。

本発明の関連した目的はそのような条件付け信号を発生する回路及び方法を提供することにあり、それにより閾値電圧分布は所定の振幅、持続時間、類似の信号特性を有する一連の条件付け信号により精密に制御される。

本発明の他の目的は、そのような条件付け信号をそのようなメモリセルに対して特定の処理の実施に基づいて特化し、又は代替的にはそのような信号をフラッシュEEPROMデバイスの正常な動作中に電界で決定されるように提供することにある。

本発明の関連する目的は、そのような速いビット放電を望ましい放電レートを有する平均的なフラッシュメモリセルに適合するレートにするようフラッシュメモリセル内の速いビットの放電レートを減少することにある。

本発明の他の関連する目的はそのようなビットが消去動作の前に平均的なフラッシュメモリセルの電界と同等の電界を有するよう条件付けることによりそのような速いビットが過消去になる可能性を減少し、それによりそのような速いビットの挙動はそのような消去動作中に平均的なメモリセルのように本質的に振る舞い、故に最大の強度の消去パルスによっても過消去されないようにすることにある。

本発明の他の目的はフラッシュメモリアレイの速いビットを識別し、それらにそのような速いビットの消去の振る舞いを変更するが、そのようなアレイの平均又は遅いビットの消去特性は変更しない条件付け信号を提供することにある。

更に関連する目的はフラッシュメモリアレイの過消去された速いメモリビットの発生を除去することによりセル漏洩電流を減少することにある。

本発明の更に他の目的は耐久サイクルの数を増加することにより長い寿命を有しうるメモリセルアレイを提供することにある。

本発明の付加的な目的は漏れデータビットの過剰な数により引き起こされたフラッシュメモリセルの機能不全及びエラーの可能性を減少することにある。

本発明の更に他の目的は上記の方法を実施する完全な集積回路を提供することにある。

本発明の他の目的は同一のチャージポンプを用いる上記の通常の最大強度の負のゲートチャンネル消去及び前消去動作の両方を達成するための改善された消去回路を提供することにある。

本発明の更なる目的はフラッシュメモリアレイの速いビットの放電レートを制御/等化するために、消去の初期フェーズでトンネリング酸化物にわたる電界を効果的に減少するために、変動強度条件付け信号の段階毎の時間シーケンスを達成するためのプログラムされた論理制御を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

(a) 分離した条件付け信号の振幅時間シーケンス中で変化する所定の時間シーケンスの複数の分離した条件付け信号を発生し;(b) 該分離した独立の条件付け信号を用いて、そのようなフラッシュセルを該電荷が完全に消去された状態にするためには不十分であるようにメモリアレイのフラッシュセルから電荷を徐々に除去する各段階からなり、該フラッシュセルの該消去速度特性は消去動作の前に実質的に等化され、それにより過消去されたフラッシュセルの発生の可能性が減少する、フラッシュセルが消去動作から過消去になる確率を減少させる方法。

請求項2

(c) 該条件付け信号が該アレイ印加される間に該アレイと関連した第一と第二のウエル領域バイアス電圧を印加する段階を更に含む請求項1記載の方法。

請求項3

段階(a)、(b)は該アレイのフラッシュセルに対するトンネル酸化物にわたる電界強度不均一性の影響を弱める請求項1記載の方法。

請求項4

該条件付け信号の特性はメモリアレイがそのような特性をフラッシュメモリのそのようなセルの要求に適合するよう製造される間に調整される請求項1記載の方法。

請求項5

(a) 複数の分離した条件付け信号の信号特性が時間的に変化する複数の分離したフラッシュセル条件付け信号を発生し;(b) 該複数のフラッシュセル条件付け信号を用いて、該フラッシュセルの各々のトンネル酸化物にわたる初期電界強度値を調整し;ターゲットの電界強度値より実質的に大きな関連するトンネル酸化物にわたる電界強度値を有するフラッシュセルは段階(b)中に該複数のフラッシュセル条件付け信号により実質的に調整され、該メモリアレイの他のフラッシュセルは該複数のフラッシュセル条件付け信号により段階(b)中に実質的に影響されず、製造変動により引き起こされたメモリアレイのフラッシュセルの各々に対する初期電界強度変動が該複数のフラッシュセル条件付け信号により実質的に補正され、フラッシュセルに対するトンネル酸化物の各々にわたる電界強度は概略等化されるメモリアレイのフラッシュセルに関するトンネル酸化物層の製造変動により引き起こされる電界強度変動を減少させる方法。

請求項6

バイアス電圧が該条件付け信号が該アレイに印加される間に該アレイと関連した第一と第二のウエル領域へ印加される請求項5記載の方法。

請求項7

該条件付け信号は該フラッシュセルのフローティングゲートから電荷を除去し、又はそれに電荷を付加するために動作する請求項5記載の方法。

請求項8

該フラッシュセルの放電特性は該フラッシュセル条件付け信号により更に均一化される請求項5記載の方法。

請求項9

該条件付け信号の特性は、メモリアレイがフラッシュメモリのそのようなセルに対して現れる製造変動に対するそのような特性を調整するように製造される間に適合される請求項5記載の方法。

請求項10

(a)セルアレイに対する正常な消去サイクルにより作用される電荷より該セル内での実質的に少ない電荷に作用するよう構成された強度と期間を有する部分消去信号を発生し;(b)フラッシュメモリセルアレイの該セルに該部分消去信号を印加し;(c)閾値電圧Vtが所定のターゲット値内に実質的にあるか否かを決定するために該部分消去信号が印加された後に、該セルの各々の閾値電圧Vtを測定し;(d) 該部分消去信号の該期間及び/又は該強度により段階(a)及び(b)を繰り返し;(e) 段階(d)の後に段階(c)を繰り返す各段階からなり、段階(a)から(e)は該セルの該閾値電圧を該所定のターゲット値に収束させるために必要とされるだけ繰り返される、フラッシュメモリセルアレイの一部分を部分的に消去する方法。

請求項11

該条件付け信号が該アレイに印加される間に該アレイに関連した第一と第二のウエル領域にバイアス電圧を印加する段階(f)を更に含む請求項10記載の方法。

請求項12

該部分消去信号は該フラッシュセルのフローティングゲートから電荷を除去し、又はそれに電荷を加えるよう動作する請求項10記載の方法。

請求項13

該フラッシュセルの放電特性は該部分消去信号により更に均一にされることを特徴とする請求項10記載の方法。

請求項14

該部分消去信号の特性はメモリアレイがフラッシュメモリのそのようなセルに対して現れる製造変動のそのような特性を調整するために製造されようにされる間に適合されることを特徴とする請求項10記載の方法。

請求項15

(a)フラッシュセルのトンネル酸化物にわたる電界を減少するように構成されるが、該セルを消去状態に置くためには十分でない条件付け信号を発生し;(b) 該セルが非消去状態に対応する閾値電圧を有する間に該フラッシュセルに条件付け信号を印加し;(c) 該閾値電圧Vtの各々がターゲット閾値Vtmax以下に減少されたか否かを決定するために該条件付け信号が印加された後に、該フラッシュセルの各々の閾値電圧Vtを測定し;(d) 該フラッシュセルのいずれもVtmaxを越える閾値電圧Vtを有することなく該条件付け信号を終了させ、この場合に、段階(a)及び(b)は該電界を更に減少するよう構成された条件付け信号を用いることを繰り返し;(e) 段階(a)、(b)が繰り返される場合に段階(c)を繰り返す各段階からなり、段階(a)から(e)は該セルの該閾値電圧を該ターゲット閾値Vtmax以下に低下するよう望ましい回数繰り返される、消去動作中にフラッシュセルを消去状態に置くためにFowler−Nordheimトンネリングが用いられるトンネル酸化物を含むメモリアレイ内のフラッシュセルの電荷放出特性を等化する方法。

請求項16

該条件付け信号が印加される間に該アレイに関連した第一と第二のウエル領域にバイアス電圧を印加する請求項15記載の方法。

請求項17

該条件付け信号は該フラッシュセルのフローティングゲートから電荷を除去し、又はそれに電荷を加えるよう動作する請求項15記載の方法。

請求項18

該フラッシュセルの放電特性は該部分消去信号により更に均一にされることを特徴とする請求項15記載の方法。

請求項19

該部分消去信号の特性はメモリアレイがフラッシュメモリのそのようなセルに対して現れる製造変動の特性を調整するために製造される間に適合されることを特徴とする請求項15記載の方法。

請求項20

如何なるセルも消去動作中に過消去されるようになる確率は減少する請求項15記載の方法。

技術分野

0001

本発明はフラッシュEPROM電気的に消去及びプログラム可能読み出し専用メモリデバイス放電特性等化機構に関し、より詳細には、本発明はプロセス変動により発生したトンネル酸化物電界強度変動を減少することにより消去動作を改善し、耐久サイクルの数を増加し、過消去エラーを少なくする故にネガティブゲートチャンネル消去(NGCE)動作を用いるフラッシュアレイに対して特に好ましい。

背景技術

0002

特にプログラム及び消去サイクルの数であるEEPROMの耐久サイクルは、そのような装置の寿命の主な決定要因である。耐久サイクルはデータの消去、再プログラム読み出しエラーなしに正常に可能な回数のことを称する。従って、耐久サイクルの数はEEPROMデバイスの耐用寿命の大部分を決定するものである。従って、従来技術の顕著な目的の一つはセルアーキテクチャーでよりストレスを少なく設計されたインテリジェントな消去、プログラム方法のようなサイクルストレスを最小化する改善されたセルアーキテクチャーの使用を通してそのような耐久サイクルの最大化をなすことである。

0003

Fowler−Nordheim(FNトンネリングフラッシュメモリセルを消去するために当業者が用いる最もよく知られ、よく理解された普及している技術の一つである。顕著な問題がメモリアレイのあるセル(ビット)が「速く」、そのほかが「遅く」なる傾向があるという事実から発生する。換言すると、そのようなセルがフローティングゲート上で電荷の過剰蓄積又は蓄積不足になる傾向があり、又は電荷が種々の配置でトラップされるようになる故に、これらのセルはターゲット閾値電圧から顕著に変動する閾値電圧を有する傾向にある。この理由のために「速い」セルが消去されたときに、それは過消去(over-erase)をきわめて引き起こしやすい。セルが消去動作中に過消去されるときに、これは余計な管理上の負荷(administrative overhead)を引き起こす。何故ならばそれは可能な限り補正されなければならないからである。これは新たなデータでデバイスを再プログラムする動作速度を低下する故に、望ましくないことはむろんである。

0004

「速い」ビット上の過剰な電荷の存在は幾つかの理由のためにそれらを過消去させる。第一にFN消去機構フラッシュセルの薄いトンネル酸化層にわたる電界に強く依存し、より多くの電荷で、電界は比例的により高くなる。これにより、より多くの電荷が消去動作中にフローティングゲートを離れて動く。換言すると、速いビットは望ましいターゲット電界強度から顕著に変動する電界強度を有する。第二に、FN消去の初めに、フローティングゲートは完全に充電され(即ちプログラムされた状態にある)、電界は最大である。これは消去のレート(即ちフローティングゲートの放電レート)がまたFN消去動作の開始で最大であることを意味する。故に、速いビットが補正されない場合に、それらは過消去になる傾向にあり、これにより過剰漏れ電流及び/又はデータエラー付随する問題が生ずる。長期間では、これらの漏れやすい(leaky)ビットは誤りを引き起こし、耐久サイクルを低下させる。上記のように、問題はNGCE構成で用いられるFNトンネリング消去動作で特に深刻である。これは電界が負のゲート基板ウエルとの間で極端に強くなるためである。

0005

今日、この現象を扱うための実際的な解決策はほとんどなく、フラッシュメモリセルアレイで生ずる電界強度変動に対する補正のための簡単な方法は知られていない。これらの電界変動ウェハープロセス動作から両方が自然に発生し、正常な動作のデバイスのサイクルと同様にその性質によりセル構造、トンネル酸化物特性(厚さ及び均一性)等々の相違から生ずる。セルの数がEEPROMデバイスで増加し、集積密度が増加し、サイクルが増加すると、正常な分布の性質故に電界強度変動はまたそれに対応して増加する。

0006

関連した状況は米国特許第5901089号により開示されており、ここにこれを参考として引用する。この引用例では多ビットセルのそれぞれの論理レベルはそのようなセルの閾値電圧が所定の閾値範囲内で維持されることを確実にすることにより安定に保たれる。これは「ミニ」消去/プログラムと称されるものにより達成され、ここでパルスは十分な電荷がその状態に対して安定動作範囲内に保つためにセルに付加され、又はそれから除去されるように印加される。このアプローチが検知(読み取り)動作を改善するために好ましい一方で、この技術は前消去状態動作として非常に実際的ではないことが判明した。これはセル一つづつに基づく過程のこの型を実施するための管理上の負荷の顕著な量を要求するためである。更にまた引用例は主にVtオーバーシュートが各プログラムされたセルに対して減少され、セルの振る舞いが一の論理レベルから他へ遷移されるそれに続く動作中に集合的に比較的均一であり、予想可能であることを如何にして確実にするかという問題に実際に取り組んでいない。換言すると、より良い動作結果を達成するために必要な他と異なるセルポピュレーションの一のセグメントを取り扱うための試みは存在しない。更に、この引用例はプログラムされたセルを完全に消去するために一連のより弱い強度の消去信号を用いることを開示せず、またそれを示唆するものでもない。

0007

これらの理由に対して、いわゆる速いビットを取り扱う効果的な方法は当業者に知られていないが、極めて強く要求されている。最適には、セルの消去された組はターゲット消去値周り中心化された比較的均一な分布を有する。しかしながら、この均一な分布を得るために、(1)セルを同様な状態(初期フローティングゲート電圧/電界)に置く;(2)それらに対して同様の電荷特性を有するようにすることが必要である。第一段階は従来技術のプログラミング段階により達成され、これは理論的には全てのセルを初期ターゲットプログラムされた電圧閾値状態Vpに置くために十分な電荷を加えるようにされる。今日、それでもなお、それぞれのセル電荷放電特性を制御する第二の段階を達成するために特有の、実際的な機構は知られていない。この目標を達成するために、トンネル酸化物で初期電界を制御する必要がある。この電界がアレイの速いビットセグメントに対するFN消去の開始で減少されない場合に、速いビットはメモリアレイの平均的なビットより速く消去される。平均ビットが消去されるときまで、速いビットは既に過消去の状態にある。対応して、電界が特定のビットに対して消去の開始で減少される場合に、これは問題のビットに対する消去のレートを減速する。

発明が解決しようとする課題

0008

故に、本発明の目的はNGCE型EEPROMデバイスで用いられるときに、上記のFNトンネリング消去動作の本来有する一般的な問題を解消することにある。

0009

本発明の他の目的はそのようなセルの閾値電圧分布が消去動作の前後の両方で規制されるようにフラッシュメモリセル用の改善された回路及び方法を提供することにある。

0010

本発明の更なる目的は消去動作の前にその閾値電圧分布を調整し、等化するために条件付け信号でフラッシュメモリセルを前消去(pre-erase)する回路及び方法を提供することにある。

0011

本発明の関連した目的はそのような条件付け信号を発生する回路及び方法を提供することにあり、それにより閾値電圧分布は所定の振幅持続時間、類似の信号特性を有する一連の条件付け信号により精密に制御される。

0012

本発明の他の目的は、そのような条件付け信号をそのようなメモリセルに対して特定の処理の実施に基づいて特化し、又は代替的にはそのような信号をフラッシュEEPROMデバイスの正常な動作中に電界で決定されるように提供することにある。

0013

本発明の更に他の目的はメモリアレイのフラッシュメモリセルに対するトンネリング酸化物にわたる電界強度を制御し、等化し、そのような電界強度変動を引き起こす通常の製造変動に対する補正をなすことにある。

0014

本発明の関連する目的は、そのような速いビット放電を望ましい放電レートを有する平均的なフラッシュメモリセルに適合するレートにするようフラッシュメモリセル内の速いビットの放電レートを減少することにある。

0015

本発明の他の関連する目的はそのようなビットが消去動作の前に平均的なフラッシュメモリセルの電界と同等の電界を有するよう条件付けることによりそのような速いビットが過消去になる可能性を減少し、それによりそのような速いビットの挙動はそのような消去動作中に平均的なメモリセルのように本質的に振る舞い、故に最大の強度の消去パルスによっても過消去されないようにすることにある。

0016

本発明の他の目的はフラッシュメモリアレイの速いビットを識別し、それらにそのような速いビットの消去の振る舞いを変更するが、そのようなアレイの平均又は遅いビットの消去特性は変更しない条件付け信号を提供することにある。

0017

本発明の関連する目的は、フラッシュメモリ内のセルに対する電荷の段階的又は徐徐の減少を用いる消去機構を提供し、それにより消去サイクル及び得られた消去された電圧分布がより正確に制御されることにある。

0018

更に関連する目的はフラッシュメモリアレイの過消去された速いメモリビットの発生を除去することによりセル漏洩電流を減少することにある。

0019

本発明の更に他の目的は耐久サイクルの数を増加することにより長い寿命を有しうるメモリセルアレイを提供することにある。

0020

本発明の付加的な目的は漏れデータビットの過剰な数により引き起こされたフラッシュメモリセルの機能不全及びエラーの可能性を減少することにある。

0021

本発明の更に他の目的は上記の方法を実施する完全な集積回路を提供することにある。

0022

本発明の他の目的は同一のチャージポンプを用いる上記の通常の最大強度の負のゲートチャンネル消去及び前消去動作の両方を達成するための改善された消去回路を提供することにある。

0023

本発明の更なる目的はフラッシュメモリアレイの速いビットの放電レートを制御/等化するために、消去の初期フェーズでトンネリング酸化物にわたる電界を効果的に減少するために、変動強度条件付け信号の段階毎時間シーケンスを達成するためのプログラムされた論理制御を提供することにある。

課題を解決するための手段

0024

これらの目的及び他の顕著な利点はここで開示される新たな方法及び回路により提供される。メモリアレイのフラッシュセルの「速い」放電の消去速度を減速する方法は、ここで速い放電フラッシュセルは一般にアレイ内のフラッシュセルに対しするターゲット消去速度より実質的に速い消去速度により特徴付けられるが、(a)フラッシュセルから多量の電荷を除去するために条件付け信号を発生し、セルが非消去(non-erase)状態にある間に(b)そのような条件付け信号をそのようなフラッシュセルに印加する。条件付け信号は好ましくはソース及びドレイン領域フローティングに保たれる間に制御ゲートの全体に基づいて印加される。このようにして、フローティングゲート電荷値は元の電界強度に比例する量の電荷により条件付け信号により調節される。換言すると、より速いセルは電荷減少の最も大きい電荷を経験する。故に、物理的な観点から、本発明はフラッシュメモリセルのフローティングゲートの各々に関するトンネル酸化物にわたる電界強度を実質的に等化するよう動作する。

0025

そのようなアレイを取り扱う条件付け信号の後に、フラッシュセルのそのような速い放電の消去速度は顕著に減少される。他の速くないセルが比較的作用されない故に、セルアレイの消去速度(及び閾値電圧)の全体の分布は等化され、それによりアレイは続いてのアレイ動作(消去動作等)でより大きな信頼性及び予測可能性で取り扱われる。

0026

上記の条件付けをなす前に、従来のプログラミング動作はむろん付加的な閾値電圧測定段階に続くようになされる。後者はそのようなフラッシュセルに対して予測された消去放電速度を決定し、どれが前消去条件が必要とされるかを決定するためにフラッシュセルの電気的特性を測定する。

0027

条件付けサイクル中に、上記の段階はフラッシュセルから更なる電荷を除去するために必要とされるために繰り返される。各繰り返しに対して、条件付け信号の特性は強度及び/又は期間を含み、フラッシュセルからの多少の電荷を除去するために変動されうる。通常、そのサイクルは各連続する条件付け信号は電荷のより大きな量を除去するように設定される。

0028

アレイが予め条件付けられた後に、通常の、全(フル)強度の消去動作がなされる。セル放電特性が消去動作の直前に変更される故に、結果はほとんど速いビットは存在せず、存在するものはそれらが過消去になることがより少なくなる点に減速されている。

0029

本発明の他の実施例では、全強度消去サイクルの代わりに、上記の条件付けサイクルはセルを完全に消去するために必要とされるために、それに代わって繰り返される。このアプローチは消去動作のより精密な、より正確な制御を提供し、セルアレイ特性が時間により変化すると、消去はそのような特徴に対して調整される方法でなされる。

0030

その後に、過消去検出動作がセルが該消去動作により過消去されていないことを確認するためになされる。結局、どのセルが検出されても、二段階変換動作が好ましくはなされる。これは(a)全体のアレイでなされる全体動作及び、(b)全体動作が完了した後になお過消去されるセルのみになされる局部化された動作を含む通常2つの独立したシーケンシャル動作を含む。

0031

本発明の他の変形例では、例えば予めプログラムされた条件付け動作の文脈で本発明の実施が可能であり、それにより、セル電荷集積(放電の代わりに)特性はその代わりに変更される。重要な事項はフラッシュセルフローティングゲート放電値は初期ターゲット電荷値に実質的に収束するようになされることのみであり、それによりフラッシュセルの全てはそれに続く動作により概略均一なレートで消去/プログラムされうる。

0032

本発明の他の利点は条件付け信号の特性は製造操作中に適合されうることであり、それによりそれは関連したメモリアレイに現れる製造変動に対して詳細に調整されうる。

0033

フラッシュメモリセルアレイのフラッシュメモリセルを消去する新たな方法は、故に、従来技術の消去と結合された前消去動作を用いる。しかしながら再び、従来の消去動作と異なり、本発明は消去動作の最大の制御/柔軟性に対して潜在的に問題のあるセルをそれぞれ「固定」しうる。故に、予期不可能であるが、不可避製造プロセス変動により生じたそのようなアレイでフラッシュセルに対してトンネル酸化物にわたる電界強度の不均一が実質的に減少される。これにより製品寿命の増加、消去時間の短縮、よりよい収率等々が得られる。

0034

フラッシュメモリ集積回路は本発明の開示を含むために従来技術のウエハープロセス段階を用いて構成される。そのような回路では、フラッシュメモリセルのアレイは導電閾値電圧、制御ゲート、フローティングゲート、ソース、ドレインを有するそのような各セルで提供される。論理制御回路は消去動作の前のセルの閾値電圧を調整するためにアレイに結合され、それが上記の方法による制御信号を発生し、それにより適切な信号発生回路が上記の方法の上記の条件付け信号を印加することが可能である。

0035

本発明の予め条件付け回路の好ましい実施例はフラッシュセル前消去信号をフラッシュセルに印加するよう発生する前消去信号発生器の動作により上記プロセスをなし、その制御信号は前消去信号に対して振幅を決定し;多数の必要な電源電圧を発生する前消去電源回路は前消去信号の場合に負の電源;負の電源に基づいた前消去電源信号を発生する前消去電源スイッチング回路;前消去電源スイッチング制御回路を含み、それはステッピング信号を有する前消去電源スイッチング回路の制御ゲートに対して構成される。予め条件付け制御回路は斯くして、複数の制御信号の関数として、及び前消去信号強度制御回路により決定された時間シーケンスで前消去電源信号を発生する。このフラッシュセル前消去信号は消去動作に対して準備されたフラッシュセルから電荷の量を除去するために上記のように構成され、この電荷の量はフラッシュセルの初期消去速度に関連し、そのようなフラッシュセルを完全に消去された状態に置くためには不十分である。

0036

本発明の予め条件付け制御回路の他の利点は前消去信号発生器は並列に接続された複数のFETを含み、制御可能なシーケンスにより複数の制御信号により作動され、それにより前消去信号の望ましい強度及び期間がよりよく制御される。

0037

上記のように、制御信号は時間シーケンス中に変動し、それにより該前消去信号の強度は該決定された時間シーケンス中に変動する。典型的な場合ではそれは段階毎により多くセルに影響する、即ち各段階でより多くの電荷を除去するよう増加される。再び、好ましい実施例で、前消去信号は複数の制御信号が速度及び信頼性を増加するために印加される前にターゲット基準電圧レベルにまず予め充電される。

0038

前消去電源スイッチング制御回路を制御するために、複数のパルス発生器回路は複数の制御信号の各々に対する一つがそのような制御信号のパルス化されたバージョンを発生し、上記ステッピング信号を発生するために用いられる。

0039

上記予め条件付け回路は故にフラッシュセルの消去レートを等化し、故にそれらが過消去されず、付加的なシステムオーバーヘッドを要求せず、誤りビットからのデータを損失することのないことをより確かにする等価回路として動作する。

0040

パルス発生回路動作特性はそのような動作特性を制御回路に関するフラッシュメモリアレイのセルの前消去信号要求に対して調整するよう製造動作中に適合される。

0041

故に、本発明のフラッシュメモリセルを消去するシステムはフラッシュ制御回路内のプログラムされた論理を含み(通常はステートマシン(state machine)である)、それにより(1)フラッシュセル前消去動作を制御し、条件付け信号強度、タイミング、シーケンシングを管理する前消去制御回路と同様に、(2)正常な強度のフラッシュセル消去信号を制御する従来の消去制御回路を含む2つの論理部品を含む。

0042

故に本発明はFNトンネリングに依存する環境で極めて有用であり、トンネリング酸化物層、フローティングゲート、セル幾何形状等々により生ずる潜在的な問題を除去することを助ける。

発明を実施するための最良の形態

0043

好ましい実施例の詳細な説明は図面を参照して以下に詳細になされる。

0044

従来技術の不揮発性フラッシュメモリEEPROMアレイでは、メモリアレイのデータはブロックとして全て一緒に電気的に消去され、一方で新たなデータは後で一バイト毎にプログラムされる。消去は通常アレイの全てのメモリセルで同時になされるが、同一のアレイの全てのセルが上記のように同一の消去電圧で、同じ速さで消去されない。あるビットは比較的速く、あるビットは比較的遅い。これは主に制御回路に関連した幾何的な変動と同様にプロセス技術の正常な変動によるものであり、これはトンネリング酸化物特性、フローティングゲート特性等々に影響する傾向にある。加えて、繰り返されたサイクルからのセルの正常な「エージング」はまたそれを変動させ、電荷のトラップ、構造の劣化等々による予想し得ない振る舞いを引き起こさせる。これらの要因は従来技術のメモリアレイで不可避のものであり、密度や大きさ等が増加するそのようなメモリアレイでますます対処が困難になってきている。故に、上記の理由で、電気的消去の後で均一なメモリセル特性を達成するためにフラッシュメモリせるで消去動作を制御することはプログラム動作より実質的により臨界的となってきている。

0045

フラッシュメモリアレイを消去する従来の方法は図1に示される。知られているように、メモリアレイは消去動作前に全てのセルを知られているデータ値に設定するために段階20でまずプレ(予め)プログラムされる。すべてのセルがプログラム検証パスしたことを確認した段階30の後にアレイ全体に対して繰り返し印加される適切な強度及び期間の標準消去パルスのような従来技術の方法を用いて段階40でセルを消去するよう手順が進められる。消去動作の実行はカウンタタイマーパルス発生論理制御器、等のような典型的な論理制御回路を含み、これは当業者によく知られている。これらの回路の一例は同一出願人による審査中の米国特許出願08/988872に開示されており、これをここに参考として引用する。段階50では過消去ビットに対してチェックがなされ、これらのビットはこれらがメモリアレイでの電流漏洩を引き起こす傾向にある事実を含む多くのよく知られた理由により望ましくない。過消去ビットが制御回路により検出された場合には段階60は漏洩電流を減少するよう補正ルーチンをなすように試みる。そのようなルーチンをなすための一例の方法は上記特許出願に詳細に記載されている。この補正手順はすべてのビットが漏洩電流テストをパスするまで繰り返され、又はその部分がフラッシュメモリアレイの補正不可能な電流漏れにより故障すると決定されるまで繰り返される。

0046

段階50と60が終了するとすぐに、段階70がフラッシュメモリアレイのメモリセルのすべてが完全に消去されたことを確実にするために消去検証ルーチンを実行する。メモリアレイのどのセルもまだ完全に消去されていない場合には、制御回路は図1フローチャートに示されるように再び全体の手順を開始する。しかしながら何らかの理由で、メモリセルアレイがフローチャートに示されるようにどの段階もパスできない場合にはそのフラッシュメモリアレイは故障していると考えられ、故に耐久サイクルはずっと低い制限に妥協される。過消去セルの存在は、ルーチン60がそのようなセルが補正されるか否かを決定するようになされなければならない故に、デバイスの動作速度を顕著に低下させることは明らかである。更にまた、補正ルーチン60及び消去動作40は付加的な条件付け信号/パルスによりセルに付加的なストレスを付与しこれは又そのようなセルの寿命を短縮する故に望ましくない。

0047

故に、そのようなルーチンの必要及び出現を減少することは極めて好ましいことは明らかである。出願人は本発明のどのセルも第一に過消去される可能性を減少する方法を提供するこの目的を達成した。これは第一に異常な放電挙動を受けやすい又はそれに予め置かれていると識別されたこれらのセルに焦点を当てる戦略によりなされた。

0048

図2は本発明の好ましい消去法の一実施例を示し、これは従来技術と対照的に前消去過程を含む。この新たな消去及び前消去方法をここで簡単に説明する。一般に、前消去過程の主なタスクはその表なビットに対するトンネリング酸化物に関連した電界を減少することにより不揮発性フラッシュメモリアレイの速いビットを補正(実際的に可能な限り)することからなる。簡単化された観点から、及び他のすべてのことが等しい場合にはトンネリング酸化物にわたる電界がより大きくなると、セルのフローティングゲートに対する電荷集積又は放電のレートも又大きくなる。従って、消去動作の進展で、このトンネル酸化物電界が比較的高い初期開始電界値を有するように減少した場合に、そのようなセルは効果的に減速(slow down)し、実際の消去動作中にターゲットセルにより近い振る舞いをするようになる。更にまたこの電界の取り扱いが十分な精度で制御された場合には前消去過程は消去動作中に問題を最も起こしやすいセルのみに影響するよう限定され、制限される。故に、本発明の方法は消去動作中に正常又は遅い振る舞いを有する如何なるセルにも悪影響がほとんど又は全くない。

0049

消去処理の効果は以下のように要約される:
・トンネリング酸化物にわたる電界はそのような電界に対する初期値に比例する量により減少され;換言すると、ターゲット値から最も大きな正の偏差を有する(即ち過消去に対して最大の潜在性を有する)これらのセルは最も影響される;
・ これはこれらの速い放電フラッシュセルの消去速度はターゲットフラッシュセルのそれにより近くなるよう減少され、それにより与えられた消去パルス強度及び期間に対して、そのような速いセルは前消去処理なしにはそれらが以前そうであったのと同様の多くの電荷を失うことはない;
・ この結果、メモリアレイのセルの全体の消去速度は速いビットがセルポピュレーションの残りに似ているように適合されるという意味で「等化」される;
・ 全体のセルポピュレーション放電レートが減速され、速いセルがそれほど速くない故に、それらは過消去となる極めて多い電荷を失わない;
・ 過消去となるセルの確率の減少により実際により少ない過消去のセルを生じ、これは次により少ない付加的な補正ルーチン及び消去ルーチンがなされ、これは更にサイクルストレスの減少の故にデバイスの寿命及び耐久性の増加を意味する;
前処理セルポピュレーションがより均一に分布されると、消去動作はより予期可能で充実した効果を有し、得られた消去されたポピュレーションは又より良い閾値電圧分布を有する;
・ メモリアレイのセルに対してより予測可能な消去閾値電圧分布で、プログラミングを含む後の操作は又より信頼性が高くなる;
・ そうでなければ初期故障を引き起こすトンネリング酸化物の望ましくない処理変動、セルアレイ幾何形状等々は実施が安価で、柔軟で、容易な方法で補正(大幅に)可能である。

0050

図2のルーチンは好ましくはフラッシュメモリアレイに結合された論理制御器により制御ルーチンとして実行される(図3を参照)。段階100を見ると、このルーチンはコマンドが消去動作を開始するために現れる検証により開始される。コマンドが正しい場合には、次に論理制御器の内部状態機械変数ERGO=1が許容されるよう設定される。論理制御回路及び状態機械(state machine)は知られている方法の如何なるものでも構成可能であり、同じ特徴は本発明の材料ではない。これは同様に好ましい回路の実施例がここに特に提供される電圧発生器図4パルス発生器制御論理図5から10)を除いて本発明のハードウエア特徴についても言える。

0051

図2を再び参照するに、初期消去コマンド検証段階の後に、従来の消去段階の前にプレプログラミングが110でなされ;この段階の意図はセルの閾値電圧を消去動作の前に知られている状態に動かし、過消去問題を減少することである。故に、この段階で、セルはすべてプログラムされた状態にありこれはまた非消去状態即ち閾値電圧Vt=Vpであると考えられ、ここでVpはターゲットプログラム状態値である。理想的には、セルは同じ初期フローティングゲート電荷及びこの点で同じ閾値電圧値を有するが、上記の理由でこれは現実的なものではない。プリプログラムが失敗した場合には、ルーチンは多くの理由により生ずるメモリアレイが故障していることを意味するハングアップに対して段階180を辿る。

0052

段階120で、すべてのプログラミング過程が完了した場合に、従来の消去動作の開始の代わりに、本発明の前消去過程がなされる。この前消去過程中に、一連の条件付け信号(パルス)がメモリアレイのセルに印加される。これらの信号はセルのフローティングゲートから多量の電荷を除去するよう構成され、この電荷量はトンネル酸化物電界を減少させるために十分であるが、セルを消去状態にするためには不十分である。図3を見ると、前消去条件付け信号が制御ゲートVCGに印加され、一方でソースとドレインはフローティングのままである。正の電位はp基板が接地される間にpウエル及びnウエル領域の両方で確立される。

0053

実際的な用語では、この段階はある電荷がセルのフローティングゲートから除去されるが、全強度の消去をなすためには不十分である故に「部分的」消去と考えられる。全強度消去と異なり、この場合の条件付け信号は制限されたサイクル数に対して短期間のみ印加され、同様に強度もより小さい。大雑把にいうと、好ましいアプローチは電荷をフローティングゲートから除去するためにトンネリング酸化物にわたり発生された逆に作用する比較的低電界を生ずる条件付け信号で開始する。特に、これらの条件付け信号がセルに印加されたときに、最も高い初期電界を有するセルはまた電荷のより大きな損失を経験し、これはそれらが最大限に影響されたことを意味する。本発明の利点となる副次的効果は比較的遅いビット及び正常なビットでさえ、前消去過程により若干しか影響されないことである。上記のように、最終的には速いビットはより小さな電界を有するように変更され、これは次にそれらの振る舞いがアレイのターゲットセルの理想的なものに近い動作をなすように変化する結果となる。

0054

故に、前消去処理の後に、セルはより均一で等化された電界を有し、それに対応したより均一で等化された消去レートを有するようになる。アレイのセルは処理の効果がその点にあるかを調査するために獲得の条件付け信号の終了(又はある所定のシーケンス)の後にモニタされる。換言すると、残りの速いビットの存在、程度、特性は閾値電圧分布を調査することにより決定される。必要ならば、付加的な条件付け信号(又はシーケンス)が印加され、それに続きモニタリング段階がなされる。故に、速い逐次的処理が上記の段階を繰り返すことにより用いられ、セルポピュレーションがターゲット閾値より下の一組の閾値を有するようにさせ、そのようなセルを消去状態に偶発的に配置することがないようにし、又は正常なセルに実質的に影響を与える可能性がないようにする。条件付け信号のサイクルの実際的なシーケンス、強度、期間、数はむろん速いビットの特徴と数に依存してアレイ間によって変動するが、論理制御回路の必要及び/又は要望により最適化される。本発明で用いられる特定の好ましいアプローチは図8に示され、以下に更に詳細に説明する。

0055

図2に示されるように前消去のための段階120が完了するとすぐに、消去検証段階130がすべてのメモリセルが完全に消去されたか否かをチェックするために開始される。セルがこの時点の前に完全に消去されることが意図されてない一方で、この段階は慣例であり、当業者に知られている典型的な消去過程である。メモリアレイのどのビットも消去の検証をパスしない場合には(この段階では真であると予期されるように)、段階140の全強度の消去が開始する。この消去動作は問題のメモリアレイに対して知られている方法で適用された強度、期間、頻度を有する従来技術の全強度消去パルスを用いる。この動作の終わりで、すべてのメモリセルは過消去セルの数を減少させる上記前消去動作の効果の故に、消去状態になければならない。

0056

各消去動作の後に、各カラムに対するセル漏洩はメモリセルがメモリアレイの過消去をしないことを確実にするために段階150に示されるようにチェックされる。すべてのセルが過消去されずに消去された場合に、消去過程は終了する。

0057

しかしながら、メモリアレイで電流漏洩が検出された場合に、ルーチンは全体収束段階170とカラム閾値収束段階160からなる収束サブルーチンへ遷移する。この収束サブルーチンの好ましい実施例は上記の特許出願08/988872に記載される。要約すると、過消去条件がビットに見いだされたときに、FLAG=0条件が存在し、それで全体収束サイクル170はフラッシュセル閾値電圧を全体に基づいてアレイで調整するために一連の「ソフト」プログラム及びソフト消去条件付けパルスを用いる。この過程は種々のテスト及びモデル化測定により前もって最適にプログラム及び/又は決定されたアレイのパラメータに基づいて効率的に効果的に構成可能なあらかじめ決定された時間の長さに対して実行される。ソフトプログラム及びソフト消去パルスは問題のアレイに対して特に調整され、全強度プログラム及び消去パルスそれぞれと同じ型のものではない。段階170の効果はよりしっかりした分布を生ずるセル閾値電圧のエッジを穏やかに引き、急激に引くことである。これはターゲット消去電圧から比較的高い変動を有するセルがこれらのソフトプログラム/消去パルスにより最も影響されるためである。全体的収束の詳細が本発明に関することではない一方で、これ以上の情報は上記審査中の出願に開示されている。

0058

全体収束サイクル段階170の後にセル漏洩電流は段階150で再びチェックされる。段階170が完了し、余分の漏洩電流がメモリセルでなお検出される場合には、FLAGは1に設定され、カラム閾値収束サイクル160がフラッシュメモリアレイでセル閾値分布のより堅固な制御を提供するためになされる。この段階はシングルビット過消去エラーを除去する全体収束サイクルよりも効果的である。何故ならば、それは各々のカラムに基づいて印加されるからである。より特徴的には、このサイクルは過消去状態の外へ、ターゲット消去状態に対して閾値に対応する受容可能な領域に特定のセルを少しずつ動かすために一連の調節可能であるが、よくターゲット化されたソフトプログラムパルスを用いる。サイクルの持続時間はソフトプログラムパルスの数と同様に特定の用途に対してカスタム化されうる。

0059

出願人の経験では、これら二つのサイクルの組み合わせが実質的に過消去セルの存在を減少させ、上記の消去動作後に存在しなければならない。この組み合わせは全体収束サイクルが漏洩セルの大きな部分を除去するために荒いスケールで極めて迅速に作動し、残りの少数の漏洩セルはカラム閾値サイクルに基づいて個別に除去され、これは全体的に遅く作動する故に最適であり、それが多くの修復するべきエラーを有さない故にデバイスの動作を減速しない。

0060

段階160の終了の後に、段階130の消去の終了に対する検証はメモリセルが段階160、170で収束サイクルにより分布されないことを確実にするために繰り返される。段階130で開始する段階の全体のシーケンスはプログラム可能なパラメータECOUNTに基づいてメモリアレイが消去検証をパスするまで、又はそのようなパラメータが最大化する(ECOUNT=最大)になるまで、所定の回数繰り返され、これは段階180でハングアップを生ずる。

0061

上記の実施例の他の変形例では、アレイ条件付けプロセスは消去動作の前に中断されない。その代わりに条件付けプロセスが従来の全(フル)スケール消去パルスを形成するようにアレイのセルが実際に最終的に完全に消去されるために時間的に延長する。このようにして、アレイはより多くの電荷が徐々にセルから移動されるように増加された制御されたアプローチで消去される。これは以下のようになされる。上記の前消去条件付け処理中に、条件付け信号が所定のサイクル数(例えば8)の後に強度がステップ化される(増加される)。

0062

前消去サイクル全体に対して、信号強度は約6.50から8.50ボルトへ.25ボルトの増分で変動するが、測定された閾値電圧分布が継続することが不要である(即ち速いセルが十分下がっていることが示される)ことを示唆した場合に、これはその時間の前に終了することが可能である。この点で、従来の消去サイクルをなす代わりに、全スケール信号の多数の反復で、この実施例は正常な停止位置を越える前消去サイクルを継続し、代わりにアレイの前消去を進めるこのプロセスを用いる。故に、上記の異なる信号特性を有する消去動作を2つの異なるフェイズ(例えば前消去及び全消去)に分ける代わりに、本発明のこの変形例の増加する消去サイクルは実際には繰り返された小さな強度信号がフローティングゲート電荷及び対応するセルの閾値電圧を徐々に減少させるために用いられる。このアプローチで、.25ボルト増加のプロセスの各実施に対して種々の信号レベルを通してステッピングした後に、前消去フェイズに対して最終的な高強度電圧ベルが達成される(好ましい実施例では−8.5ボルト)。

0063

「消去」フェイズに対して、この電圧は一定に保たれ、もはや条件付け/消去信号電圧のいかなるステッピングも存在しない。これはより低い強度信号がフローティングゲートから離れて電荷を動かすために効果的ではないためである。しかしながら完全(フル)消去動作と異なり、本実施例の増加された消去はずっと小さな度合いによりセル閾値を調整するのみのために、ずっと少ないパルス数(例えば通常の消去に対する数百の代わりに6から10の印加)を用いる。各6から8パルス反復の後にセルアレイはそれがもう完全に消去されたか否かを見るためにチェックされる。そうでなければ、更なる6から10パルスが印加され、その過程は必要に応じて繰り返される。他の変形例がむろん可能であり、ある環境ではより最適であり得る。例えば、それは各反復でパルスのスケール化された数を用いるために好ましく、それによりNは最初の反復に用いられ、N/2は次の、N/3は第三の等々の反復に用いられる。これは消去過程がアレイのセルの挙動に自己調整することを許容する。何故ならば、時間にわたりその消去特性は変化し、アレイのすべての動作条件満足する一定の消去パラメータを前もって推定し、固定することが困難であるからである。この増加された消去プロセス中に、故に、消去パルスの数は変動し、アレイの要求により動的に調整される。

0064

特に、本発明の方法はこの分野のデバイスで用いられ、或いは不揮発性セル又はアレイアーキテクチャーの質をモニタすることと結合して設計/テスト補助ツールとして用いられる。前消去信号及び関連したサポート信号(負の消去供給電圧、制御信号等々)を発生する特定の好ましい実施例は図4から10に示される。

0065

図4は本発明の必要な電圧、クロック、制御及び前消去/増加された消去信号を発生するために前消去/増加された消去回路300で用いられる回路部品を示すために提供されるブロック図である。発振器クロックPhi及びPhibは本発明で用いられる消去動作(NGCE)のために用いられる要求される負の電圧VNEGを内部で発生するためにブロック305から発生され、負のポンピング回路310に供給される。負の電圧がチップで発生された後で、それは信号VNGIとしてフラッシュメモリアレイの適切な部分に電圧切り替え制御回路320により分配される。電圧発生器350からの基準電圧VREFと同様にこの信号は段階120(図2)と関連した上記の前消去条件付け信号を発生するために負の電圧レベル制御(NVLVC)回路330により用いられる。一般的に、NVLVC回路330は負の電圧VNGIを幾つかのより小さな負の電圧に分割し、これらの小さな電圧はトンネリング酸化物にわたる電界を効果的に減少するためにフラッシュセルに印加される条件付け信号に基づいて形成される。負の電圧が分割され、フラッシュメモリアレイで必要とされる部分に分配される間に、比較器回路ブロック340は内部のポンプされた負の電圧を正しい電圧レベルに保つために内部発生した電圧VGERを所定の電圧基準と比較する。

0066

前消去/増加された消去回路300の上記の部分(セクション)は本発明で用いられるために適切な種々の形で実施される。本明細書では本発明の新たで独特な機能及び特徴を提供するNVLVC回路330の一部分のみを更に詳細に説明する必要がある。

0067

図5を参照するに、前消去/増加された消去信号発生回路450は種々の電圧基準及び論理信号の組み合わせに応答するトンネル酸化物電界を減少するために用いられる出力VGERを発生する。まず、前消去/増加された消去電圧切り替え回路452は回路310からの電圧VNEGに応答し、信号ESTEPBによりゲートされる負の入力電圧VNGIを提供する。前者のESTEPBは図6を参照して理解される信号条件により作動される。出力VGERは負の電圧入力VNGIの分割されたバージョンとして観察され;動作では、キャパシタデバイダはキャパシタ454、キャパシタ460A、及び他のキャパシタ段により形成され、それはある論理変数ERLVC<3:0>の状態に依存する(460B,460C,460D,460E)で切り替えられ、これは次に関連したFETスイッチ(それぞれ462B及び464B、462Cおよび464C、462D及び464D、462E及び464E)を作動させる。たとえば、概略の強度が−6.25ボルトの前消去条件付けパルスVNGIが望ましい場合にはERLVC<0>が作動され、他のすべての前消去強度制御信号(ERLVC<1>、ERLVC<2>、ERLVC<3>)がロウである。これらの信号は前消去/増加された消去強度制御回路により従来の方法で発生され、これはフラッシュメモリ集積回路の上記の論理制御回路の一部分として実施される。故に、この結合で、約−6.25ボルトの負の電圧VNGIは前消去/増加された消去信号発生回路450に提供され、この電圧は次にキャパシタ460A及び460Bの並列結合でなされるキャパシタ454のシリアル結合により分割される。後者はFET462BがERLVC<0>の状態によりオンされるという事実及びFET464Bがスイッチオフされる(ERLVC<0>と反対の論理を有するERLVCB<0>信号により)という事実のために切り替えられる。更にまた他のキャパシタ(460C、460D、又は460E)はこの時点で切り替えられない。従って、容量性デバイダはVNGIとグランドとの間の454、460A、460B、約−6.25ボルトに対応するキャパシタ454、キャパシタ460A、460Bとの間の電位で生ずるVGERで形成される。大きな強度の前消去/増加された消去信号を発生するために必要な他の可能な前消去/増加された消去強度制御信号ERLVC<3:0>の結合は図8の表で与えられる。付加的なレベルは所望であれば用いられうることはむろんであることは明らかである。前消去/増加された消去信号は印加される一方で、FET456は信号ESTEPにより作動されない故にVREFからの寄与は存在しない。その代わりに、VREFがキャパシタデバイダに対するプレチャージャーとして用いられ前消去/増加された消去電圧切り替え制御回路406により発生されたESTEPにより制御される。

0068

信号ESTEP及びESTEPBの発生源図6、7に示される。まず、図7に示されるように、一連のパルス発生器401、402、403、404、405が設けられる。これらのパルス発生器への入力は前消去/増加された消去強度制御信号ERLVC<3:0>及び前消去/増加された消去状態マシンオペレーションに対する連続した前消去/増加された消去条件付けの間のシーケンシング(時間スペーシング)を制御するために論理制御回路により発生されるシーケンス制御信号ERの形で提供される。これらのパルス発生器は前消去/増加された消去信号VNGIのステージを制御し、以下に図9、10を参照して説明するように実施され構成される。

0069

故に図6の回路406は前消去/増加された消去信号発生回路450用の前消去/増加された消去電圧切り替え制御回路として考えられる。最初に、VGERは基準電圧にプレチャージされ、これは選択されたERLVC信号の関数であり、動作するFET456のESTEPの効果である。この信号電圧VGERは後でVNGIとグランドとの間の種々のキャパシタの組み合わせにより結合される。このVGERのワンショットプレチャージはまた回路406の動作によりサポートされる。

0070

メモリセルのフローティングゲートから除去された電荷の量は信号期間、及びトンネル酸化物にわたる相対的な電界強度の関数である。故に、図5のVNGI制御論理及び図7の対応する信号シーケンシング論理は如何なる特定の環境又は応用に対しても前消去/増加された消去動作の特性の付加的な調整を許容する。

0071

図9は本発明で用いられうるシングルショットパルス発生回路500の第一実施例を示す。入力信号INは第一の信号路の従来技術のインバータ502、504の第一のシリーズに供給され、一方でキャパシタ素子512、514に沿った従来技術のインバータ506、508、510の第二のシリーズは第二の遅延された信号路で用いられる。NANDゲートOUT信号はこの図に示されるようにIN信号トラックし、遅延素子は前消去/増加された消去条件付け信号の挙動を制御するための助けに必要な十分な精度に従来の処理を用いて容易に製造されうる。図10ではパルス発生回路600の第二の実施例が示される。この変形例で、入力信号INは第一の信号路で第一の一連の従来技術のインバータ602、604を設けられ、一方で、第二の路はPMOSFET606、NMOSFET608及び抵抗Rで形成される可変遅延インバータ段からなる。このステージは又従来技術のインバータ614、616及びキャパシタ素子612が続く。NANDゲートのOUT信号はこの図に示されるようにIN信号をトラックし、遅延は第二の信号路のRC定数の関数である。この実施例の利点は遅延特性可変抵抗でなされる従来技術のレーザートリミング動作により製造プロセス中にチップに基づいてカスタム化される。

0072

図11から13に典型的なフラッシュメモリセルアレイで本発明の効果を形成するグラフの概略が示される。これらのグラフは概略のみを示し、特定のアレイの実際の振る舞いを反映することを意図していないことは当業者には明らかである。しかしながら、これらの図は本発明の動作的特徴、効果、利点を明確にするために助けとなることは明らかである。

0073

まず図11では、電圧式一分布が消去状態(より低い閾値電圧)及びプログラムされた状態(より高い閾値電圧)でフラッシュメモリポピュレーションに対してプロットされている。これらの用語(消去された、プログラムされた)はフローティングゲートの電荷の状態に対する説明的なラベルにすぎず、それはあるアプリケーションで、これらのラベルは同一の電荷状態に対して逆転することもあり得ることは注意すべきである。換言すれば、本発明はプログラム/消去論理がここに示されたものと反対の環境内ですら実行可能であり、故に動作特徴及び利点のセル放電レートを等化するために望ましいことはすべて、なお効果的に用いられうる。いずれにせよ、プログラムされた状態のフラッシュメモリセルは理想的には電圧閾値Vt=Vpを有し、ここでVpはターゲットプログラム電圧である。しかしながら、現実にはプログラムされた閾値電圧分布は実質的には図11に示されるようであり、ここで電圧レベルVpの周りに中心化された概略正常な分布(実線)が存在する。セルがVpminとVpmaxとの間の閾値を有する限り、それらはなおプログラム状態にあるとしてフラッシュデバイスセンス増幅器により適切に識別される。同様に、消去状態のフラッシュセルは理想的にはVeがターゲット消去電圧である電圧閾値Vt=Veを有する。再び、現実世界のデバイスでは、チップ設計者図11に示されるのと実質的に同様に消去閾値電圧分布で動作するようにさせ、ここで電圧レベルVeの周囲に中心化された概略正常な分布(実線)が存在する。上記から、セルがVeminとVemaxとの間の閾値を有する限り、そのようなセルは消去状態にあるとしてなおフラッシュデバイスのセンス増幅器により適切に識別される。

0074

しかしながら深刻な問題がアレイのフラッシュセルが消去動作中に堅実に又は均一に振る舞わないということにある。図11に示される遅いビットは図11に示される速いビットより遙かに遅いレートで閾値電圧を充電する。図11に示される破線の分布に示されるように、これらの速いビットは過消去になる傾向にあり、遅いビットは消去不足になる傾向にある。よく知られた種々の理由に対してこの効果は対称的ではなく、それにより遅いビットの若干の消去不足が顕著な問題を常に出現させるわけではない。換言すると、それらはなお閾値電圧がVtemaxより小さく、それらが過消去ビットの場合のように有害な漏洩電流に寄与していない限りにおいて「消去された」として識別される。対照的に速いビットは厳密に(oyer)消去され、故に図11の分割された領域のセルのポピュレーションは上記の集合的な過程を用いて通常扱われなければならない。この事実の後の補正は望ましくなく、デバイス寿命を減少させる。

0075

セル閾値分布への本発明の利点は図12に示される。これは前消去動作がなされた後のアレイのプログラム状態を示す。電圧閾値の上端は顕著に削減され、其れにより分布はより引き締まっている。同一の速いビットの閾値電圧がVfからVf’に変更し、ここでVf>Vf’であり、これはこの同じビットがここでは平均的なセルにより近く振る舞い、それに続く消去動作中に過消去される確率は遙かに減少する(破線として概略示される)。遅いビット及び平均的にプログラムされたビットは対照的にほとんど影響されず、故に全体的な消去動作は顕著に改善される。

0076

図13では、速い、正常、遅いビットのセル放電レートのグラフの比較が示される。速いビットの強い電界の故に、FNトンネリングがずっと速く生じ、それによりそれらは正常及び遅いビットと比べてずっと速く放電する。消去動作の終わり(時間Te)でそのようなビットは消去された状態(Ve)を越えて、実際に過消去(Vemin以下)になる。消去動作の開始で閾値電圧Vfをより正常な閾値電圧VNにプッシュすることにより、このビットはそのような正常なビットのように振る舞い、故に消去動作の終わりで正確に消去されたビットとなる。

0077

図14ウエルバイアス電圧回路800の一実施例であり、これは上記の前消去/増加された消去動作に関連して用いられる。この回路は一般に速いビットのトンネル酸化物にわたる電界強度の減少を容易にするためにこれらの動作中にアレイのNウエル、Pウエル領域の電圧状態ランピングするものである。これを達成するために、電圧信号VGwellが上記のVGER条件付け信号がアレイのセルの制御ゲートに印加されるのと同時にウエルバイアス電圧回路により発生され、印加される。ウエルバイアス信号の特性がいかのように特定のアレイに対して構成され、第一にウエルの全体のキャパシタンスCLが概略知られ、図15に示されるように特定の時間ΔTのウエルの特定の望ましい電圧チャージΔVを達成し、一定の電流源Iが用いられ得、ここでI=CL*ΔV/ΔTである。故に、与えられたこれらのパラメータで、ウエルバイアス電圧回路800は図14に示された回路素子により構成されうる。これらは選択ゲート805を含み、これはセクター消去(SECERS)又はチップ消去(CHPERS)信号のいずれかでトリガーされる。

0078

バイアス信号I’を発生するバイアスレベル回路808はn型スイッチ811を第一の電圧端子(Vss)に結合するドライバ810を含み、前者はp型スイッチ812及びn型スイッチ813からなるインバータ段と直列に結合され、p型スイッチ814は第二の電圧端子(Vdd)を通して接続される。最終のn型スイッチ815はVssに接続され、キャパシタ816はウエルバイアス回路のこの部分を完成させる。一連のpチャンネルFET820、821、822、823、824はバイアス信号I’を受け、ソースから高電圧ポンプ信号PPI(チャージポンプから従来技術の方法で発生された)に結合する第一の端子を有する。出力VGwellはこれらのpチャンネルFETの第二の端子で得られる。好ましい実施例では、この信号に寄与するFET820から824の数及び選択はそのような信号の測定された/所望の特性に基づいてデバイスの製造中に構成される。故に、図14に示される例では、pチャンネルFET(820と821)の富津のみが実際にこの実施例でVGwell信号に寄与するが、そのようなFETのいずれか又はすべて(又は図示されるのを越えて異なる数のFET)が信号VGwellに対して必要とされる特定の要求に基づいて適切な処理選択(たとえばレーザー切断)により構成されうる。

0079

この回路は消去動作が選択されたときにn型スイッチ815がオンされ、一方でp型スイッチ812及びn型スイッチが両方ともオフされるときに概略以下のように動作する。これはp型FET820、821のゲート端子ノード)をVss(グランド)にプルダウンし、それらをオンする。この事象は次に、端子電圧VPPIに基づいて上昇するようそのようなFETの出力端子に結合し、VGwellをキャパシタ816及び2つのFETのインピーダンスから得られるRC時定数に基づいて比較的一定のレートで上昇し始めるようにする。故に時間Tの後にVGwell(及び故にN及びPウエル)は最終値Vfを達成し、これは再び特定のアレイに対して調整される。Vfのこの値は再びアレイのテスト及び測定に基づいて経験的に決定され、それによりそれは上記の条件付け信号VGERの効果を最適化するように貢献する。好ましい実施例では、出願人は概略——ボルトの値がウエルバイアス電圧信号レベルとしてうまく動作するように現れることを見いだした。

0080

図14に示されるように、消去動作がなされないときに、n型スイッチ815はオフされるがn型スイッチ811及びp型スイッチ814はオンされる。これはp型FET820、821のゲート端子をフロート状態にし、これはそのようなデバイスがオンせず、VGwell信号がフロート状態であり、故に、回路800の残りから本質的に隔離されることを意味する。このウエルバイアス電圧回路に対する他の変形例及び実施例は上記の開示から当業者には明らかであり、本発明はそのような特定の適用例によりいささかも限定されないものである。フラッシュメモリセルアレイ集積回路は本発明の開示を含むよう、従来技術の処理手段を用いて製造しうることは当業者には明らかである。製造上のそのような物品はフラッシュメモリセルアレイと従来技術の周辺サポート回路(電源、アドレスデコーダ、I/Oデータバッファ、センス増幅器、基準アレイ、カウンタ、タイマー等々)の通常の組み合わせと同様に知られた制御回路に埋め込まれたアルゴリズムを置き換えるように実施された本発明の方法を含む。そのような処理手段及び周辺回路は当業者によく知られた多数の構造及び方法を用いて実施可能であり、故にここでは詳細に説明しない。

0081

上記の説明は本発明の好ましい実施例に向けられたものであり、この開示は多数の異なる環境、応用等々で用いられうることは当業者には明らかである。例えば、他のフラッシュメモリセル動作(消去以外)がトンネル酸化物にわたる電界又はフローティングゲート上の電荷の量を調整する条件付け動作から利益を受けることも可能である。同様に、本発明の詳細な説明が電荷を除去することにより速いビットを減速する機構を説明するが、又電荷を付加することにより遅いビットを加速することも又可能であることはむろんであり、この特徴も又ある応用に対して利点となる。従って、このような変更及び改良のすべては請求項により規定される本発明の範囲及び精神の中に含まれる。

図面の簡単な説明

0082

図1従来技術の不揮発性フラッシュメモリ消去動作で用いられる段階を示す簡単なフローチャートである。
図2完全消去の前になされる前消去動作を含む本発明のフラッシュメモリ論理制御回路によりなされる段階を示すフローチャートである。
図3深いNウエルにより囲まれたPウエルに配置された本発明で用いられる不揮発性フラッシュメモリセル構造の断面図を示す。
図4本発明の前消去及び変更された消去動作をなすために用いられた電圧発生器及び信号発生器を示すブロック図である。
図5本発明に関するフラッシュメモリ条件付け信号発生回路の特徴を示すより詳細な回路図である。
図6本発明に関するフラッシュメモリ条件付け信号発生回路の特徴を示すより詳細な回路図である。
図7本発明に関するフラッシュメモリ条件付け信号発生回路の特徴を示すより詳細な回路図である。
図8本発明の制御回路により発生した種々の条件付け信号のシーケンス及び強度を示す表である。
図9MOSFETデバイス及びキャパシタ素子からなるワンショット遅延回路を用いた論理制御回路に応答する制御パルスを発生する第一の実施例を示す。
図10抵抗及びキャパシタ素子からなるワンショット遅延回路を用いた論理制御器用に制御パルスを発生する第二の実施例を示す。
図11メモリセルアレイの速いフラッシュセルと遅いフラッシュセルの閾値電圧への従来技術の消去動作の影響を示す図である。
図12メモリセルアレイの速いフラッシュセルに対する閾値電圧への本発明の前消去動作の影響を示す図である。
図13メモリセルアレイのフラッシュセルに対するフローティングゲート電荷放電特性への本発明の前消去動作の影響を示す図である。
図14本発明で用いられるウエルバイアス電圧回路の好ましい実施例を示す。
図15ウエルバイアス電圧回路により発生され、フラッシュメモリアレイの種々のウエル領域に印加される電圧レベルのタイミングチャートを示す。

--

0083

300 前消去/増加された消去回路
305ブロック
310 負のポンピング回路
320電圧切り替え制御回路
330 NVLVC回路
340比較器回路ブロック
350電圧発生器
405、404、403、402、401パルス発生器
406 電圧切り替え制御回路
450 前消去/増加された消去信号発生回路
452消去電圧切り替え回路
454、460A、460B、460C、460D、460Eキャパシタ
462B、464B、462C、464C、462D、464D、462E、464EFETスイッチ
500シングルショットパルス発生回路
504、502インバータ
510、508、506 インバータ
514、512キャパシタ素子
600パルス発生回路
604 602 インバータ、
606 PMOSFET
608NMOSFET
612 キャパシタ素子
616 614 インバータ、
800エルバアス電圧回路
805選択ゲート
808バイアスレベル回路
810ドライバ
811、813、815 n型スイッチ
812、814 p型スイッチ
816 キャパシタ
824、823、822、821、820 pチャンネルFET

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