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技術 デシベルレベル調整装置

出願人 日本電気株式会社
発明者 中山政彦
出願日 1999年6月25日 (22年4ヶ月経過) 出願番号 1999-180616
公開日 2001年1月19日 (20年9ヶ月経過) 公開番号 2001-014143
状態 特許登録済
技術分野 特定演算一般(初等関数/乱数発生/非基数)
主要キーワード デシベルレベル 真数値 Dフリップフロップ サイン符号 左ビットシフト シフト加算 デシベル値 ゲートロジック
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重要な関連分野

この項目の情報は公開日時点(2001年1月19日)のものです。
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図面 (7)

課題

構成が簡単で、回路規模が大きくなく、処理スピードも遅くなく、かつダイナミックな範囲を指定できるデシベルレベル調整装置を提供する。

解決手段

信号入力端子141からは信号が入力される。デシベル制御値入力端子142からは−1から−6(dB)のデシベル制御値が入力される。シフト量制御回路130は入力されたデシベル制御値に応じて各シフト回路111〜114のシフト量を示す信号を発生する。シフト回路111〜114は信号入力端子141から入力された信号をシフト量制御回路130から出力されたシフト量だけビットシフトし、ビット桁合わせの処理(ビット幅拡張)をして出力する。加算回路121はシフト回路111と112の加算値加算する。加算回路122はシフト回路113と114の加算値を加算する。加算回路123は加算回路121と120の加算値を加算し、結果を出力端子143に出力する。

概要

背景

電子工学系で、素子回路の性能を表す各種特性(信号の利得、S/N、雑雑音指数アイソレーション音響信号のレベルなど)の単位にdB(デシベル)が用いられている。この単位は、電圧(V)、電流(A)、抵抗値(Ω)、電力(W)などの電気的な単位と異なり、電圧と電圧、電流と電流、電力と電力などの比を対数で現わしたものとなっている。dBの表す値は、真値真数値)の対数をとっているため、大きな数値圧縮し、小さな数値は伸長しているのと等価となる。そのため、少ない桁数の数値(dB)で非常に大きな数値(真値)も、小さな数値で、表現することが可能である。これら、dB表示電気的特性を表すことは、電子回路上の信号を取り扱う上でいろいろと便利な点が多い。

特に、無線有線通信機器アナログで使用される信号レベルをdBでデジタル的に制御することや、音響機器音量制御娯楽機器(ゲーム等の効果音)等に使用される信号においてもdBで制御されていることが多々ある。

入力信号(データ)をD、乗数減衰方向)をデシベル乗数Mとして、小数点以下6ビットとして動作する乗算器において、デシベル乗数Mを
M=0.A1A2A3A4A5A6(A1〜A6は1または0)
と表現すると、10進数表現では
m=A1/2+A2/4+A3/8+A4/16+A5/32+A6/64
となる。

実際の乗算は、D×Mの各ビットとなるので、回路は図5のような構成となる。入力データはA1ビットの値と乗算器311で乗算される。その結果と、ビットシフト回路301により1ビット左シフトされた入力データDとA2ビットの値とを乗算器312で乗算した値を加算器321で加算する。ビットシフト回路302により入力データDをさらに1ビット左シフトした値とA3ビットの値を乗算器313で乗算し、その結果と加算回路321による加算結果を加算回路322で加算する。以下、同様の演算を、1ビットシフト回路303、乗算器314、加算回路323と、1ビットシフト回路304、乗算器315、加算回路324と、1ビットシフト回路305、乗算器316、加算回路325で行う。

もう1つの従来技術である、シフト加算方式の乗算器を図6に示す。入力データはシフトレジスタ401によってビットシフトされ、クロックに同期して出力され、乗数回路402の出力とAND回路403で論理積をとる。そして、その結果をD型フリップフロップ405の内容と加算回路404で加算することで、乗算演算を行っている。この場合は、加算演算を行うのに、過去のシフトした(Dフリップフロップ405に蓄えた)加算演算結果に対して、次のシフトしたデータの加算を行っているので加算回路が一つとなっている。

概要

構成が簡単で、回路規模が大きくなく、処理スピードも遅くなく、かつダイナミックな範囲を指定できるデシベルレベル調整装置を提供する。

信号入力端子141からは信号が入力される。デシベル制御値入力端子142からは−1から−6(dB)のデシベル制御値が入力される。シフト量制御回路130は入力されたデシベル制御値に応じて各シフト回路111〜114のシフト量を示す信号を発生する。シフト回路111〜114は信号入力端子141から入力された信号をシフト量制御回路130から出力されたシフト量だけビットシフトし、ビット桁合わせの処理(ビット幅拡張)をして出力する。加算回路121はシフト回路111と112の加算値を加算する。加算回路122はシフト回路113と114の加算値を加算する。加算回路123は加算回路121と120の加算値を加算し、結果を出力端子143に出力する。

目的

本発明の目的は、構成が簡単で回路規模も大きくなく、処理時間も短く、かつ、演算範囲をダイナミックに指定できるデシベルレベル調整装置を提供することにある。

効果

実績

技術文献被引用数
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牽制数
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請求項1

入力信号をdデシベル倍した出力信号演算するデシベルレベル調整装置であって、前記入力信号を指示された方向に指示されたビット数だけシフトする、互いに並列に配置された複数のシフト手段と、前記dの値をデシベル制御値として入力し、該デシベル制御値に応じて前記各シフト手段のシフトの方向およびシフトビット数を示す制御信号を生成し、出力するシフト量制御回路と、前記シフト回路の出力を加算する加算手段を有するデシベルレベル調整装置。

請求項2

前記加算手段の出力を指示された方向に指示されたビット数だけシフトするシフト手段をさらに有し、前記シフト量制御回路は該シフト手段のシフト方向およびシフトビット数を示す制御信号を生成し、出力する、請求項1記載の装置。

請求項3

前記シフト手段がバレルシフト回路である、請求項1または2記載の装置。

請求項4

入力信号をdデシベル倍した出力信号を演算するデシベルレベル調整装置であって、前記入力信号を演算に必要なビット数シフトした信号を予め作成する、互いに並列に配置された複数の信号線と、前記複数の信号線の出力またはオール“0”を選択する1個以上のスイッチと、前記dの値をデシベル制御値として入力し、該デシベル制御値に応じて前記スイッチを切換えスイッチ制御回路と、前記スイッチの出力と前記スイッチを経ない前記信号線の出力を加算する加算回路を有するデシベルレベル調整装置。

技術分野

0001

本発明は、入力信号デシベル倍した出力信号演算するデシベルレベル調整装置に関する。

背景技術

0002

電子工学系で、素子回路の性能を表す各種特性(信号の利得、S/N、雑雑音指数アイソレーション音響信号のレベルなど)の単位にdB(デシベル)が用いられている。この単位は、電圧(V)、電流(A)、抵抗値(Ω)、電力(W)などの電気的な単位と異なり、電圧と電圧、電流と電流、電力と電力などの比を対数で現わしたものとなっている。dBの表す値は、真値真数値)の対数をとっているため、大きな数値圧縮し、小さな数値は伸長しているのと等価となる。そのため、少ない桁数の数値(dB)で非常に大きな数値(真値)も、小さな数値で、表現することが可能である。これら、dB表示電気的特性を表すことは、電子回路上の信号を取り扱う上でいろいろと便利な点が多い。

0003

特に、無線有線通信機器アナログで使用される信号レベルをdBでデジタル的に制御することや、音響機器音量制御娯楽機器(ゲーム等の効果音)等に使用される信号においてもdBで制御されていることが多々ある。

0004

入力信号(データ)をD、乗数減衰方向)をデシベル乗数Mとして、小数点以下6ビットとして動作する乗算器において、デシベル乗数Mを
M=0.A1A2A3A4A5A6(A1〜A6は1または0)
と表現すると、10進数表現では
m=A1/2+A2/4+A3/8+A4/16+A5/32+A6/64
となる。

0005

実際の乗算は、D×Mの各ビットとなるので、回路は図5のような構成となる。入力データはA1ビットの値と乗算器311で乗算される。その結果と、ビットシフト回路301により1ビット左シフトされた入力データDとA2ビットの値とを乗算器312で乗算した値を加算器321で加算する。ビットシフト回路302により入力データDをさらに1ビット左シフトした値とA3ビットの値を乗算器313で乗算し、その結果と加算回路321による加算結果を加算回路322で加算する。以下、同様の演算を、1ビットシフト回路303、乗算器314、加算回路323と、1ビットシフト回路304、乗算器315、加算回路324と、1ビットシフト回路305、乗算器316、加算回路325で行う。

0006

もう1つの従来技術である、シフト加算方式の乗算器を図6に示す。入力データはシフトレジスタ401によってビットシフトされ、クロックに同期して出力され、乗数回路402の出力とAND回路403で論理積をとる。そして、その結果をD型フリップフロップ405の内容と加算回路404で加算することで、乗算演算を行っている。この場合は、加算演算を行うのに、過去のシフトした(Dフリップフロップ405に蓄えた)加算演算結果に対して、次のシフトしたデータの加算を行っているので加算回路が一つとなっている。

発明が解決しようとする課題

0007

1つ目の従来技術では、nビットシフトされた入力データDとMの各ビットとの乗算結果を加算して、演算結果を求めていることになる。この構成では、5個の加算回路と、入力データDを1ビットずつシフトする処理を行なうビットシフト回路が5個必要となっている。このため、演算時間が長くなったり、回路構成が複雑になり、回路規模が大きくなる。

0008

もう1つの従来技術である従来の一般的なシフト加算方式の乗算回路は、構成は簡単であるが、シフトレジスタを使用しているため、外部からクロックを供給する必要があり、出力結果が得られるまでの処理時間に乗数の桁数分のブロックが必要になるという問題があった。

0009

本発明の目的は、構成が簡単で回路規模も大きくなく、処理時間も短く、かつ、演算範囲ダイナミックに指定できるデシベルレベル調整装置を提供することにある。

課題を解決するための手段

0010

本発明は、無線機器等で信号の振幅を調整させる回路において、信号の振幅のレベルをディジタル的に調整する処理を行う箇所に用いるデシベルレベル調整装置であって、デシベル制御値に従って、入力された信号に対してデシベルを単位としてレベル調整演算をすることを特徴とする。

0011

一般的な乗算回路を用いた従来のデシベル演算回路に対し、本発明のデシベルレベル調整装置は、入力するデシベル制御値によって、入力信号の振幅レベルビット幅拡張した信号を複数作り、その生成された信号を加算することで、目的の信号レベルを作り出す構成としている。

0012

したがって、本デシベルレベル調整装置は、デシベル制御値(dB)を入力することにより、振幅調整を行いたい信号を簡単に任意のレベル出力に変換できる。また、演算回数が減らせることから、高速に出力結果を得ることが可能となる。

0013

乗算の原理ビット列で考えると、元の数字を1ビット右シフトするごとに、1/(2のn乗)倍、1ビット左シフトすると2のn乗倍されるので、これらの組み合わせを足しあわせれば、任意のレベルを作ることができることは、周知の事実である。そこで、本発明では、これらの規則と、dBという単位に着目して、容易にデシベル演算が可能な装置を提供する。

0014

例えば、1dBは、入力信号の約1.12202倍なので、0ビットシフト+3ビット右シフトの加算結果で表される。以下、(2)は、2進数による表記であることを示す。つまり、1dB≒1.12202(真値)=1.001000(2)=1.0+0.125となる。

0015

2dBは、入力信号の約1.25893倍なので、0ビット右シフト+2ビット右シフト+6ビット右シフトの加算した結果で表すことができる。

0016

同様に、2dB≒1.25893(真値)=1.010001=1.0+0.25+0.01563となる。3、4、5dBの場合も同様に求めることができる。さらに、−1dB、−2dB…も同様に計算することが可能である。例えば、−1の場合は、入力信号の約0.89125倍なので、1ビット右シフト+2ビット右シフト+3ビット右シフト+6ビット右シフトの加算結果で表される。

0017

つまり、−1dB≒0.89125(真値)=0.5+0.25+0.125+0.01563となる。

0018

これらの関係から1dB単位の制御値とし、−18dB〜+17dBまでを示したものが、表2となる。

0019

また、本発明は、入力データをシフトする手段が並列同時処理を行う。さらに、入力データをシフトする手段は、シフトレジスタを用いるような構成ではないので、高速な演算が可能となる。そのうえ、加算回路も1処理単位で演算を済ますことが可能となるので、処理時間がかからない。

0020

現実には、演算にかかる時間は、演算精度にもよるが、例えば、0〜5dB演算グループのビットシフトする量を6段までとすれば、加算回路は最大3つで済み、1段目の加算回路は並列に加算演算が可能なので、時間にして2回の加算演算(ゲート演算のみ)で済ませることが可能なので、高速である。

0021

また、本発明は、入力信号のレベルを並列にシフトし、それらの加算演算結果の出力にシフト回路を追加することにより、任意の広範囲な出力を待ることも可能である。

0022

また本発明は、シフト回路が、入力データの配線の配置とSW(バレルシフト)のみでアクティブ素子を多用しないので、容易な構成にすることができるため、消費電力も少なく、回路面積も主要配線の面積のみで済ませられる。

発明を実施するための最良の形態

0023

次に、本発明の実施の形態について図面を参照して説明する。

0024

(第1の実施形態)図1を参照すると、本発明の第1の実施形態のデシベルレベル調整装置は、シフト回路111〜114と加算回路121〜123とシフト量制御回路130と信号入力端子141とデシベル制御値入力端子142と出力端子143で構成されている。

0025

信号入力端子141からは信号が入力される。デシベル制御値入力端子142からは制御範囲が−1から−6(dB)で1dBステップのデシベル制御値が入力される場合としている。シフト量制御回路130は入力されたデシベル制御値に応じて各シフト回路111〜114のシフト量を示す信号を発生する。シフト回路111〜114は信号入力端子141から入力された信号をシフト量制御回路130から出力されたシフト量だけビットシフトし、ビット桁合わせの処理(ビット幅の拡張)をして出力する。加算回路121はシフト回路111と112の加算値を加算する。加算回路122はシフト回路113と114の加算値を加算する。加算回路123は加算回路121と122の加算値を加算し、結果を出力端子143に出力する。

0026

次に、本実施形態の動作を説明する。

0027

まず、シフト量制御回路130の処理について説明する。表1は、あるデシベル制御値によって所望の出力信号を求めるに当たり、ある入力信号における信号値のビット幅をどのくらいシフトすればよいのかが示されている。また、各々のシフトした信号線のどの組み合わせを加算演算すればよいかがすぐにわかる表となっている(“1”となっている場所)。

0028

ID=000003HE=030 WI=114 LX=0480 LY=0600
デシベル制御値入力端子142に入力されるデシベル制御値が“−2”の場合を説明をする。

0029

シフト量制御回路130は、デシベル制御値が“−2”の場合、シフト回路111へは、入力信号の信号値を1ビット右シフトさせる制御信号を生成し、出力する。同時にシフト回路112へは2ビット右シフト、シフト回路113へは5ビット右シフト、シフト回路114へは6ビット右シフトさせるための制御信号を生成し、出力をする。シフト量制御回路130は、順序回路ゲートロジック等)の組み合わせで、デシベル制御値から容易にシフト量制御信号を発生させることができる。または、メモリを用いる構成でもよい。この場合は、アドレスにデシベル制御値を割り当てたり、メモリの出力をシフト量制御信号として利用してもよい。

0030

次に、各シフト回路111〜114では、シフト量制御回路121から供給されたシフト制御量に従って、信号入力端子141から入力された信号のビット幅の値をシフトする。デシベル制御値が“−2”なので、シフト回路111は入力信号の1/2の値を生成し、他のシフト回路112〜114は、それぞれ、1/4、1/32、1/64の値を生成し、ビット幅の拡張を行う。

0031

シフト回路111〜114は、本実施形態ではシフト量制御信号によって入力信号値をビットシフトさせるバレルシフト回路が用いられる。バレルシフト回路は当業者によく知られており、その詳細な構成の説明は省略する。一般にm×nビットの積は(m+n)ビット幅になることが知られており、加算演算を行う前にビット幅の拡張をしておかなければならない。この場合、入力信号を2進数で表現すると、入力信号が負の数ならば2の補数表現として取り扱うことが一般的である。2の補数2進で表すと“1”あるいは“0”の桁数を、“1”ならば“0”にし、“0”ならば“1”にして、“1”を減算することで得られる。また、その数の最上位ビットは符号とみなして、最上位ビットが“0”ならば正の数、“1”ならば負の数として表す。

0032

シフト回路111〜114は、拡張前の最上位桁の“1”あるいは“0”をそのまま使い、正の数では“0”を、負の数では“1”を付加し、ビットの演算を行う前に(m×n)ビット幅になるようにビット幅を拡張し、LSB側では、“0”を挿入する動作をするシフト回路である。

0033

そして、並列に動作している各シフト回路111〜114の出力は加算回路120に入力される。加算回路120の内部では、加算回路121,122に各シフト回路111〜114の出力が入力されるので、すぐに加算処理される。また、その演算結果が加算回路123に入力されて、順次加算演算を行い、結果が出力端子143へ出力される。このとき、不要なビット幅となっていればLSB側を切り捨て、ビット幅をそろえて出力する。

0034

すなわち、信号入力端子141から入力された信号の値に対してデシベル制御値が“−2”の場合、
出力端子143の出力=入力信号/2+入力信号/4+入力信号/32+入力信号/64≒入力信号×0.79433
となり、デシベル値に対応した演算結果が出力される。

0035

また、表1のデシベル制御値において、−4,−5,−6dBのような、シフト回路を4つ使用しない場合は、不要なシフト回路の出力としてオール“0”が出力されるようにシフト量を制御するか、シフト回路をリセットするようにさせて演算をすれば、適切な演算結果が得られる。

0036

このように、本実施形態では、乗数を小数点以下6ビットまで(乗算するデシベル値を2進数で表現した場合)としたときのデシベル演算をする場合と、シフト回路が並列に処理を行い、さらに、通常の乗算器を使用する場合に比べて、加算回路を3個で済ますことができる。したがって、回路構成の簡易化が可能となる。また、シフトレジスタ型の乗算器を使用した場合、本実施形態では、ゲートの遅延時間(実質、加算回路の処理時間、キャリ上げの時間)のみで済むので、リアルタイムに出力結果を得ることが可能である。

0037

さらには、本実施形態では、表1のdB誤差からもわかるように、誤差が0.0数dBの誤差に押さえられている。

0038

しかも、シフト量制御回路130のデシベル制御値を制御信号とし、任意のシフト量制御信号を生成させれば、デシベル演算のみならず、任意の演算を行うこともできる。

0039

例えば、入力信号レベルに対し、出力信号レベルをルート2分の1するためには、入力信号の1、3、4、6ビットシフトの組み合わせを、ルート3分の1の場合においては、入力信号の1、4、6ビットシフトの組み合わせを少ない加算回路の数で構成し、高速演算をさせることができるという使い方も可能である。

0040

(第2の実施形態)図2を参照すると、本発明の第2の実施形態のデシベルレベル調整装置は、図1の第1の実施形態において、加算回路120と出力端子143の間にシフト回路115を付加し、シフト回路115のシフト量を制御できるように、シフト量制御回路130の代りにシフト量制御回路131を備えたものである。

0041

これは、入力信号の調整できるレベル範囲を広げる作用をもつ。例えばデシベル制御値の範囲を表2に示す、+17〜−18dBとした場合で説明をする。

0042

ID=000004HE=085 WI=132 LX=0390 LY=0900
デシベルは対数の関数であり、さらに、データのビットシフトの関係から、dBと真値には規則性があることが分かる。表2の場合、−1〜−6dBの取りうる各シフト量が−7〜−12dB、−13〜−18dBの範囲で同じパターンで繰り返されており、そのパターンが全体的に右にビットシフトされたものであることが分かる。これらを利用すれば、容易にデシベル制御範囲を拡張することができる。また、正側も同様に、0〜5dB、6〜11dB、12〜17dBの範囲の各シフト量は、−1〜−6dBと同じシフト量のパターンで、左ビットシフトされたものである。

0043

このように、このシフト回路115を付加し、加算回路123の出力をビットシフト制御することで、広範囲なレベル制御を行える。

0044

さらに、第2の実施形態の変形として、本構成で−1〜−6dBのパターンのなかで、必ず1ビット右シフトを行うことがわかるので、シフト回路111を削除し、入力信号のビット幅の拡張をしたものをあらかじめ生成しておき、この信号を加算回路121に直接接続することもできる。この場合、シフト回路112,113,114にシフト量を1づつ減らした動作をさせ、出力結果の1ビット左シフトさせるなどの制御を行っても同様な効果が得られる。この場合、シフト回路を一つ減らすことが可能となる。

0045

(第3の実施形態)上記第1、第2の実施形態では、シフト量を制御できるバレルシフト等を用いたシフト回路を用いた場合を示したが、シフト回路を用いずに、配線のみでも同様な効果を得ることができる。

0046

このための構成を第3の実施形態として図3に示す。第1の実施形態が外部からシフト量を制御できるシフト回路を用いていたのに対し、本実施形態では、配線の組み合わせのみで入力信号から、演算に必要なビット幅に拡張した信号を作り出している。例えば、図3において入力端子141より入力された信号をもとに拡張される信号線222は、図4(A)の構成をとる。この図4(A)の例では、MSB側のa区間の“SS”は2ビットのサイン符号であり、LSB側のc区間の“0000”は演算をする上でのビット幅を揃えるためのパッドである。つまりビット幅の拡張を行っている。b区間が入力されるデータのビット幅となっている。このビット幅の拡張は、単純に図4(B)のように配線するのみで実現される。配線221、223〜226についても同様である。

0047

さらに、加算回路の個数を減らすために、任意のビット拡張された6つの信号から目的の信号レベルに変換するために必要なもののみを選択できるようにスイッチ231〜233を設けている。

0048

この例でも、第1の実施形態の場合と同じように、表1に示すデシベル制御値を−1〜−6dBとした場合を示している。スイッチ制御回路250は、目的のシフト量だけビットシフトし拡張された入力信号を各々の加算回路235,236に入力するためのスイッチ231〜233を制御するスイッチ制御信号を生成する。例えば、入力端子141から入力された信号の振幅レベルを−3dB倍にデシベル演算をして結果を出力端子143に出力したい場合には、この結果は1ビットシフト+3ビットシフト+4ビットシフト+6ビットシフトの値を加算した値なので、スイッチ制御回路250は、スイッチ231の入力側を接点2側に接続し、スイッチ232の入力側を接点1側、スイッチ233の入力側を接点1側に接続するようなスイッチ制御信号を出力すればよい。

0049

接点、デシベル制御値入力端子142から入力されるデシベル制御値の値を−5dBとした場合の動作は、入力信号に対し、1ビットシフト+4ビットシフトのみなので、スイッチ制御回路250は、スイッチ231を接点2側に接続し、スイッチ232を接点3側、スイッチ233を接点2側に接続するように、スイッチ制御信号をスイッチ制御回路250によって出力させればよい。この時、加算回路236にオール“0”発生回路234で発生されたオール“0”の値が入力されるので、その出力には、オール“0”が出力され、加算回路237に入力されるので、目的の演算が行え、出力端子143より結果を出力することができる。 スイッチ制御回路250は、デシベル制御値から、任意のスイッチ制御信号を発生できればよいので、論理回路(ゲートロジックの組み合わせ)やメモリを使用したもの、セレクタなどで構成されるような一般的なもので構成されていればよい。

0050

本実施形態の加算回路237と出力端子143の間にバレルシフト回路のようなものを挿入し、デシベル制御値によって、加算回路237から出力される出力信号をシフトさせる制御を行えば、広範囲なレベル調整も行うことも可能である。

0051

なお、以上の実施形態の説明では、デシベル制御ステップを1dBとしているが、シフト量のビット数や、制御信号として適切な信号を作り出す構成ならば、0.5dB、1.5dB、2dB等の制御も行える。

発明の効果

0052

以上説明したように、本発明によれば、構成が簡単で、回路規模が大きくならず、処理速度も遅くなく、かつ範囲をダイナミックに演算指定できるデシベルレベル調整装置を提供できる。

図面の簡単な説明

0053

図1本発明の第1の実施形態のデシベルレベル調整装置の構成図である。
図2本発明の第2の実施形態のデシベルレベル調整装置の構成図である。
図3本発明の第3の実施形態のデシベルレベル調整装置の構成図である。
図4図3における配線222の説明図である。
図5乗算器の従来例の構成図である。
図6シフト加算方式の乗算器の構成図である。

--

0054

111〜115シフト回路
120〜123加算回路
130,131シフト量制御回路
141信号入力端子
142デシベル制御値入力端子
143出力端子
221〜226配線
231〜233 スイッチ
234オール“0”発生回路
235〜237,240 加算回路
250 スイッチ制御回路

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