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技術 SiCから構成された半導体層を有するバイポーラ半導体デバイスおよびSiCから構成された半導体デバイスを製造する方法

出願人 クリー、インコーポレイテッド
発明者 バコウスキイ,ミエテクブライヒナー,ハリイグスタフソン,ウルフ
出願日 1997年6月25日 (23年6ヶ月経過) 出願番号 1998-510643
公開日 2000年12月5日 (20年0ヶ月経過) 公開番号 2000-516402
状態 特許登録済
技術分野 本体に特徴のある半導体装置 ダイオード 縦型MOSトランジスタ
主要キーワード クロスオーバー点 電流密度曲線 物理的性 作動電流 ユニポーラデバイス 全抵抗 サブ層 全電圧
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2000年12月5日)のものです。
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図面 (10)

課題・解決手段

SiCから構成された半導体層およびデバイスが順方向に導通状態となった際に、2つの連続する係る層の間を横断して電荷キャリアが運ばれる少なくとも1つのpn接合部を有するバイポーラ半導体デバイスは、デバイス全体にわたる電圧低下分が温度と共に増加するように、電流を実質的に低下させる抵抗を有し、pn接合部と直列に配置されている構成要素(2)を有する。

概要

背景

概要

SiCから構成された半導体層およびデバイスが順方向に導通状態となった際に、2つの連続する係る層の間を横断して電荷キャリアが運ばれる少なくとも1つのpn接合部を有するバイポーラ半導体デバイスは、デバイス全体にわたる電圧低下分が温度と共に増加するように、電流を実質的に低下させる抵抗を有し、pn接合部と直列に配置されている構成要素(2)を有する。

目的

効果

実績

技術文献被引用数
3件
牽制数
2件

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請求項1

. SiCから構成された半導体層およびデバイスが順方向に導通状態となった際に、2つの後続する係る層の間を横断するよう電荷キャリアが運ばれる少なくとも1つのpn接合部を有するバイポーラ半導体デバイスにおいて、デバイス全体にわたる電圧低下が温度と共に増加するように電流を実質的に低下させるような抵抗を有する構成要素(2、13、16、19)が前記pn接合部と直列に配置されていることを特徴とするバイポーラ半導体デバイス。

請求項2

. 前記構成要素は、デバイス内にエピタキシャル技術によって埋め込まれたSiCから構成され、デバイスのオン状態の際の抵抗に対し、かなりの抵抗を有するエキストラ層(2、19)であることを特徴とする請求項1記載のデバイス。

請求項3

. 前記エキストラ層(2、19)は、デバイスの他の層に対して、デバイスが順方向に導通した時の電流の流れの方向に見て厚くなっていることを特徴とする請求項2記載のデバイス。

請求項4

. 前記厚みは、200μm、好ましくは300μmを越えることを特徴とする請求項3記載のデバイス。

請求項5

. 前記エキストラ層(2、19)のドーピング濃度は、低いことを特徴とする請求項2から4のいずれかに記載のデバイス。

請求項6

. 前記エキストラ層(2、19)のドーピング濃度は、5×1017cm-3、好ましくは3×1017cm-3よりも低いことを特徴とする請求項5記載のデバイス。

請求項7

. 前記エキストラ層(2、19)の厚みは、約350μmであり、前記エキストラ層のドーピング濃度は、1×1017cm-3〜5×1017cm-3の間にあることを特徴とする請求項2から6のいずれかに記載のデバイス。

請求項8

.抵抗を有する前記構成要素(2、13、16、19)は、0.02から0.08Ωcmの抵抗率を有することを特徴とする請求項1から7のいずれかに記載のデバイス。

請求項9

. ドープされたn型基板層(2)を有し、前記エキストラ層は、前記基板層サブ層(2)であることを特徴とする請求項2記載のデバイス。

請求項10

高濃度にドープされたn型層(3、20)の頂部およびこの高濃度にドープされた層とデバイスの前記pn接合部との間に設けられたデバイスの低濃度にドープされたn型ドリフト層(4、21)に効率的に電荷注入できるように、前記エキストラ層(2、19)の頂部に前記高濃度にドープされたn型層(3、20)が設けられていることを特徴とする請求項9記載のデバイス。

請求項11

前記構成要素は、デバイスが順方向に導通した時にデバイスを流れる電流の方向に見た場合、デバイスの端部に設けられたSiCと異なる材料の層であるエキストラ層(13)となっていることを特徴とする請求項1記載のデバイス。

請求項12

前記構成要素(16)は、デバイスから所定距離にてデバイスと直列に接続されていることを特徴とする請求項1記載のデバイス。

請求項13

前記構成要素(13、16)は、SiCよりも大きな正の温度係数を有する材料から構成され、デバイスの正常な作動温度において前記構成要素の抵抗は、オン状態の際の抵抗よりも、かなり小さいことを特徴とする請求項11または12記載のデバイス。

請求項14

低濃度にドープされたドリフト層(4、11、21)および該ドリフト層に電荷を注入するように、前記ドリフト層に隣接して設けられた高濃度にドープされた層を有する、SiCから構成された半導体層を製造する方法において、ドープされた基板層(2、10、19)の頂部に前記高濃度にドープされた層をエピタキシャル技術で成長させ、前記高濃度にドープされた層(3、17、20)の頂部にドリフト層(4、11、21)をエピタキシャル技術で成長させることを特徴とする半導体デバイス製造方法

請求項15

前記基板層(2、10、19)の頂部に前記高濃度にドープされた層(3、17、20)と前記ドリフト層(4、11、21)を同一成長工程で成長させることを特徴とする請求項14記載の方法。

請求項16

前記高濃度にドープされた層(3、17、20)は、基板層(2、10、19)と同じドープ型を有することを特徴とする請求項14または15記載の方法。

請求項17

前記高濃度にドープされた層(3、17、20)は、n型であることを特徴とする請求項14から16のいずれかに記載の方法。

請求項18

バイポーラ半導体デバイスを製造するのに使用されることを特徴とする請求項14から17のいずれかに記載の方法。

請求項19

ダイオードを形成するように、n型である前記ドリフト層(4、11)の頂部にp型アノード層(5、12)をエピタキシャル技術で成長させることを特徴とする請求項14から18のいずれかに記載の方法。

--

0001

SiCから構成された半導体層を有するバイポーラ半導体デバイスおよびSiC
から構成された半導体デバイスを製造する方法
発明の技術分野および従来技術
本発明は、SiCから構成された半導体層およびデバイスが順方向に導通する
状態となった時に、連続する2つの係る層の間を横断するように電荷キャリア
運ばれる少なくとも1つのpn接合部を有するバイポーラ半導体デバイスおよび
方法に関する独立した請求項の導入部に記載したSiCから構成される半導体
バイスを製造する方法に関する。

0002

全てのバイポーラデバイスは、順方向に導通する状態において、少数電荷キャ
リアの流れが生じるデバイス、例えば、この導通状態においてダイオード直列
MOS−FETのように作動するIGBTから構成される。

0003

SiCから構成された半導体層を有する係る公知のバイポーラ半導体デバイス
の欠点は、SiCデバイスでは、極めて高電流密度までのオン状態の際の電圧
下に対する温度係数が負となることが挙げられる。この理由は、SiCの誘電
度が高いことにより、ドリフト領域をより薄くし、よってSiCのバイポーラデ
バイスのオン状態の際の電圧に対する接合部におけるn型の層の抵抗による電圧
低下の影響を、例えば、Siのデバイスよりも比較的小さくしなければならない
からである。従って、ダイオードの関係式I(V)=Io(eqV/kt−1)
は、SiCから構成されたバイポーラデバイスでの極めて大きい電流密度までの
オン状態の際の全電圧に対する影響を決定し、温度係数が負から正に変化する変
化点は、一般に、Siの場合の50〜100A/cm2と比較して、SiCの場
合は、1000A/cm2の大きさとなる。このことは、電流密度JとSiおよ
びSiCの対応するバイポーラデバイスのオン状態の際の全電圧との関係を示す
図1および2に示されている。図における連続線は、点線よりも低い温度を示し
図1は、SiCよりもSiのほうが変化点がより小さい電流密度で生じること
を示しており、図2に示されるように、異なる温度に対する当該曲線は、Siに

する前記変化点が位置するのと同じ電流密度領域で実質的に互いに平行に延びる

0004

通常の作動電流密度において、オン状態の際の電圧低下の温度係数を正に維持
することが極めて重要である理由は、所定の電圧において所定の強度の電流を共
に流すことができるバイポーラデバイス、例えば、IGBTを実現するために、
いくつかの係るバイポーラデバイス、例えば、ダイオードを半導体チップ内で並
列に接続したり、いくつかの小さいデバイスチップを互いに並列に接続しなけれ
ばならないことが多いからである。温度係数が負である場合、次のことが生じる
。同じデバイス内の異なる部品品質は異なり、互いに並列に接続された異なる
デバイスも品質が異なることが常であり、このことは、決して回避できない。こ
のことは、電流密度がデバイス内で完全に均一ではなくデバイスごとに異なるの
で、電流密度がより大きくなるスポットが発生することを意味する。このため、
このスポットにおいて温度がより高くなり、温度係数が負であれば、これによっ
て電流密度は、更に大きくなる。これらの条件は、電流密度がより小さいスポ
トでは逆となり、所定のホットスポットへ電流が集中し、デバイスが極めて不安
定になり、破壊されることもある。他方、温度係数が正の場合、温度をより高く
するような、より高い電流密度を有する前記スポットは、抵抗がより高くなるの
で、電流密度は、小さくなり温度は、低下する。この結果、電流密度は、より均
一となり、極めて高温となることによる破壊の恐れを生じることがなく、かかる
並列に接続されたデバイスのアセンブリは、安定して作動することになる。
発明の概要

0005

本発明の目的は、正常な作動電流密度で安定に作動し、係る作動電流密度にお
いて安定な動作が保証されるアセンブリとなるように、他の係るデバイスと並列
に接続できるSiCから構成された半導体層を有するバイポーラ半導体デバイス
を提供することにある。

0006

本発明によれば、この目的は、デバイス全体での電圧低下分が温度と共に増加
するように、電流を実質的に低下させる抵抗を有する構成要素を備えた係るデバ
イスを提供し、この構成要素をpn接合部と直列に配置することによって達成さ
れる。係るエキストラ抵抗は、正常な作動電流密度におけるデバイス全体でのオ
ン状態の際の全電圧低下に対する抵抗分による電圧低下の影響を増大するので、
より小さい電流密度では、温度係数が負から正に変化する。このようにSiと同
じ領域では、SiCに対し温度係数が負から正に変化する変化点を得ることが可
能となる。従って、抵抗を有する構成要素は、バイポーラデバイスにおける温度
によるバンドギャップの変化を補償し、電圧低下をpn接合部から無関係にする
ので、正常な作動電流密度での安定な動作を補償できる。

0007

pn接合部と直列に構成要素を配置すると記載したことは、本デバイスの外に
構成要素を配置すること、例えば、本デバイスを所定電圧に接続するライン内に
構成要素を配置することも含む。

0008

本発明の好ましい実施例によれば、構成要素は、デバイス内にエピタキシャル
技術によって埋め込まれたSiCから構成され、デバイスのオン状態の際の抵抗
に対し、かなりの抵抗を有するエキストラ層となる。本デバイス内に、このよう
な、いわゆるバラスト抵抗を形成することにより、係るエキストラ層がない場合
よりも、より小さい電流においてデバイスの温度係数を正にするように、オン
態の際の全電圧に対するデバイスの抵抗による電圧低下分の影響を簡単に増加す
ることが可能となる。

0009

このエキストラ層は、所定の抵抗を有する必要があり、従って、本発明の別の
好ましい実施例によれば、デバイスの順方向の導通時に電流の方向に見て、この
エキストラ層は、デバイスのほかの層に対して厚くされ、この厚みは、本発明の
別の実施例によれば、200μm、好ましくは300μmを越える。エキストラ
層を厚くすることにより、前記層におけるドープ濃度を好ましい適当なレベル
維持することが可能となる。この理由は、他の層の成長を開始する基板層をエキ
トラ層として使用する際に、極めて低いドープ濃度のエキストラ層を製造する
ことは困難であるからである。基板層をエキストラ層として使用することが好ま
しく、好ましい実施例によれば、デバイスは、ドープされたn型の基板層を有し
、エキストラ層は、基板層のサブ層となる。このような定義は、エキストラ層が
基板層と同一であることも含む。

0010

最後に述べた実施例の別の変形例を構成する本発明の別の好ましい実施例によ
れば、高濃度にドープされたn型層の頂部および高濃度にドープされたn型層と
デバイスのpn接合部との間に配置されたデバイスの低濃度にドープされたn型
ドリフト層内に効率的に電荷を注入できるように、エキストラ層の上部に高濃度
にドープされたn型層が配置される。実際には、pn接合部は、ドリフト層内に
も延び、このことは、前記定義によってカバーされるようになっている。エキス
トラ層は、温度係数のクロスオーバー点を実質的に低下させるのに必要な抵抗を
有するように、比較的低いドープ濃度を有しなければならないので、エキストラ
層の頂部に、係る高濃度にドープされたn型層を配置することが好ましい。この
ことは、エキストラ層の頂部に直接ドリフト層を配置すると、ドリフト層への電
荷の注入が過度に非効率となることを意味する。

0011

低濃度にドープされたドリフト層および該ドリフト層に電荷を注入するよう、
このドリフト層に隣接して設けられた高濃度にドープされた層を有するSiCか
ら構成された半導体層を製造する方法は、本発明によれば、ドープされた基板層
の頂部に高濃度にドープされた層をエピタキシャル技術で成長させ、高濃度にド
ープされた層の頂部にドリフト層をエピタキシャル技術で成長させる。係るエキ
ストラ層が存在する場合、このような方法によりエキストラ層の頂部に高濃度に
ドープされたn型層を極めて好ましく形成することが可能となる。この理由は、
ドリフト層と、このドリフト層に隣接する層との間の境界部が基板層上に直接ド
リフト層が成長された場合よりも、より良好な品質となることを意味するからで
ある。

0012

しかしながら、この方法は、デバイスのオン状態の際の抵抗に対し、かなりの
抵抗を有するエキストラ層が存在するケースだけに限定されるものでなく、ドー
プされた基板層およびドリフト層を有するすべてのタイプの半導体デバイスに対
して有利であることを強調する。この方法は、既に公知となっているSiCから
構成された係るデバイスにおける単位面積当たり全抵抗がデバイスのドリフト
層、基板層およびコンタクトによって示される抵抗の合計によって与えられるだ
けでなく、所定の電流に対する全電圧低下分を増加する境界部の抵抗によっても
生じるという欠点に対する対策に用途がある。境界部の近くの結晶の質が低いと
、p型層を再成長した場合に、n型のみならずp型の高濃度にドープされた層の
注入効率も低下し、更に、この領域における電子正孔再結合がより多くなる
ことにより、すなわち、キャリア寿命時間がより短くなることにより、ドリ

層の抵抗が増す。前記高濃度にドープされる層を基板層の頂部にエピタキシャル
技術によって成長させることにより、この高濃度にドープされる層を形成すると
、この層とドリフト層との間の境界部は、基板層の前記高濃度にドープされた層
として使用し、ドリフト層を基板層の頂部に成長させた場合よりも品質がより良
好となる。基板層の頂部に設けられ、高濃度にドープされた層の機能は、アク
ィブな注入エミッタとして働くことであり、すなわち、基板層は、デバイスのキ
ャリアとしてしか使用されないことを指摘することが重要である。

0013

本発明の極めて好ましい実施例によれば、高濃度にドープされる層とドリフト
層とは、基板層の頂部に同じ成長工程で成長される。このことは、これら2つの
層の間に極めて良質の境界部が得られることを意味する。

0014

本発明に係わるデバイスの別の好ましい実施例によれば、構成要素は、約0.
04Ωcmの抵抗率とするような抵抗を有する。係る抵抗率は、SiCから構成
されたバイポーラ半導体デバイスの正常な作動電流密度で、オン状態の際の電圧
低下の温度係数を正とする上で適当であることが判っている。

0015

本発明の別の好ましい実施例によれば、構成要素は、デバイスが順方向に導通
する時にデバイスを流れる電流の方向に見た場合、デバイスの端部に設けられた
SiCと異なる材料の層であるエキストラ層となっている。このように必要な場
合、構成要素としてSiCと全く異なる物理的性質を有する材料をエキストラ層
に使用することが可能となる。実際に、このようにすることが望ましく、このこ
とは、SiCよりも正の温度係数がより大きい材料で構成要素を構成し、構成要
素のオン状態の際の抵抗をデバイスの正常な作動温度におけるデバイスの抵抗よ
りも、かなり小さくするという本発明の好ましい別の実施例の要旨となっている

このことは、デバイスの正常な作動温度におけるオン状態の際の電圧は、SiC
の層にエピタキシャル技術によって所定の抵抗を有する構成要素を埋め込んだ場
合ほど大きく増加しないが、温度が上昇すると、この材料の正の温度係数は、S
iCよりも大きくなる。その結果、デバイスの抵抗による電圧低下分に比較的大
きく寄与し、この構成要素がない場合よりも、より小さい電流に対し温度係数が
正となることを意味する。

0016

本発明の別の好ましい実施例によれば、構成要素は、デバイスより所定の距離
にてデバイスと直列に接続される。従って、このことは、所望する物理的特性
有する任意のタイプの抵抗器をデバイスと直列に接続し、意図する温度係数を変
えることが本発明の範囲内に含まれ、この実施例と最後に述べた実施例とを有利
に組み合わせることができることを意味する。これまでの説明および他の従属請
求項から本発明の上記以外の利点および好ましい特徴が明らかとなる。

図面の簡単な説明

0017

添付図面を参照し、一例として示した本発明の好ましい実施例について説明す
る。図中、

0018

図1および2は、異なる作動温度におけるSiおよびSiCから、それぞれ構
成された従来のバイポーラ半導体デバイスにおけるオン状態の際の電圧低下と電
流密度との関係を示すグラフである。

0019

図3は、本発明の好ましい実施例に係るダイオードである。

0020

図4は、図3のダイオードにおける図1および2に対応するグラフである。

0021

図5は、本発明の好ましい第2実施例に係るダイオードを示す。

0022

図6は、図5のダイオードにおける図4に対応するグラフである。

0023

図7は、本発明の好ましい第3実施例に係るダイオードを示す。

0024

図8は、本発明の好ましい実施例に係る方法によって成長されたダイオードを
示す。

0025

図9は、ソースおよびドレインコンタクトだけでなく、ゲート電極ゲート
縁体およびパッシベーション層を省略することにより簡略化された、本発明の好
ましい第4実施例に係わるIGBTを極めて簡略にして示す。
本発明の好ましい実施例の詳細な説明

0026

図3は、図示されていないカソード電極への低オーミックコンタクトを形成す
るための高濃度にドープされたn型層1と、低濃度にドープされたn型基板層2
と、高濃度にドープされたn型層3と、極めて低濃度にドープされたn型ドリフ
ト層4と、正孔を注入し図示していないアノード電極との良好なオーミックコン
タクトを形成するため、高濃度にドープされたp型層5とが重ねられた本発明の
好ましい第1実施例に係る整流用半導体を示す。このpn接合部は、アノード
域5とドリフト層とによって形成されており、通常、低いドープ濃度を有し、比
較的厚くなる層2は、ここには設けられていないが、比較的ドープ濃度の高い単
一の基板層が層1〜3の代わりとなっている。従って、エピタキシャル技術によ
って埋め込まれたSiCから構成されたエキストラ層を構成する層2を追加した
ことにより、デバイスのオン状態の際の抵抗が大きくなり、デバイス全体での全
電圧低下に抵抗分を寄与させている。このようにするために、層2を比較的厚く
しなければならず、この場合、350μmの厚みと3×1017cm-3のドープ濃
度を有することとなる。この結果、抵抗は、温度係数が許容可能な電流密度レベ
ルに対し正から負に変化する変化点に適当に移動することとなる。このことは、
抵抗が2.5kVのデバイスにおいて約0.04Ωcmの抵抗率を有することを意
味する。当然ながら、ドープ濃度をより低くし、層2の厚みをより薄くするか、
または、この逆にすることにより、同じ抵抗率を得ることができる。層3および
5のドープ濃度は、できるだけ高くすることが好ましい。このことは、約1019
cm-3を意味する。ドリフト層は一般に約1015cm-3のドープ濃度を有する。
層3がドリフト層4とのインターフェースを構成する際には、この層3を基板
属さないようにすることが好ましい。この理由は、注入エミッタとして働くこの
層は、良質のインターフェースが間に形成されるように、ドリフト層と同じ成長
工程で基板2の頂部にエピタキシャル技術によって成長できることを意味するか
らである。このことは、ドリフト層への電荷キャリアの注入効率が高くなり、キ
ャリア寿命時間が長くなる。この結果、この製造方法を用いることにより、この
デバイスの電気的性能は、従来の整流用ダイオードよりも良好となる。このこと
は、ユニポーラデバイスを製造するための層3に対応する層をこのように成長さ
せる場合にも当てはまる

0027

図5のデバイスに対して示されるように、エキストラ層2がなく、その代わり
に高濃度にドープされた基板層が存在する場合、流れる電流の変化する密度と共
にデバイス全体でのオン状態の際の全電圧低下がどのように変化するかが、図4
実線6と点線7によって示されている。点線7は、図3に示されたデバイスの
曲線6と同じ温度T1に対する前記電圧と電流密度との関係を示しており、デバ
イスのオン状態の際の電圧低下に追加分8が加わり、このことがエキストラ層2
を設けたことによる欠点となっていることが示されている。しかしながら、図3
のデバイスでは、温度T1よりも高い温度T2に対して対応するグラフがどのよう
に延びるかが点線9によっても示されている。このグラフは、曲線6と実質的に
平行に延びる図2の点線と比較することができる。図4には、点線9がエキスト
ラ層2がない場合よりも、より低い電流密度で点線7と交差するように、この点
線9の延長部図2の点線に対して、どのように変化するかが示されている。

0028

図5には、本発明の好ましい第2実施例に係わるデバイスが示されている。こ
のデバイスは、高濃度にドープされたn型基板層10と、低濃度にドープされた
n型ドリフト層11と、高濃度にドープされたp型アノード層12とを有する整
流用ダイオードである。更に、このダイオードには、ドリフト層11に形成され
たpn接合部と直列にエキストラ層13が設けられており、この層13は、Si
Cよりもかなり大きい正の温度係数を有することが好ましい、SiCとは別の材
料から構成され、このエキストラ層13の抵抗は、デバイスの正常な作動温度に
おいて、デバイスのオン状態の際の抵抗よりも、かなり小さくなるように選択す
ることが好ましい。このことは、層13がないことを除けば、同じデバイスの曲
線6に従う図6の点線14により示されるように、正常な作動温度におけるデバ
イス全体のオン状態の際の全電圧低下が好ましく増加しなくなることを意味して
いる。しかしながら、温度がある程度上昇するとすぐに、層13の温度係数が正
の大きい値である結果、電流密度の増加と共にデバイス全体のオン状態の際の電
圧低下がかなり増大する。このことは、高温Tに対する鎖線14で示されている
。従って、抵抗を有する構成要素として、かかるエキストラ層を使用することに
より、正常な作動温度における増大したオン状態の際の電圧低下の欠点がかなり
低減されることとなる。

0029

図7には、本発明の好ましい第3実施例に係る整流用ダイオードが示されてい
る。このダイオードは、図1に示されたダイオードと同じように構成されるが、
エキストラ層13がデバイスの他の部分から所定の距離に設けられた抵抗器16
と置き換えられている。この抵抗器16は、図5に示されたエキストラ層13と
同じ特性を有することができ、異なる温度に対するグラフは、図5のデバイスに
対し図6で示されたグラフと同じとなることができる。この場合、デバイス全体
にわたるオン状態の際の全電圧低下を述べる際には、抵抗器16が含まれると見
なされる。

0030

図8は、ドリフト層11と同じ成長工程で基板層10の頂部に高濃度にドープ
されたn型層17を再成長する工程に基づき、これまで完全に説明した本発明の
好ましい実施例に係る方法を使うことによって、通常の整流用ダイオード、すな
わち、ユニポーラデバイスをどのように製造するかを示している。ドリフト層1
1と電荷注入層17との間の境界は、この方向に低品質の境界から基板10へ所
定距離に位置することとなる。

0031

図9には、本発明に係る好ましい第4実施例に係るSiCの別のバイポーラ半
導体デバイスが示されている。このデバイスは、IGBT(ゲート絶縁バイポ
ラトランジスタ)であり、このIGBTは、高濃度にドープされたp型層18
と、図3におけるデバイス内の層2に対応する低濃度にドープされたn型エキス
トラ層19と、高濃度にドープされたn型層20と、極めて低濃度にドープされ
たn型ドリフト層21と、p型ベース層22と、高濃度にドープされたn型ソー
領域層23とを重ねることによって形成される。本発明とは無関係のソース、
ゲート、ゲート絶縁層などのその他の細部については、省略する。係るIGBT
のオン状態の際の特性は、2つの部分、すなわち、ダイオードによる低下分と、
それに続く抵抗による低下分とから成ると見なすことができる。温度が上昇する
と、ダイオードによる電圧低下分は、増大する。このような動作は、pn接合部
を横断する注入が温度上昇と共により好ましいものとなるダイオードでは代表的
な動作である。これと同時に温度が上昇すると、第2の抵抗による低下分も増加
する。電流密度曲線全体での電圧に対する所定の抵抗を有するエキストラ層19
の影響は、図3におけるデバイス内の層2の対応する影響と同じとなる。

0032

当然ながら、本発明は、上記実施例のみに限定されるものでなく、当業者には
本発明の基本的概念から逸脱することなく、本発明を種々に変更できることは明
らかである。

0033

図中の異なる層の厚みは、本発明の保護範囲を限定するものと解釈してはなら
ず、この厚みの関係は、請求の範囲のみによって限定されるものであることを強
調する。

0034

使用されるドーパントは、この用途に対するドーパントとして適当なものであ
れば、任意の材料でよい。

0035

当然ながら、半導体デバイスを製造する方法に関する独立請求項は、係るデバ
イスを製造するのに必要な、どの工程も含むものでなく、従来の半導体技術のい
くつかの工程も使用できる。また、この方法は、バイポーラデバイスと同様にユ
ポーラデバイスの製造もカバーすることも指摘する。

0036

「基板層」なる用語は、本明細書では記載した層のドレインに対する良好なオ
ミックコンタクトを形成するための可能な層を除き、ドレインに隣接する層と
解すべきであり、本技術分野における用語の厳密な意味における基板層、すなわ
ち、成長を開始する層である必要はない。実際の基板層は、層のうちのいずれで
もよく、ほとんどの場合、最も厚い層である。

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    【課題】メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供すること。【解決手段】電流センス部12の単位セルは... 詳細

  • 富士電機株式会社の「 半導体装置」が 公開されました。( 2020/10/29)

    【課題】メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供すること。【解決手段】OCパッド22の直下の一部の... 詳細

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