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技術 集積回路によって発生された周波数の調整用のシステム及び方法

出願人 インフィニオンテクノロジーズノースアメリカコーポレイション
発明者 ジェイムスエムピッシオーネ
出願日 2000年3月29日 (21年10ヶ月経過) 出願番号 2000-092099
公開日 2000年12月15日 (21年2ヶ月経過) 公開番号 2000-346915
状態 特許登録済
技術分野 個々の半導体装置の試験 周波数測定,スペクトル分析 電子回路の試験 電子回路の試験
主要キーワード ロジックパルス 所定パーセント 水晶周波数 多重ゲート オシレータ信号 最長パス フリーランニング 補償システム
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2000年12月15日)のものです。
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図面 (4)

課題

ウエーハ上の比較的高いパーセントのダイを使用することができるようにするという必要性に応えること。

解決手段

ICウエーハのダイが補償回路により、ファーストティカルスローのタイプに分類される。タイプは、オシレータにより、ダイの偏差が、所定の基準になるように補償される。ウエーハ上の各ダイは、補償回路により、回路パスが選択されて、ダイによって発生された周波数が調整され、ダイの殆ど大部分に対して所定の基準が適合するようにICのバッチが製造される。所定の基準に適合しないICによって発生される周波数を所定の基準に適合する周波数に調整することによって、膨大な個数の有用なICが製造される。

概要

背景

集積回路(IC)は、典型的には、沢山のダイを有するウエーハの一部分として製造される。これらのダイのそれぞれは、予め定義された所定の基準に適合するように設計された集積回路である。しかし、集積回路プロセスは、予め定義された、これらの基準に適合するようにされているけれども、これらの基準に適合する際に、典型的に、最終的に得られるICに実質的な分布状態がある。所定の基準の例は、ICが作動される予め決められたスピードである。ICの幾つかが、予め決められた基準に適合する許容可能な範囲外である場合には、それらのICは、典型的には破棄される。例えば、ウエーハ上に1000−2000個のダイがあることがある。これらのダイ用の予め定義された基準が、ダイの所定の作動速度である場合、このウエーハからは、典型的には、予め定義された作動速度内で作動するには速すぎるような、所定パーセントのダイが製造され、同様に、予め定義された作動速度内で作動するには遅すぎるような、他のパーセントのダイが製造される。これらのダイは、速すぎても遅すぎても典型的には破棄される。ICウエーハの製造コストは高いので、ウエーハの実質的な部分を破棄するのは極めて高価となる。

ウエーハ上の比較的高いパーセントのダイを使用することができることが所望となる。

概要

ウエーハ上の比較的高いパーセントのダイを使用することができるようにするという必要性に応えること。

ICウエーハのダイが補償回路により、ファーストティカルスローのタイプに分類される。タイプは、オシレータにより、ダイの偏差が、所定の基準になるように補償される。ウエーハ上の各ダイは、補償回路により、回路パスが選択されて、ダイによって発生された周波数が調整され、ダイの殆ど大部分に対して所定の基準が適合するようにICのバッチが製造される。所定の基準に適合しないICによって発生される周波数を所定の基準に適合する周波数に調整することによって、膨大な個数の有用なICが製造される。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

集積回路によって発生された周波数調整用のシステムにおいて、オシレータ(104)と、スピードコンパレータ(106)と、周波数シンセサイザ(200)とを有しており、前記オシレータ(104)は、集積回路の第1の周波数を反射し、前記スピードコンパレータ(106)は、前記オシレータ(104)と接続されており、前記スピードコンパレータ(106)は、前記第1の周波数をタイプに分類するように構成されており、前記周波数シンセサイザ(200)は、前記スピードコンパレータ(106)と接続されており、その際、前記周波数シンセサイザ(200)は、第2の周波数の信号を発生することを特徴とするシステム。

請求項2

タイプは、信号を発生するのに使用されるパス(212,214,216,218)を決定する請求項1記載のシステム。

請求項3

第1のタイプは、第1の長さのパス(212,214,216,218)を使用することによって信号を発生する請求項1記載のシステム。

請求項4

第2のタイプは、第2の長さのパス(212,214,216,218)を使用することによって信号を発生する請求項3記載のシステム。

請求項5

第3のタイプは、第3の長さのパス(212,214,216,218)を使用することによって信号を発生する請求項4記載のシステム。

請求項6

第1の長さは、第2の長さよりも長い請求項4記載のシステム。

請求項7

第3の長さは、第2の長さよりも長く、第1の長さよりも短い請求項5記載のシステム。

請求項8

集積回路によって発生された周波数の調整用の方法において、集積回路の第1の周波数を供給し、前記第1の周波数をタイプに分類し、第2の周波数の信号を発生することを特徴とする方法。

請求項9

タイプにより、信号を発生するのに使用されるパス(212,214,216,218)を決定する請求項8記載の方法。

請求項10

第1のタイプにより、第1の長さのパス(212,214,216,218)を使用することによって信号を発生する請求項8記載の方法。

請求項11

第2のタイプにより、第2の長さのパス(212,214,216,218)を使用することによって信号を発生する請求項10記載の方法。

請求項12

第3のタイプにより、第3の長さのパス(212,214,216,218)を使用することによって信号を発生する請求項11記載の方法。

請求項13

第1の長さを、第2の長さよりも長くする請求項12記載の方法。

請求項14

第3の長さを、第2の長さよりも長く、第1の長さよりも短くする請求項13記載の方法。

技術分野

0001

本発明は、集積回路によって発生された周波数調整用のシステム及び方法に関している。本発明は、ウエーハパラメータ補償するためのシステム及び方法に関しており、つまり、集積回路に関しており、殊に、集積回路ウエーハのダイのパラメータを調整することに関する。

背景技術

0002

集積回路(IC)は、典型的には、沢山のダイを有するウエーハの一部分として製造される。これらのダイのそれぞれは、予め定義された所定の基準に適合するように設計された集積回路である。しかし、集積回路プロセスは、予め定義された、これらの基準に適合するようにされているけれども、これらの基準に適合する際に、典型的に、最終的に得られるICに実質的な分布状態がある。所定の基準の例は、ICが作動される予め決められたスピードである。ICの幾つかが、予め決められた基準に適合する許容可能な範囲外である場合には、それらのICは、典型的には破棄される。例えば、ウエーハ上に1000−2000個のダイがあることがある。これらのダイ用の予め定義された基準が、ダイの所定の作動速度である場合、このウエーハからは、典型的には、予め定義された作動速度内で作動するには速すぎるような、所定パーセントのダイが製造され、同様に、予め定義された作動速度内で作動するには遅すぎるような、他のパーセントのダイが製造される。これらのダイは、速すぎても遅すぎても典型的には破棄される。ICウエーハの製造コストは高いので、ウエーハの実質的な部分を破棄するのは極めて高価となる。

0003

ウエーハ上の比較的高いパーセントのダイを使用することができることが所望となる。

発明が解決しようとする課題

0004

本発明の課題は、そのような必要性に応えることにある。

課題を解決するための手段

0005

この課題は、本発明によると、オシレータと、スピードコンパレータと、周波数シンセサイザとを有しており、オシレータは、集積回路の第1の周波数を反射し、スピードコンパレータは、オシレータと接続されており、スピードコンパレータは、第1の周波数をタイプに分類するように構成されており、周波数シンセサイザは、スピードコンパレータと接続されており、その際、周波数シンセサイザは、第2の周波数の信号を発生することによって解決される。この課題は、本発明によると、集積回路の第1の周波数を供給し、第1の周波数をタイプに分類し、第2の周波数の信号を発生することによって解決される。

発明を実施するための最良の形態

0006

本発明は、ICパラメータを補償するためのシステム及び方法に関する。本発明の実施例によると、ICウエーハのダイは、ダイを種々異なるタイプに分類する補償回路と接続されている。タイプの例は、ファーストティカル、及びスローを含む。割り当てられたタイプは、予め決められた基準に対するダイの偏差を補償する特定のオシレータ内で使用される。ダイは、予め決められた基準と比較される。本発明の実施例によると、スローなダイは、比較的短いパスを通って動く信号を導き、ファーストダイは、比較的長いパスを通って動く信号を導き、そして、ティピカルなダイは、比較的中位の長さのパスを通って動く信号を導く。従って、ウエーハ上の各ダイは、補償回路と接続されており、それにより、この補償回路が、ダイによって発生される周波数を調節する回路のパスを選択して、ダイの殆ど大部分が、予め決められた基準に適合するようにICの一群を製造することができるようになる。通常ならば、予め決められた基準に適合しない、ICによって発生される周波数を、予め決められた基準に適合する周波数に調節することによって、膨大な個数の有用なICが製造される。

0007

集積回路によって発生された周波数を調節するための、本発明の実施例によるシステムが提供される。このシステムは、集積回路の第1の周波数を反射するオシレータを有する。システムは、更に、オシレータと接続されたスピードコンパレータを有しており、このスピードコンパレータは、第1の周波数をタイプに分類するように構成されている。スピードコンパレータと接続された周波数シンセサイザが設けられており、その際、この周波数シンセサイザにより、第2の周波数の信号が発生される。

0008

また、集積回路によって発生された周波数を調節するための実施例による方法が提供される。この方法は、集積回路の第1の周波数を供給することを含んでいる。また、この方法は、第1の周波数をタイプに分類することを含んでおり、第2の周波数の信号を発生する。

0009

以下、図示の実施例を用いて、本発明を詳細に説明する。以下の説明により、当業者には、本願のコンテキスト及びその特許請求の範囲に開示されている本発明を使用することが可能である。有利な実施例の種々異なる変形実施例は、当業者には極めて容易に想到できることが明らかであり、その中に含まれている一般的な原理は、他の実施例に適用してもよい。従って、本発明は、図示の実施例に限定されるものではなく、以下に開示した原理及び特徴と矛盾しない極めて広範囲に適用し得るものである。

0010

図1は、集積回路のスピードを測定するための本発明の実施例の回路のブロック図である。測定回路100は、パルスインジェクタ102、オシレータ104,カウンタ106、レジスタ108及びデジタルスピードコンパレータ110を含むように示されている。パルスインジェクタ102は、小さなロジックパルスをオシレータ104にインジェクトして、オシレータ104がスタートするようにする。オシレータ104は、フリーランニングオシレータであり、フリーランニングオシレータは、ウエーハ上のダイに属するナチュラル周波数を発生するウエーハ上のダイの部分である。回路100は、ウエーハ上の各ダイと接続されており、その結果、オシレータ104は、ウエーハ上の、その相応のダイに属するナチュラル周波数で発振する。

0011

オシレータ104の、形成される周波数は、カウンタ106への入力である。オシレータ信号に付加して、カウンタ106は、基準信号114を受信する。基準信号114は、予め決められた周波数の信号(例えば、24MHz信号)である。オシレータ信号が正になる度に、カウンタ106はスタートし、信号が負になる度に、カウンタ106はストップする。カウンタ106は、オシレータ104によって形成されるような、ダイに属するナチュラル周波数に関する周波数のタイプに相応するバイナリ数を形成する。

0012

カウンタ106によって形成されるバイナリ数によって表されるダイのタイプの例は、ファースト、ティピカル、及びスローを含む。ファースト、ティピカル、及びスローを表す周波数の範囲は、設計者によって選択され、可変である。ファースト、ティピカル、及びスローを表す周波数範囲の例は、それぞれ、54カウント以上、36−54カウント、0−36カウントである。カウントは、ナチュラル周波数と水晶の周波数との比である。使用される水晶周波数の例は、約24MHz又は約15MHzである。水晶周波数は、基準信号114を介して導出される。ティピカルな範囲に入る周波数の範囲は、テクノロジによって決定される。パラメータは、アプリケーションによって決定され、これらのパラメータは、ティピカルな範囲を定義する。ティピカルな範囲よりも高いウエーハ周波数は、ファーストの範囲に入る。同様に、ティピカルな範囲よりも低いウエーハ周波数は、スローの範囲に入る。

0013

カウンタ106によって形成されるバイナリ数は、その際、レジスタ108に送信される。レジスタのサイズの例は、6ビットレジスタである。レジスタ108の第1の機能は、カウンタ106によって発生された数を記憶することにある。バイナリ数は、レジスタ108からディジタルスピードコンパレータ110に送信される。

0014

ディジタルスピードコンパレータ110は、レジスタ108から受信されたバイナリ数を、スロー、ティピカル、及びファースト回路のようなウエーハタイプを表す種々の状態に変換する。例えば、0〜36のカウンタ数の範囲にすることにより、”00”のディジタルスピードコンパレータ110の出力となり、つまり、スロー回路を表し、36〜54のカウンタ数の範囲にすることにより、”01”のディジタルスピードコンパレータ”110となり、即ち、ティピカルな回路を表し、54〜127のカウンタ数の範囲にすることにより、”10”のディジタルスピードコンパレータとなり、即ち、ファースト回路を表す。ディジタルスピードコンパレータ110の出力は、接続部112を介して、図2の周波数シンセサイザ200に送信される。

0015

図2周波数シンセサイザ回路200は、ORゲート202、一連のNANゲート204A−204F、一連のバッファ206A−206C、マルチプレクサ(MUX)208、及び他のバッファ210を含むように図示されている。バッファ206A−206Cは、信号を遅延するのに使用される標準的なバッファ、例えば、LBUF12(シーメンスにより製造されている)である。このバッファ210は、発振を負荷から絶縁するために、有利には、例えば、LBUF32(シーメンスにより製造されている)のような大きなバッファである。バッファ210は、例えば、700個のゲートをドライブすることができるバッファのような、多重ゲートをドライブすることができるサイズのバッファである。

0016

本発明の実施例によると、2つの入力側112A及び112Bは、ディジタルスピードコンパレータ110から周波数シンセサイザ回路200に送信される。入力側112a、112bは、MUXに送信され、MUXは、信号112a及び112bのコンビネーション分析して、回路200のパスのどのパスが合成信号を入力されるべきであるのかを決定する。

0017

信号112a及び112bの種々異なるコンビネーションによって供給される信号の例は、”00”,”11”,”21”,及び”10”を含む。これらのコンビネーションは、複数のパスの1つを選択し、例えば、”00”は、スローのダイに相応するパスを選択し、”01”は、ティピカルなダイに相応するパスを選択し、及び”10”は、ファーストダイに相応するパスを選択する。

0018

ダイがスローなダイである場合、信号は、MUX208から発生され、コネクション212を介してORゲート202に伝送され、コネクション214を介してMUX208に戻される前に、NANゲート204a−204bを介して伝送される。その結果得られた信号がティピカルな信号である場合、信号が発生されて、コネクション212を介してORゲート202に伝送され、NANゲート204a−204fを介して、そして、コネクション216を介してMUX208に戻される。その結果得られる信号がファースト信号である場合、信号は、MUX208から送信され、コネクション212を介して伝送され、ORゲート202、NANゲート204a−204fを通過し、そして、バッファ206a−206cを通って、そして、コネクション218を介してMUX208に戻される。

0019

従って、スローダイによって発生される信号は、最短パスを通って動き、ファーストダイによって発生された信号は、最長パスを通って動き、ティピカルなダイによって発生されたち信号は、スローなダイによって発生された信号によって採用されるパスよりも長く、且つ、ファーストダイによって発生される信号によって採用されるパスよりも短いパスを通って動く。その結果、スローダイによって発生された信号は、回路200の最短パスを通るパス形成によってスピードアップされ、ファーストダイによって発生された信号は、回路200の最長パスを通るパス形成によってスローダウンされる。従って、複数のダイが回路100及び200と接続されている場合、その結果得られる、これらダイによって発生される信号は、ほぼ同じ周波数であるか、又は、予め決められた周波数内の周波数の小さな範囲内であるように調整される。

0020

回路200は、入力側220を有しており、入力側220は、予め決められた周波数に出来る限り近づいて信号を発振するように、信号の発振の周波数を制御する。入力側220は、入力側112a及び112bと接続される際に使用され、その際、入力側112a及び112bにより、信号周波数の一般的なタイプ、例えば、スロー、ティピカル、及びファーストが定義され、そして、入力側220が、出来る限り予め決められた周波数近くで信号を発振するようにされる。

0021

図3は、集積回路によって形成される周波数を調節するための本発明の実施例の方法の流れ図である。集積回路と関連した周波数が供給される(ステップ300)。それから、周波数がタイプに分類される(ステップ302)。それから、信号が発生され、その際、信号は第2の周波数を有する(ステップ304)。

0022

本発明を図示の実施例により説明したが、当業者は、本発明の技術思想の範囲内で、種々の実施例を構成することができる。従って、特許請求の範囲の技術思想から逸脱しない限りで、当業者は多くの変形実施例を構成することができる。

0023

本発明は、ICパラメータの補償システム及び方法に関する。本発明の実施例によると、ICウエーハのダイが補償回路(100,200)と接続されており、この補償回路によりダイが種々のタイプに分類される。タイプの例は、ファースト、ティピカル、スローを含む。割り当てられたタイプは、特定のオシレータ(200)で使用され、このオシレータにより、ダイの偏差が、所定の基準(114)になるように補償される。本発明の実施例によると、補償回路(100,200)内で、スローなダイは、比較的最短パス(212,214)を通って動く信号を導き、ファーストなダイは、比較的長いパス(212,218)を通って動く信号を導き、ティピカルなダイは、中位の長さのパス(212,216)を通って動く信号を導く。従って、ウエーハ上の各ダイは、補償回路(100,200)と接続されており、この補償回路(100,200)により、回路(200)のパスが選択されて、ダイによって発生された周波数が調整され、その際、ダイの殆ど大部分に対して所定の基準(114)が適合するようにICのバッチが製造される。通常のように所定の基準(114)に適合しないICによって発生される周波数を所定の基準(114)に適合する周波数に調整することによって、膨大な個数の有用なICが製造される。

図面の簡単な説明

0024

図1本発明の実施例による集積回路のスピードを測定するための回路のブロック図
図2本発明の実施例による集積回路により発生される周波数を調節するための回路のブロック図
図3集積回路により発生される周波数を調節するための本発明の実施例による方法の流れ図

--

0025

100測定回路
102パルスインジェクタ
104オシレータ
106カウンタ
108レジスタ
110デジタルスピードコンパレータ
112 接続部
200周波数シンセサイザ
202ORゲート
204A−204F NANゲート
206A−206C,210バッファ
208マルチプレクサ(MUX)
212 コネクション

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