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技術 デジタルデータ処理装置及びこれを用いた光ディスク再生装置の制御回路

出願人 三洋電機株式会社
発明者 鈴木貴之津田廣之
出願日 1999年5月10日 (20年10ヶ月経過) 出願番号 1999-128902
公開日 2000年11月24日 (19年4ヶ月経過) 公開番号 2000-322822
状態 未査定
技術分野 デジタル記録再生の信号処理
主要キーワード デジタルデータ処理装置 制御コマ CDピックアップ マイコンインターフェイス 各処理回路 デジタル処理回路 同一期間 ブロック全
関連する未来課題
重要な関連分野

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図面 (9)

課題

低周波数クロックで動作させてもデータ処理速度が速いデジタルデータ処理装置及びそれを用いた光ディスク再生装置制御回路を提供する。

解決手段

書き込み処理回路11、n個の信号処理回路12、読み出し処理回路13が循環セレクタ22を介してn+2個のバッファRAM21に接続されている。循環セレクタは、各処理回路11、12、13を異なるバッファRAM21a、b、cに接続し、各処理回路はそれぞれのバッファRAMに記憶された異なるデータブロックに対して並列に処理を行う。循環セレクタ22は処理が終了すると出力されるローテーション信号Rを受信すると各処理回路の接続先をローテーションさせる。

概要

背景

図6は光ディスク再生装置制御回路の例として、CD−ROM再生装置の制御回路を示すブロック図である。

ピックアップ部1は、ディスク2に照射される光の反射光を受け、その光の強弱電圧値の変化として取り出す。ピックアップ制御部3は、ピックアップ部1がディスク2に記憶されたデータを正しい順序で読み出すことができるように、ディスク2に対するCDピックアップ部1の読みとり位置を制御する。ディスク2の再生では、ピックアップ部1で読みとられるトラック線速度を一定に保つあるいは、ディスク2の回転角速度を一定に保つようにするため、ピックアップ制御部3によるピックアップ部1の位置の制御に合わせて、ディスク2を所定の速度で回転駆動するようにサーボ制御が行われる。

アナログ信号処理部4は、ピックアップ部1から出力される電圧値の変化を読みとり、588ビットを1フレームとするEFM(Eight to Fourteen Modulation)信号を生成する。

デジタル信号処理部5はアナログ信号処理部4から入力されるEFM信号に対してEFM復調を施す。更に復調された信号に対してCIRC(Cross-Interleave Reed-Solomon Code)復号処理を施し、1フレーム24バイトからなるCD−ROMデータを生成する。

CD−ROMデコーダ6は、デジタル信号処理部5から入力される復調されたCD−ROMデータに対して、誤り訂正符号ECC;Error Collecting Code)を基に符号のエラーを検出して誤り訂正を行い、処理が完了したCD−ROMデータをホストコンピュータへ出力するデコーダである。

バッファRAM7は、CD−ROMデコーダ6に接続され、デジタル信号処理部5からCD−ROMデコーダ6に入力されるCD−ROMデータを1ブロック単位で一時的に記憶する記憶装置である。誤り訂正は1ブロック分のデータに対して行われるためCD−ROMデコーダ6での処理には少なくとも1ブロック分のCD−ROMデータが必要となる。CD−ROMデータの読み出しは逐次行われていくので、それぞれの処理で必要なCD−ROMデータをバッファRAM7が記憶する。制御マイコン8は、ROM及びRAMを内蔵したいわゆるワンチップマイコンで構成され、ROMに記憶された制御プログラムに従ってCD−ROMデコーダ6の動作を制御する。同時に、制御マイコン8は、ホストコンピュータから入力されるコマンドデータをいったん内蔵のRAMに記憶する。これにより制御マイコン8はホストコンピュータからの指示に応答して各部の動作を制御し、CD−ROMデコーダ6からホストコンピュータへ所望のCD−ROMデータを出力させる。

図7はCD−ROMデコーダ6をより詳細に示したブロック図である。CD−ROMデコーダ6は書き込み処理回路11、信号処理回路12、読み出し処理回路13、メモリ制御部14、マイコンインターフェイス15を有しており、メモリ制御部14にはDRAMであるバッファRAM7が接続されている。マイコンインターフェイス15は制御マイコン8に接続され、制御マイコン8からのコマンドを受け取って各部に転送し、各部のステータス情報を制御マイコン8に送信する。

書き込み処理回路11は、デジタル信号処理された所定のフォーマットのCD−ROMデータが1フレームずつ順次入力され、ディスクランブル処理を施して、メモリ制御部14の制御に従ってバッファRAM7に出力する。信号処理回路12は、バッファRAM7に記憶された1ブロック分のCD−ROMデータを読み出し、データのエラー検出訂正、即ちデコード処理を行う。1ブロックのCD−ROMデータとは、1セクタのデータであり、同期信号や誤り訂正符号などを含み、通常2352バイトの容量を有する。デコード処理の結果、内容が変更されたデータについては、メモリ制御部14の制御に従ってバッファRAM7の内容を書き換える。読み出し処理回路13は、CD−ROMデータを受けるホストコンピュータとのインターフェイスであり、バッファRAM7に記憶されたデータを読み出してホストコンピュータに出力する。また、ホストコンピュータから送られてくる各種の制御コマンドを受け取り、CD−ROMシステムを制御する制御マイコン8に供給する。メモリ制御部14は、書き込み処理回路11、信号処理回路12、読み出し処理回路13に接続され、各処理回路11、12、13とバッファRAM7との間でCD−ROMデータの受け渡しを制御する。

図8は各処理回路11、12、13の動作状況を示すタイミング図である。まず期間Aで、ブロック1のデータが光ディスクから順次読み出され、書き込み処理回路11に入力されると、書き込み処理回路11はメモリ制御部14の指示に従ってブロック1のデータを順次書き込む。次に、期間Bで、データがそろったブロック1のデータを信号処理回路12が読み出し、誤り訂正などの処理を施して再び書き込む。同一期間に書き込み処理回路11は新たなブロック2を順次書き込む。次に期間Cで、読み出し処理回路13が処理の終了したブロック1を読み出して、ホストコンピュータに出力し、同時にブロック2を信号処理回路12が処理、書き込み処理回路11が新たなブロック3を書き込む。以下、各処理回路11、12、13では、書き込み、訂正、読み込み、出力それぞれの処理が異なるブロックのデータに関して並列して行われている。しかし、バッファRAM7は複数の読み込み、書き込みの処理を同時に行うことができないので、メモリ制御回路14は、各処理回路11、12、13の動作状況に合わせて、その内の一つからのバッファRAM7へのアクセス許可する。

複数のブロックを並列に処理するため、バッファRAM7は複数ブロックを同時に記憶する必要がある。従って、バッファRAM7の容量は通常1メガバイト程度の容量を有する。

概要

低周波数クロックで動作させてもデータ処理速度が速いデジタルデータ処理装置及びそれを用いた光ディスク再生装置の制御回路を提供する。

書き込み処理回路11、n個の信号処理回路12、読み出し処理回路13が循環セレクタ22を介してn+2個のバッファRAM21に接続されている。循環セレクタは、各処理回路11、12、13を異なるバッファRAM21a、b、cに接続し、各処理回路はそれぞれのバッファRAMに記憶された異なるデータブロックに対して並列に処理を行う。循環セレクタ22は処理が終了すると出力されるローテーション信号Rを受信すると各処理回路の接続先をローテーションさせる。

目的

そこで本発明は、低周波数のクロックや、低速のDRAMを組み合わせて実施でき、かつデコード処理の速いデータ処理装置及びそれを用いた光ディスク再生装置の制御回路を提供することをその目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数のデータブロックが順次入力され、該データブロックを記憶し、それぞれの該データブロックに所定の処理を施して出力するデジタルデータ処理装置において、少なくとも1つの前記データブロックを記憶できる容量を有する複数の記憶装置と、入力された前記データブロックを前記記憶装置に記憶させる処理を行う書き込み処理回路と、前記記憶されたデータブロックを読み出して所定の処理を行い、記憶された内容を必要に応じて変更する処理を行う信号処理回路と、前記信号処理回路の処理が終了したデータブロックを読み出して出力する処理を行う読み出し処理回路と、前記書き込み処理回路、信号処理回路、読み出し処理回路の各処理回路それぞれを異なる前記記憶装置に接続し、該接続先循環させる循環セレクタとを有し、前記各処理回路は互いに異なる記憶装置に接続され、互いに異なるデータブロックに対して互いに独立して処理を行うことを特徴とするデジタルデータ処理装置。

請求項2

前記処理回路を複数有し、前記記憶装置は該処理回路の数よりも多いことを特徴とする請求項1に記載のデジタルデータ処理装置。

請求項3

前記各処理回路のそれぞれの処理が終了するとローテーション信号が前記循環セレクタに入力され、前記循環セレクタは該ローテーション信号が入力されると接続先を循環させることを特徴とする請求項1もしくは請求項2に記載のデジタルデータ処理装置。

請求項4

前記ローテーション信号は、前記各処理回路のうちのいくつかの処理回路は、処理が終了すると終了信号を出力し、該終了信号の論理積によって前記ローテーション信号が生成されることを特徴とする請求項3に記載のデジタルデータ処理装置。

請求項5

前記各処理回路のうち、常に最も処理時間を要する処理回路は処理が終了すると前記ローテーション信号を発生することを特徴とする請求項3に記載のデジタルデータ処理装置。

請求項6

前記各処理回路はそれぞれの処理が終了すると終了信号を出力し、前記循環セレクタは終了信号を出力した処理回路を次の接続先に接続するための接続待ちとし、該次の接続先が接続可能になり次第順次接続することを特徴とする請求項1もしくは請求項2に記載のデジタルデータ処理装置。

請求項7

前記データブロックは、光ディスクの1セクタのデータであって、前記信号処理回路が行う所定の処理とは、デコード処理である請求項1乃至請求項6に記載のデジタルデータ処理装置をデコーダとして有することを特徴とする光ディスク再生装置制御回路

技術分野

0001

本発明は、CD(Compact Disc)やDVD(Digital Video Disc)、MD(Mini Disk)等の記録媒体からデジタルデータを読み出す光ディスク再生装置制御回路に関し、特に読み出したデータを一時的に保存し、所定の処理を施して出力するデジタルデータ処理装置に関する。

背景技術

0002

図6は光ディスク再生装置の制御回路の例として、CD−ROM再生装置の制御回路を示すブロック図である。

0003

ピックアップ部1は、ディスク2に照射される光の反射光を受け、その光の強弱電圧値の変化として取り出す。ピックアップ制御部3は、ピックアップ部1がディスク2に記憶されたデータを正しい順序で読み出すことができるように、ディスク2に対するCDピックアップ部1の読みとり位置を制御する。ディスク2の再生では、ピックアップ部1で読みとられるトラック線速度を一定に保つあるいは、ディスク2の回転角速度を一定に保つようにするため、ピックアップ制御部3によるピックアップ部1の位置の制御に合わせて、ディスク2を所定の速度で回転駆動するようにサーボ制御が行われる。

0004

アナログ信号処理部4は、ピックアップ部1から出力される電圧値の変化を読みとり、588ビットを1フレームとするEFM(Eight to Fourteen Modulation)信号を生成する。

0005

デジタル信号処理部5はアナログ信号処理部4から入力されるEFM信号に対してEFM復調を施す。更に復調された信号に対してCIRC(Cross-Interleave Reed-Solomon Code)復号処理を施し、1フレーム24バイトからなるCD−ROMデータを生成する。

0006

CD−ROMデコーダ6は、デジタル信号処理部5から入力される復調されたCD−ROMデータに対して、誤り訂正符号ECC;Error Collecting Code)を基に符号のエラーを検出して誤り訂正を行い、処理が完了したCD−ROMデータをホストコンピュータへ出力するデコーダである。

0007

バッファRAM7は、CD−ROMデコーダ6に接続され、デジタル信号処理部5からCD−ROMデコーダ6に入力されるCD−ROMデータを1ブロック単位で一時的に記憶する記憶装置である。誤り訂正は1ブロック分のデータに対して行われるためCD−ROMデコーダ6での処理には少なくとも1ブロック分のCD−ROMデータが必要となる。CD−ROMデータの読み出しは逐次行われていくので、それぞれの処理で必要なCD−ROMデータをバッファRAM7が記憶する。制御マイコン8は、ROM及びRAMを内蔵したいわゆるワンチップマイコンで構成され、ROMに記憶された制御プログラムに従ってCD−ROMデコーダ6の動作を制御する。同時に、制御マイコン8は、ホストコンピュータから入力されるコマンドデータをいったん内蔵のRAMに記憶する。これにより制御マイコン8はホストコンピュータからの指示に応答して各部の動作を制御し、CD−ROMデコーダ6からホストコンピュータへ所望のCD−ROMデータを出力させる。

0008

図7はCD−ROMデコーダ6をより詳細に示したブロック図である。CD−ROMデコーダ6は書き込み処理回路11、信号処理回路12、読み出し処理回路13、メモリ制御部14、マイコンインターフェイス15を有しており、メモリ制御部14にはDRAMであるバッファRAM7が接続されている。マイコンインターフェイス15は制御マイコン8に接続され、制御マイコン8からのコマンドを受け取って各部に転送し、各部のステータス情報を制御マイコン8に送信する。

0009

書き込み処理回路11は、デジタル信号処理された所定のフォーマットのCD−ROMデータが1フレームずつ順次入力され、ディスクランブル処理を施して、メモリ制御部14の制御に従ってバッファRAM7に出力する。信号処理回路12は、バッファRAM7に記憶された1ブロック分のCD−ROMデータを読み出し、データのエラー検出訂正、即ちデコード処理を行う。1ブロックのCD−ROMデータとは、1セクタのデータであり、同期信号や誤り訂正符号などを含み、通常2352バイトの容量を有する。デコード処理の結果、内容が変更されたデータについては、メモリ制御部14の制御に従ってバッファRAM7の内容を書き換える。読み出し処理回路13は、CD−ROMデータを受けるホストコンピュータとのインターフェイスであり、バッファRAM7に記憶されたデータを読み出してホストコンピュータに出力する。また、ホストコンピュータから送られてくる各種の制御コマンドを受け取り、CD−ROMシステムを制御する制御マイコン8に供給する。メモリ制御部14は、書き込み処理回路11、信号処理回路12、読み出し処理回路13に接続され、各処理回路11、12、13とバッファRAM7との間でCD−ROMデータの受け渡しを制御する。

0010

図8は各処理回路11、12、13の動作状況を示すタイミング図である。まず期間Aで、ブロック1のデータが光ディスクから順次読み出され、書き込み処理回路11に入力されると、書き込み処理回路11はメモリ制御部14の指示に従ってブロック1のデータを順次書き込む。次に、期間Bで、データがそろったブロック1のデータを信号処理回路12が読み出し、誤り訂正などの処理を施して再び書き込む。同一期間に書き込み処理回路11は新たなブロック2を順次書き込む。次に期間Cで、読み出し処理回路13が処理の終了したブロック1を読み出して、ホストコンピュータに出力し、同時にブロック2を信号処理回路12が処理、書き込み処理回路11が新たなブロック3を書き込む。以下、各処理回路11、12、13では、書き込み、訂正、読み込み、出力それぞれの処理が異なるブロックのデータに関して並列して行われている。しかし、バッファRAM7は複数の読み込み、書き込みの処理を同時に行うことができないので、メモリ制御回路14は、各処理回路11、12、13の動作状況に合わせて、その内の一つからのバッファRAM7へのアクセス許可する。

0011

複数のブロックを並列に処理するため、バッファRAM7は複数ブロックを同時に記憶する必要がある。従って、バッファRAM7の容量は通常1メガバイト程度の容量を有する。

発明が解決しようとする課題

0012

一般的なオーディオCD再生装置や、いわゆる1倍速のCD−ROM再生装置が、1つのブロックを読み出すのに要する時間は13.3msである。データの読み出しは連続的に行われるので、上述した各処理回路11、12、13の処理はこの時間内に全て終了する必要がある。

0013

近年、CD−ROMの読み出し時間を10倍速、50倍速などと高速化する事が要求されている。読み出し時間を高速化すると、1ブロックを読み出すのに要する時間は例えば10倍速ならば1.33msと10分の1になる。必然的に、各処理回路11、12、13の処理も高速化する必要が生じる。各処理回路11、12、13の処理を高速化しないと、各処理回路11、12、13が行う3つの処理のうち、一番優先順位の低い処理は待たされてしまったり、処理が終了しないまま次々と新たなブロックのデータがバッファRAM7に書き込まれ、バッファRAM7の容量が不足して、データを書き込み切れなくなってしまう。いずれにせよ、結果的に読み出しの高速化に対してデーコード処理が間に合わなくなってしまう。

0014

各部の処理を高速化する方法としては、各部の動作クロック周波数を高め、また、バッファRAM7の動作速度を高める事が考えられる。しかし、クロック周波数を高めると、消費電力が増大してしまう。さらに動作の安定性等の観点から周波数の向上には上限がある。また、高速のDRAMは、消費電力が大きく、製造コストも高い。

0015

そこで本発明は、低周波数クロックや、低速のDRAMを組み合わせて実施でき、かつデコード処理の速いデータ処理装置及びそれを用いた光ディスク再生装置の制御回路を提供することをその目的とする。

課題を解決するための手段

0016

本発明は上記課題を解決するためになされ、複数のデータブロックが入力され、データブロックを記憶装置に一時的に記憶し、それぞれのデータブロックに所定の処理を施して出力するデジタルデータ処理装置において、少なくとも1つのデータブロックを記憶できる記憶装置を複数と、入力されたそれぞれのデータブロックを異なる記憶装置に記憶させる書き込み処理回路と、記憶されたデータブロックを読み出して所定の処理を行い、記憶された内容を必要に応じて変更する信号処理回路と、信号処理回路の処理が終了したデータブロックを読み出して出力する読み出し処理回路と、(書き込み処理回路、信号処理回路、読み出し処理回路を各処理回路と表記する)各処理回路をそれぞれ異なる記憶装置に接続し、接続先循環させる循環セレクタとを有し、各処理回路は互いに独立して動作するデジタルデータ処理装置である。

0017

また、上述した信号処理回路とは異なる処理を行ういくつかの信号処理回路を更に有し、循環セレクタはいくつかの信号処理回路を各処理回路に加えた各処理回路をそれぞれ異なる記憶装置に接続し、接続先を循環させ、各処理回路はそれぞれ独立して動作する。

0018

そして、循環セレクタはローテーション信号が入力されると接続先を循環させ、このローテーション信号は、各処理回路のそれぞれの処理が終了すると作成され、または各処理回路のうち最も処理時間を要する可能性がある処理回路のそれぞれの処理が終了すると作成され、または各処理回路のうち、最も処理時間を要する処理回路は処理が終了するとその処理回路によって発生される。

0019

また、各処理回路はそれぞれの処理が終了すると終了信号を出力し、循環セレクタは終了信号を出力した処理回路を次の接続先に接続するための接続待ちとし、次の接続先が接続可能になり次第順次接続する。

0020

更に、データブロックは、光ディスクの1ブロック分のデータであって、信号処理回路が行う所定の処理とは、デコード処理である上記デジタルデータ処理装置をデコーダとして有する光ディスク再生装置の制御回路である。

発明を実施するための最良の形態

0021

図1は本発明のデータ処理装置の第1の実施形態を示すブロック図である。本実施形態のデータ処理装置は、図6に示した光ディスク再生装置のCD−ROMデコーダ6、バッファRAM7、制御マイコン8の部分である。バッファRAM7は、複数の小容量のバッファRAM21、即ち第1のバッファRAM21a、第2のバッファRAM21b、第3のバッファRAM21cより構成されている。書き込み処理回路11、信号処理回路12、読み出し処理回路13は、循環セレクタ22を介してバッファRAM21a、b、cのいずれかに接続されている。各処理回路11、12、13の基本動作は従来と同様であるが、それぞれの処理が終了すると終了信号ENDを出力する点で異なっている。それぞれの終了信号の論理積をとったものがローテーション信号Rとして出力される。即ち、ローテーション信号Rは各処理回路11、12、13全ての処理が終了したときに出力される。循環セレクタ22はローテーション信号Rが入力されると接続を循環させるセレクタである。マイコンインターフェイス15は、従来と同様であるので詳述を省略する。

0022

本実施形態の動作について、図2タイミングチャートを併用して以下に説明する。図2は各処理回路11、12、13の各期間における接続先と処理対象データブロックを示している。

0023

まず、期間Aにおいて、循環セレクタ22は、書き込み処理回路11を第1のバッファRAM21aに、信号処理回路12を第2のバッファRAM21bに、読み出し処理回路13を第3のバッファRAM21cに、それぞれ接続している。書き込み処理回路11に、デジタル処理回路5よりCIRC処理されたデジタルデータの第1ブロックが入力される。書き込み処理回路11は1フレーム毎に入力されるCD−ROMデータを逐次第1のバッファRAM21に書き込む。1ブロック全てのデータを第1のバッファRAM21aに書き込み終わると、書き込み処理回路11は終了信号ENDをハイにする。信号処理回路12及び読み出し処理回路13は、第2、第3のバッファRAMに接続されているが、ここにはこの期間で処理すべきデータは記憶されていないため、すでに終了信号ENDが出力されている。

0024

各処理回路11、12、13の終了信号ENDが全て出力されると、ANDゲートからローテーション信号Rが出力され、循環セレクタ22は書き込み処理回路11を第3のバッファRAM21cに、信号処理回路12をそれまで書き込み処理回路11が接続されていたバッファRAM、つまり第1のバッファRAM21aに、読み出し処理回路13をそれまで信号処理回路12が接続されていたバッファRAM、つまり第2のバッファRAM21bに、それぞれ切り換えて接続する。ローテーション信号Rの出力によって各処理回路11、12、13の接続切り替えが終了すると終了信号ENDがローになる。

0025

次に期間Bにおいて、書き込み処理回路11には、第2ブロックのCD−ROMデータが1フレーム毎に入力され、書き込み処理回路11はこれを逐次第3のバッファRAM21cに書き込む。同時に信号処理回路12は第1のバッファRAM21aに書き込まれた第1ブロックのCD−ROMデータを読み出し、エラー訂正などのデコード処理を施し、修正があれば第1のバッファRAM21aを書き換える。書き込み処理回路11及び信号処理回路12は、それぞれの処理が終了すると、終了信号ENDを出力する。読み出し処理回路13は期間Aと同様すでに終了信号ENDを出力している。

0026

各処理回路11、12、13の終了信号ENDが全て出力されると、ANDゲートからローテーション信号Rが出力され、循環セレクタ22は書き込み処理回路11を第2のバッファRAM21bに、信号処理回路12を第3のバッファRAM21cに、読み出し処理回路13を第1のバッファRAM21aに、それぞれ切り換えて接続する。

0027

次に期間Cにおいて、書き込み処理回路11には、第3ブロックのCD−ROMデータが1フレーム毎に入力され、書き込み処理回路11はこれを逐次第2のバッファRAM21bに書き込む。同時に信号処理回路12は第3のバッファRAM21cに書き込まれた第2ブロックのCD−ROMデータを読み出し、エラー訂正などのデコード処理を施し、修正があれば第3のバッファRAM21cを書き換える。読み出し処理回路13は、第1のバッファRAM21aに書き込まれた第1ブロックのCD−ROMデータを読み出し、ホストコンピュータに出力する。各処理回路11、12、13は、それぞれの処理が終了すると、終了信号ENDを出力する。

0028

各処理回路11、12、13の終了信号ENDが全て出力されると、ローテーション信号Rが出力され、循環セレクタ22は書き込み処理回路11を第1のバッファRAM21aに、信号処理回路12を第2のバッファRAM21bに、読み出し処理回路13を第3のバッファRAM21cに、それぞれ切り換えて接続する。これによって各処理回路11、12、13とバッファRAM21a、21b、21cの接続が1周循環したことになる。

0029

次に期間Dにおいて、書き込み処理回路11には、第4ブロックのCD−ROMデータが1フレーム毎に入力され、書き込み処理回路11はこれを逐次第1のバッファRAM21aに書き込む。同時に信号処理回路12は第2のバッファRAM21bに書き込まれた第3ブロックのCD−ROMデータを読み出し、エラー訂正などのデコード処理を施し、修正があれば第2のバッファRAM21bを書き換える。読み出し処理回路13は、第3のバッファRAM21cに書き込まれた内容を読み出し、ホストコンピュータに出力する。各処理回路11、12、13は、それぞれの処理が終了すると、終了信号ENDを出力する。

0030

以下同様にして、CD−ROMデータをブロック毎に異なるバッファRAMに書き込み、各処理回路の処理を並列して実行し、処理が終了する度に接続先を循環させて切り換える。

0031

図3は本発明のデータ処理装置の第2の実施形態を示すブロック図である。第1の実施形態では信号処理回路12をひとつ設けたが、本実施形態はデータブロックに複数のデータ処理を施す場合であり、複数の信号処理回路23を有する点で第1の実施形態と異なっている。信号処理回路の個数は、データブロックに施す処理の数だけ設ける。例えばn個の信号処理回路23を設けた場合、バッファRAM21は、第4のバッファRAM〜第n+2のバッファRAM24を設ける。バッファRAM24の個数はn個の信号処理回路と、書き込み、読み出し処理回路で合わせてn+2個となる。この場合も、循環セレクタ25は各処理回路11、12、13、23をそれぞれバッファRAM21a、b、c、24のいずれかに接続し、各部の処理が終了したとき、これをローテーションして切り換えて接続する。

0032

このように多くの処理回路を有する例としては、例えば第1の信号処理回路として、ECCによるエラー訂正回路を設け、第2の信号処理回路として、EDCによるエラー検出回路を別の回路として設けることがあげられる。この場合は、書き込み処理回路11、第1の信号処理回路12としてエラー訂正回路、第2の信号処理回路23としてエラー検出回路、読み出し処理回路13を循環セレクタ22を介して第1〜第4のバッファRAMに接続する。そして、循環セレクタ22は、1つのブロックの処理が終了したとき、第1の信号処理回路12をそれまで書き込み処理回路11が接続されていたバッファRAMに、第2の信号処理回路23を第1の信号処理回路12が接続されていたバッファRAMに、読み出し処理回路13を第2の信号処理回路23が接続されていたバッファRAMにそれぞれ接続するようにして循環させる。また、MDの再生装置であれば、デコード処理、データ伸張処理を施す。この場合は第1の信号処理回路としてデコーダ、第2の信号処理回路としてデータ伸張処理回路とする。

0033

図4は、本発明の第3の実施形態を示すブロック図である。今、例えば書き込み処理回路11、信号処理回路12、読み出し処理回路13の処理に要する時間は、全てのフレームを書き込む必要のある書き込み処理回路11の処理時間が常に最も長いとする。本実施形態はこのようなどれか特定の処理回路が常に最も時間を要することが固定されている場合である。本実施形態は、書き込み処理回路11の終了信号ENDを直接ローテーション信号Rとして循環セレクタ22に入力している点が第1の実施形態と異なる。それ以外の動作に関しては第1の実施形態と同様であるので説明を省略する。

0034

また、処理するブロックによって最も処理時間を要する回路が異なる可能性がある場合であっても、全ての各処理回路から終了信号ENDを出力させる必要はなく、処理終了が最後になる可能性のある処理回路全てから終了信号ENDを出力させて、これの論理積をとってローテーション信号Rとしてもよい。例えば読み出し処理回路13はそれほど処理に時間を要することはなく、各処理回路の中で最も遅く処理を終了することはあり得ないとすれば、読み出し処理回路13からは終了信号ENDは出力させずに、書き込み処理回路11と、信号処理回路12、23からの終了信号ENDの論理積をもってローテーション信号Rとすればよい。

0035

また、バッファRAMの個数は、信号処理回路の個数nに対し、n+2個必要であることは上述したが、これよりも多くのバッファRAMを有していてもよい。バッファRAMの個数を多くする事によって、例えばホストコンピュータの都合によってデータの読み出しが停滞していたとしても、光ディスクからのデータ読み出し動作を継続して行うことができる。また、読み出し処理回路13よりも先行してデータをバッファRAMに記憶しておくことによって、ショックプルーフ耐震処理)とする事ができる。

0036

以上に述べた本発明の実施形態の利点について以下に述べる。

0037

まず第1に、書き込み、デコード(エラー訂正)、読み出しの各処理回路11、12、13は、異なるブロックのデータを処理し、それぞれのブロックのデータはそれぞれ異なるバッファRAM21a、b、cに記憶されているので、各処理を完全に並列して行うことができ、それぞれの処理回路は必要に応じて自由にバッファRAM21にアクセスすることができる。従って、各処理回路11、12、13や各バッファRAM21の処理動作が従来と同等であれば、更に高速なデータ読み出しが可能になる。逆に、同じ速度の読み出しを行うためには、従来よりも処理動作の遅い回路を用いることができるので、コストの削減ができる。

0038

第2に、メモリ制御回路14が簡略化できる点がある。メモリ制御回路は、各処理回路11、12、13の動作状況を観察し、その中からその時点で最も優先順位の高い処理を行う回路をバッファRAM7に接続するという、複雑な処理を行うので、回路設計に手間がかかり、開発コストが高い。これに対し、本実施形態の循環セレクタ22はローテーション信号Rに応じて接続をローテーションする単純な処理を行うだけであるので、設計に多くの手間をかける必要がない。

0039

第3に、ひとつのバッファRAM7が大きな容量を有する場合に比較して、本実施形態のバッファRAM21は、小容量に分割されているので、バッファRAM21のアドレス指定を行う回路を小規模化し、回路面積縮小する事ができる。加えて、個々のバッファRAM21a、b、cの記憶容量は、光ディスク再生装置に用いる場合、1ブロック分のデータが保存できれば充分であり、その大きさは、2352バイトである。そして、第1の実施形態であれば、バッファRAM21は、3つあればよいので、その総容量は、2352×3=7056バイトと、高々10キロバイトで済む。仮に第4以降のバッファRAM24を10個搭載したとしても、その総容量は、100キロバイトに満たない。従って、従来のバッファRAM7が1メガバイトの容量を有していたのに比較して、本実施形態のバッファRAMは、小容量であり、回路面積が縮小できる。また、大きなバッファRAM7をひとつ有するよりも、小容量のバッファRAM21を複数有する方が、バッファRAMのアドレス回路を小さくすることができる。

0040

第4に、個々のバッファRAM21の容量が小さいので、バッファRAMの消費電力を低減できる。また、従来よりも遅い処理速度の処理回路11、12、13を用いることで、処理回路の消費電力を低減させることもできる。

0041

図5は本発明の第4の実施形態を示すブロック図である。第1の実施形態同様、各処理回路11、12、13はそれぞれの処理が終了すると終了信号ENDを出力する。第1の実施形態とは、終了信号ENDが循環セレクタ34に入力される点と、循環セレクタ34の動作とが異なる。以下に循環セレクタ34の動作について説明する。

0042

まず第1の実施形態の期間AもしくはDと同様、書き込み処理回路31が第1のバッファRAM21aに、信号処理回路32が第2のバッファRAM21bに、読み出し処理回路33が第3のバッファRAM21cにそれぞれ接続されているとする。各処理回路31、32、33は、それぞれが接続されたバッファRAM21に書き込み、デコード、読み出しを行う。上述した例のように、光ディスク再生装置のデコーダの場合、書き込み処理回路31、信号処理回路32、読み出し処理回路33の処理に要する時間は、1ブロック分の全てのデータを書き込む必要のある書き込み処理回路31の処理時間が最も長く、逆に、読み出しのみを行う読み出し処理回路33は最も速く処理を終了する事が多い。今、読み出し処理回路33の処理が終了し、終了信号ENDが出力され、書き込み処理回路31及び信号処理回路32は処理を継続中であるとする。循環セレクタ34は、終了信号ENDを発した読み出し処理回路33とバッファRAM21cとの接続を解除し、バッファRAM21bへの接続待ちの状態とする。循環セレクタ34は、バッファRAM21bに接続されている回路、即ち信号処理回路32の接続が解除され次第読み出し処理回路33をバッファRAM21bに接続する。

0043

次に信号処理回路32の処理が終了し、終了信号ENDが出力されたとする。循環セレクタ34は終了信号を発した信号処理回路32の接続を解除し、バッファRAM21aへの接続待ちの状態とする。これによって、バッファRAM21bの接続が解除されたので、循環セレクタ34は読み出し処理回路33をバッファRAM21bに接続し、読み出し処理回路33は直ちにこの読み出し処理を開始する。

0044

そして、書き込み処理回路31の処理が終了し、終了信号ENDが出力されると、循環セレクタ34は書き込み処理回路31の接続を解除する。この時はバッファRAM21aと21cは接続が解除されているので、書き込み処理回路31を第3のバッファRAM21cに、信号処理回路32を第1のバッファRAM21aにそれぞれ接続し、両処理回路31、32は次の処理を開始する。

0045

以上で第1の実施形態における期間BもしくはEに移行する。以降は同様にして、第1の実施形態に説明したように処理を継続する。

0046

本実施形態においても、図1に対する図3の様に、更に多数の処理回路と、それに対応する更に多数のバッファRAMを有していてもよい。

0047

本実施形態は、第1の実施形態と全く同様の効果を有すると共に、より早く処理を終了した処理回路から先に次の処理を開始することができるので、同じ処理速度の処理回路31、32、33を用いれば、更に高速に処理を行うことができる。

発明の効果

0048

以上に述べたように、各処理回路をそれぞれ異なる記憶装置に接続し、接続先を循環させる循環セレクタによって接続し、各処理回路は互いに独立して動作するので、より速くデジタルデータ処理を行うことができる。また、同じ速さでデータ処理を行うのであれば、消費電力、製造コストを低減することができる。

図面の簡単な説明

0049

図1本発明のデジタルデータ処理装置のブロック図である。
図2各処理装置の接続先と処理ブロックを示すタイミング図である。
図3本発明の別の実施形態のブロック図である。
図4本発明の別の実施形態のブロック図である。
図5本発明の別の実施形態のブロック図である。
図6光ディスク再生装置の制御回路のブロック図である。
図7従来のデジタルデータ処理装置のブロック図である。
図8従来の各処理装置の処理ブロックを示すタイミング図である。

--

0050

11,31:書き込み処理回路、12,23,32:信号処理回路
13,33:読み出し処理回路、21,24:バッファRAM
22,25,34:循環セレクタ

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