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技術 電源電圧変動抑制回路

出願人 日本電気株式会社
発明者 荒井智次遠矢弘和
出願日 1999年4月21日 (21年3ヶ月経過) 出願番号 1999-113139
公開日 2000年11月2日 (19年9ヶ月経過) 公開番号 2000-305668
状態 特許登録済
技術分野 マイクロコンピュータ 直流の給配電 計算機・クロック 電源
主要キーワード 正転入力端 許容動作 時定数制御信号 充放電時定数 電源端子電圧 電流変化速度 シミュレーション用回路 疑似負荷
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図面 (9)

課題

所用電流の変化するCPUが負荷として直流電源に接続されている場合、負荷の所用電流の変化により負荷の電源端子電圧が変化することを抑制する回路及び方法の提供。

解決手段

ストップクロック端子から入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPU9と、CPUの電源端子間に前記CPUに並列に挿入されるトランジスタ6と、ストップクロック信号の変化による前記CPUの電源電流の変化に応じて、前記トランジスタに流れる電流を制御し前記CPUの電源端子電圧の変動を抑制する制御回路12と、を備える。

概要

背景

近年、パーソナルコンピュータのCPUはクロック高速化や高集積化により消費電力が増大している。このためCPUでは、システムからの演算処理要求が少ない場合に休止状態に入って消費電力を節約する機能がある。この休止状態となる機能は「ストップクロック機能」と呼ばれており、実際のパーソナルコンピュータでは動作状態と休止状態を交互に繰り返すことにより、消費電力を削減している。

このストップクロック機能については、その制御方法について、従来より、各種の技術が開示されている。

たとえば特開平9−237130号公報には、CPUが休止期間中に発生したハードウエア割り込みについてその割り込み種類を判断し、その割り込み種類によっては、CPUを強制的に動作状態に戻す制御方法が開示されている。

また特開平8−6662号公報には、一定時間入力信号がないとCPUを休止状態にし、さらに使用者が任意にCPUの状態を設定できる制御方法が開示されている。

ストップクロック機能においては、ストップクロックによりCPUが休止状態から動作状態に移る際、CPUの所用電流が急激に増加する。このためCPUに電力を供給する電源ライン配線等に存在するインピーダンスにより電圧降下が生じ、一時的にCPUの電源端子電圧が、CPUの許容動作電圧を下回り、CPUの誤動作の原因となることである。逆に、動作状態から休止状態に移る際には、CPUの所用電流が急激に減少し、CPUの電源端子電圧が上昇する。

図8に、従来のパーソナルコンピュータで使用される電源制御回路の構成の一例を示す。図8において、CPU9は、直流電源1から電力を供給されるが、ケーブルコネクタプリント基板などからなる電源ライン2を介して接続されている。この電源ライン2には、抵抗分インダクタンス分によるラインインピーダンス4が存在する。

このラインインピーダンス4によってCPU9の所用電流が変動する際にCPU9の電源端子電圧が変動する。これを防止するために、CPU9の近傍にDC−DCコンバータ11を設置し、かつその出力側に大容量のコンデンサ10を複数個配置することで、CPU9の電源端子電圧の変動を抑制している。

概要

所用電流の変化するCPUが負荷として直流電源に接続されている場合、負荷の所用電流の変化により負荷の電源端子電圧が変化することを抑制する回路及び方法の提供。

ストップクロック端子から入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPU9と、CPUの電源端子間に前記CPUに並列に挿入されるトランジスタ6と、ストップクロック信号の変化による前記CPUの電源電流の変化に応じて、前記トランジスタに流れる電流を制御し前記CPUの電源端子電圧の変動を抑制する制御回路12と、を備える。

目的

したがって本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、負荷の所用電流変動による電源端子電圧の変動を抑制し、安定した電源電圧を負荷に供給する回路及び電源制御方法を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
3件

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請求項1

入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPUと、前記CPUの電源端子間に前記CPUと並列に挿入される電流制御素子と、前記ストップクロック信号の変化による前記CPUの電源電流の変化に応じて、前記電流制御素子に流れる電流可変制御し前記CPUの電源端子電圧の変動を抑制する制御手段と、を備えたことを特徴とする電源電圧変動抑制回路

請求項2

入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPUと、前記CPUの電源端子間に前記CPUと並列に挿入されるトランジスタと、前記トランジスタにバイアス電圧を供給し、所定の基準電圧と、前記トランジスタに流れる電流に比例した電圧とを差を比較し、前記トランジスタに流れる電流が前記基準電圧に比例するように帰還制御する制御手段と、を含むことを特徴とする電源電圧変動抑制回路。

請求項3

ストップクロック端子から入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPUと、前記CPUの電源端子間に前記CPUと並列に挿入されるトランジスタと、前記トランジスタの制御端子出力端が接続され、基準電圧と、前記トランジスタに流れる電流に比例した電圧とを差動入力し、前記トランジスタに流れる電流が前記基準電圧に比例するように帰還制御する演算増幅器と、前記電源端子間に直列に挿入され制御端子がともに電流値制御端子に接続され、前記電流値制御端子に入力される信号の値によりオンオフ制御され、且つ一方がオンのとき他方がオフとされる第1、及び第2のスイッチと、を備え、前記第1のスイッチと前記第2のスイッチとの接続点は、時定数回路を介して基準電圧回路と接続され、前記時定数回路の出力端と前記基準電圧回路の出力端との接続点が前記演算増幅器の基準電位入力端に接続され、前記第1のスイッチがオンのときは、前記演算増幅器には基準電圧として前記基準電圧回路の出力電圧が供給され、前記第2のスイッチがオンのときは、前記演算増幅器には基準電圧として接地電位が供給される、ことを特徴とする電源電圧変動抑制回路。

請求項4

前記時定数回路が、時定数制御端子から入力される時定数制御信号の値により時定数可変に設定される、ことを特徴とする請求項3記載の電源電圧変動抑制回路。

請求項5

前記CPUが休止状態から動作状態に変わるのに先だって前記電流値制御端子に入力する信号の値を設定して前記第1のスイッチをオン状態、前記第2のスイッチをオフ状態とし、前記時定数回路を介して前記演算増幅器の基準電圧入力端側の電圧が上昇しこれに伴い前記トランジスタに流れる電流が比較的ゆっくりと増加し、前記トランジスタに流れる電流が所定値に達した後に、前記時定数制御端子に入力する時定数制御信号を切替えて前記時定数回路の時定数を小さくし、この状態で前記CPUを動作状態にするストップクロック信号と同期して、前記電流値制御信号を切り替え、前記第1のスイッチをオフ状態とし、前記第2のスイッチをオン状態し、前記CPUの電流の増加とともに前記トランジスタに流れる電流を減少させる、ことを特徴とする請求項4記載の電源電圧変動抑制回路。

請求項6

前記CPUを休止状態にする際に、前記CPUを休止状態にするストップクロック信号と同期して前記電流値制御信号を切替えて前記第1のスイッチがオンとし、前記CPUの電流の減少とともに、前記トランジスタに流れる電流が増加し、その後、前記時定数制御信号を切替えてもとの時定数に戻した後、前記電流値制御信号を切替えて前記第2にスイッチをオンとし前記差動増幅器の基準電圧側の電圧はゆっくりと接地電位にもどり、前記トランジスタに流れる電流がゆっくりと減少していくような制御が行われる、ことを特徴とする請求項4又は5記載の電源電圧変動抑制回路。

請求項7

入力されるストップクロック信号によって休止及び動作状態が制御されるCPUを負荷とし、前記負荷の近傍に設置される回路であって、前記直流電源に対し前記負荷の電源端子と並列に、コレクタエミッタ間が接続されるトランジスタを有し、前記負荷の所用電流の変化に対応して該トランジスタのコレクタ−エミッタ間の電流を制御し、前記負荷の電源端子電圧の変動を抑制する制御回路を有することを特徴とする電源電圧変動抑制回路。

請求項8

入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPUを負荷とし、前記負荷の近傍に設置される回路であって、前記直流電源に対し前記負荷の電源端子と並列にコレクタ−エミッタ間が接続される前記トランジスタと、外部からの制御信号により前記負荷の所用電流の変化と同期して前記トランジスタのコレクタ−エミッタ間の電流を制御し、前記負荷の電源端子電圧の変動を抑制する制御回路とを有することを特徴とする電源電圧変動抑制回路。

請求項9

入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPUを負荷とし、前記負荷の近傍に設置される回路であって、前記直流電源に対し前記負荷の電源端子と並列にコレクタ−エミッタ間が接続される前記トランジスタと、前記負荷の所用電流と前記トランジスタのコレクタ−エミッタ間の電流の和が一定値となるように前記トランジスタのコレクタ−エミッタ間の電流を制御し、前記負荷の電源端子電圧の変動を抑制する制御回路とを有することを特徴とする電源電圧変動抑制回路。

請求項10

前記トランジスタがMOSFETよりなり、前記トランジスタのコレクタとエミッタがそれぞれMOSFETのドレインソースである請求項2乃至8のいずれか一に記載の電源電圧変動抑制回路。

請求項11

直流電源によって駆動されストップ制御信号によって休止及び動作状態が制御される負荷の電源端子と並列に挿入されるトランジスタと、前記トランジスタの制御端子に出力端が接続され、基準電圧と、前記トランジスタに流れる電流に比例した電圧とを差動入力し、前記トランジスタに流れる電流が前記基準電圧に比例するように帰還制御する演算増幅器と、前記電源端子間に直列に挿入され制御端子がともに電流値制御端子に接続され、前記電流値制御端子に入力される信号の値によりオン・オフ制御され、且つ一方がオンのとき他方がオフとされる第1、及び第2のスイッチと、を備え、前記第1のスイッチと前記第2のスイッチの接続点は時定数回路を介して基準電圧回路と接続され、前記時定数回路の出力端と前記基準電圧回路の出力端との接続点電位が前記演算増幅器の基準電位の入力端に接続され、前記第1のスイッチがオンのときは、前記演算増幅器には基準電圧として前記基準電圧回路の出力電圧が供給され、前記第2のスイッチがオンのときは、前記演算増幅器には基準電圧として接地電位が供給される、ことを特徴とする電源電圧変動抑制回路。

請求項12

前記時定数回路が、時定数制御端子から入力される時定数制御信号の値により時定数が可変に設定される、ことを特徴とする請求項11記載の電源電圧変動抑制回路。

請求項13

前記負荷が休止状態から動作状態に変わるのに先だって前記電流値制御端子に入力する信号の値を設定して前記第1のスイッチをオン状態、前記第2のスイッチをオフ状態とし、前記時定数回路を介して前記演算増幅器の基準電圧入力端側の電圧が上昇しこれに伴い前記トランジスタに流れる電流が比較的ゆっくりと増加し、前記トランジスタに流れる電流が所定値に達した後に、前記時定数制御端子に入力する時定数制御信号を切替えて前記時定数回路の時定数を小さくし、この状態で前記負荷を動作状態にするストップ制御信号と同期して、前記電流値制御信号を切り替え、前記第1のスイッチをオフ状態とし、前記第2のスイッチをオン状態し、前記負荷の電流の増加とともに前記トランジスタに流れる電流を減少させる、ことを特徴とする請求項12記載の電源電圧変動抑制回路。

請求項14

前記負荷を休止状態にする際に、前記負荷を休止状態にするストップ制御信号と同期して前記電流値制御信号を切替えて前記第1のスイッチをオンとし、前記負荷の電流の減少とともに、前記トランジスタに流れる電流が増加し、その後、前記時定数制御信号を切替えてもとの時定数に戻した後、前記電流値制御信号を切替えて前記第2にスイッチがオンとし前記差動増幅器の基準電圧側の電圧はゆっくりと接地電位にもどり、前記トランジスタに流れる電流がゆっくりと減少していくような制御が行われる、ことを特徴とする請求項12又は13記載の電源電圧変動抑制回路。

請求項15

入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPUと、前記CPUの電源端子間に前記CPUと並列に挿入されるトランジスタと、前記トランジスタの制御端子に出力端が接続され、基準電圧と、前記トランジスタに流れる電流に比例した電圧とを入力し、前記トランジスタに流れる電流が前記基準電圧に比例するように帰還制御する演算増幅器と、前記電源端子間に直列に挿入され制御端子が電流値制御端子に接続され、前記電流値制御端子に入力される信号の値によりオン・オフ制御され、且つ一方がオンのとき他方がオフとされる第1、及び第2のスイッチと、前記第1のスイッチと前記第2のスイッチの接続点は時定数回路を介して基準電圧を供給するダイオードと接続され、前記時定数回路の出力端と前記ダイオードとの接続点電位が前記演算増幅器の正転入力端に基準電位として供給され、前記第1のスイッチがオンのときは、前記演算増幅器には基準電圧として前記ダイオードの端子電圧が供給され、前記第2のスイッチがオンのときは、前記演算増幅器には基準電圧として接地電位が供給され、前記時定数回路が時定数制御端子から入力される時定数制御信号により時定数が可変に設定される電源電圧制御回路制御方法であって、前記CPUが休止状態から動作状態に変わるのに先だって前記電流値制御端子の値を前記第1のスイッチをオン状態とし前記第2のスイッチをオフ状態とするように設定し、前記時定数回路を介して前記演算増幅器の基準電圧入力端側の電圧が上昇しこれに伴い前記トランジスタに流れる電流が比較的ゆっくりと増加し、前記トランジスタに流れる電流が所定値に達した後に、前記時定数制御端子に入力する時定数制御信号を切替えて前記時定数回路の時定数を小さくし、この状態で前記CPUを動作状態にするストップクロック信号と同期して前記電流値制御信号を切り替え、前記第1のスイッチをオフ状態とし前記第2のスイッチをオン状態し、前記CPUの電流の増加とともに、前記トランジスタに流れる電流を減少させる、ことを特徴とする電源電圧制御方法

請求項16

前記CPUを休止状態にする際に、前記CPUを休止状態にするストップクロック信号と同期して前記電流値制御信号を前記第1のスイッチがオン状態、前記第2のスイッチがオフ状態となるように切替え、前記CPUの電流の減少とともに、前記トランジスタに流れる電流が増加し、その後、前記時定数制御信号を切替えて、もとの時定数に戻した後、前記電流値制御信号を前記第2にスイッチがオンするように切替え前記差動増幅器の基準電圧側の電圧はゆっくりと接地電位にもどり、前記トランジスタに流れる電流がゆっくりと減少していくように制御することを特徴とする請求項15記載の電源電圧制御方法。

技術分野

0001

本発明は、電源電圧制御回路及び方法に関し、特に所用電流増減する負荷に対し、所用電流の増減による負荷の電源端子電圧の変動を抑制する回路に関する。

背景技術

0002

近年、パーソナルコンピュータのCPUはクロック高速化や高集積化により消費電力が増大している。このためCPUでは、システムからの演算処理要求が少ない場合に休止状態に入って消費電力を節約する機能がある。この休止状態となる機能は「ストップクロック機能」と呼ばれており、実際のパーソナルコンピュータでは動作状態と休止状態を交互に繰り返すことにより、消費電力を削減している。

0003

このストップクロック機能については、その制御方法について、従来より、各種の技術が開示されている。

0004

たとえば特開平9−237130号公報には、CPUが休止期間中に発生したハードウエア割り込みについてその割り込み種類を判断し、その割り込み種類によっては、CPUを強制的に動作状態に戻す制御方法が開示されている。

0005

また特開平8−6662号公報には、一定時間入力信号がないとCPUを休止状態にし、さらに使用者が任意にCPUの状態を設定できる制御方法が開示されている。

0006

ストップクロック機能においては、ストップクロックによりCPUが休止状態から動作状態に移る際、CPUの所用電流が急激に増加する。このためCPUに電力を供給する電源ライン配線等に存在するインピーダンスにより電圧降下が生じ、一時的にCPUの電源端子電圧が、CPUの許容動作電圧を下回り、CPUの誤動作の原因となることである。逆に、動作状態から休止状態に移る際には、CPUの所用電流が急激に減少し、CPUの電源端子電圧が上昇する。

0007

図8に、従来のパーソナルコンピュータで使用される電源制御回路の構成の一例を示す。図8において、CPU9は、直流電源1から電力を供給されるが、ケーブルコネクタプリント基板などからなる電源ライン2を介して接続されている。この電源ライン2には、抵抗分インダクタンス分によるラインインピーダンス4が存在する。

0008

このラインインピーダンス4によってCPU9の所用電流が変動する際にCPU9の電源端子電圧が変動する。これを防止するために、CPU9の近傍にDC−DCコンバータ11を設置し、かつその出力側に大容量のコンデンサ10を複数個配置することで、CPU9の電源端子電圧の変動を抑制している。

発明が解決しようとする課題

0009

しかしながら、図8に示した従来の回路は、例えば携帯型コンピュータ情報端末)のように実装スペース制約がある場合、CPUの近くに大容量のコンデンサをもったDC−DCコンバータを配置することができず、このため携帯型コンピュータに適用することができない、という問題点を有している。

0010

その理由は、CPUの端子電圧の変動を抑制するために、一般的に静電容量の大きいコンデンサを必要とし、これらのコンデンサは形状が大きく、さらにコンデンサはCPUのできるだけ近傍に配置しないとCPUとコンデンサ間にラインインピーダンスが生じ、その効果が減少するためである。

0011

なお、負荷の電源制御に関する刊行物として、例えば特開昭59−89525号公報には、無視できないインピーダンスを有するケーブルで接続された本体(電源供給部)及び負荷部を備えた端末装置に負荷の変動が大きくても本体と負荷部に伝送される信号の歪みを与えることなく、付加すべき回路が小型ですむ装置として、負荷に並列疑似負荷を設け、この疑似負荷の電流を制御して負荷の電流と疑似負荷の電流の合計(電源電流)をほぼ一定に保つようにした構成が開示されている。

0012

したがって本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、負荷の所用電流変動による電源端子電圧の変動を抑制し、安定した電源電圧を負荷に供給する回路及び電源制御方法を提供することにある。

課題を解決するための手段

0013

前記目的を達成する本発明は、入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPUを負荷とし、前記負荷の近傍に設置される回路であって、前記直流電源に対し前記負荷の電源端子と並列に、接続されるトランジスタを有し、前記負荷の所用電流の変化に対応して該トランジスタに流れる電流を制御し、前記負荷の電源端子電圧の変動を抑制する制御回路を有する。

発明を実施するための最良の形態

0014

次に、本発明の実施の形態について図面を参照して詳細に説明する。

0015

はじめ本発明の原理・作用について説明しておく。負荷の所用電流が増加する際は、負荷の電源端子間に並列に接続されたトランジスタに流れる電流をこれに合わせて減少させ、負荷電流が減少する際は、該トランジスタに流れる電流を増加させる。

0016

これらの作用により直流電源からみた電流変化緩和され、負荷の電源端子電圧変動が抑制される。

0017

本発明の原理を確認するために回路シミュレーションを行なって結果について説明する。図5は、本発明の一実施の形態に係る回路を等価回路で示したものであり、回路シミュレーションに用いた回路構成を示す図である。図5を参照すると、この回路においては、直流電源1からの電力は電源ライン2によりインダクタからなるラインインピーダンス4を介して負荷3に供給される。負荷3は電流が増減する電流源モデル化し、シミュレーションでは電流が1Aから3Aに増加する場合についてシミュレーションを行った。本発明に係る回路5は負荷3に並列に接続し、負荷3の電流に対応して増減する電流源でモデル化している。

0018

回路シミュレーションは、本発明に係る電源変動抑制回路5がある場合と、比較例として回路5がない場合の負荷3の端子電圧を比較して行った。図6は、比較例として、本発明に係る電源変動抑制回路5がない場合のシミュレーション結果を示したものであり、図6(a)は負荷電流、図6(b)は負荷の端子電圧の波形を示している。ラインインピーダンス4があるために、図6に示すように、負荷3の電流が増加する際には負荷3の端子電圧が0.04V減少し、負荷3の電流が減少する際には負荷3の端子電圧が0.04V増加し、合計で0.08V負荷の端子電圧が変動する。

0019

図7は、本発明に係る電源電圧変動抑制回路5がある場合のシミュレーション結果であり、図7(a)は負荷電流を示し、図7(b)は負荷の端子電圧を示している。図7に示すように本発明の電源変動抑制回路5に流れる電流は負荷3の電流が増加する前から増加し始め、負荷3の電流の増加とともに減少する。また、負荷3の電流の減少とともに本発明の電源変動抑制回路5の電流が増加し、その後減少する。この作用により負荷3の端子電圧の変動は0.008Vに抑制されている。

0020

このように負荷3の近傍に、負荷の電流の増減に合わせてそれを相殺するように電流を流す電源変動抑制回路5を設けることにより、負荷3の端子電圧の変動を抑制することができる。

0021

本発明は、その好ましい実施の形態において、図1を参照すると、直流電源で駆動され、ストップクロック端子(91)から入力されるストップクロック信号の値によって休止及び動作状態が制御されるCPU(9)を備え、直流電源に対してCPU(9)の電源端子と並列に挿入されるトランジスタ(6)と、トランジスタ(6)の制御端子出力端が接続され、基準電圧と、トランジスタ(6)に流れる電流に比例した電圧(トランジスタ6のエミッタ電圧)とをそれぞれ非反転入力端(+)及び反転入力端(−)に入力し、トランジスタ(6)に流れる電流(It)が前記基準電圧に比例するように帰還制御する演算増幅器(8)と、電源端子間に直列に挿入され制御端子がともに電流値制御端子(121)に接続され、電流値制御端子に入力される電流値制御信号の値によりオンオフ制御され、且つ一方がオンのとき他方がオフとされる第1、及び第2のスイッチ(Q1、Q2)とを備え、第1のスイッチ(Q1)と第2のスイッチ(Q2)の接続点時定数回路抵抗R1+R2又は抵抗R1と、容量C)を介して基準電圧を供給するダイオード(D)のカソード端子と接続され、この時定数回路の出力端とダイオード(D)との接続点電位が演算増幅器(8)の非反転入力端(+)に基準電位として供給され、第1のスイッチ(Q1)がオンのときは演算増幅器(8)には基準電圧として前記ダイオードの端子電圧が供給され、第2のスイッチ(Q2)がオンのときは、演算増幅器(8)には基準電圧として低電源電位である0Vが供給される。時定数回路は、時定数制御端子(122)から入力される時定数制御信号により時定数可変に設定される。

0022

本発明は、その好ましい実施の形態において、CPU(9)が休止状態から動作状態に変わるのに先だって電流値制御端子(121)の値を切替え、第1のスイッチ(Q1)をオンとし、時定数回路を介して演算増幅器(8)の基準電圧の入力端側の電圧が上昇し、トランジスタ(6)に流れる電流が比較的ゆっくりと増加し、トランジスタ(6)に流れる電流が所定値に達した後に、時定数制御端子(122)に入力する時定数制御信号を切替えて時定数回路の時定数を小さくし、この状態でCPU(9)を動作状態にするストップクロック信号と同期して電流値制御信号を切り替え第1のスイッチ(Q1)をオフ状態とし、第2のスイッチ(Q2)をオン状態し、CPU(9)の動作電流の増加とともに、前記トランジスタ(6)に流れる電流を減少させるように制御する。

0023

一方、CPU(9)を動作状態から休止状態にする際に、CPU(9)を休止状態にするストップクロック信号と同期して電流値制御信号を第1のスイッチ(Q1)がオンとなるように切替え、CPU(9)の電流の減少とともに、トランジスタ(6)に流れる電流が増加し、その後、時定数制御信号を切替えて、もとの時定数に戻した後、電流値制御端子の制御信号を前記第2にスイッチ(Q2)がオンするように切替え、演算増幅器の基準電圧側の電圧はゆっくりと0Vにもどりトランジスタ(6)に流れる電流がゆっくりと減少していくように制御する。

0024

本発明の実施例について図面を参照して説明する。図1は、本発明の一実施例の回路構成を示す図であり、CPUのストップクロックに本発明を適用したものである。

0025

図1を参照すると、CPU9とトランジスタ6が電源ライン2に対し並列に接続され、トランジスタ6のコレクタエミッタ間を流れる電流ItをCPU9の所用電流Icに対応して制御し、CPU9の端子電圧Vcの変化を抑制する。

0026

トランジスタ6の電流Itの制御は、制御回路部12で行われる。

0027

トランジスタ6のベースは演算増幅器8の出力に接続され、演算増幅器8は、基準電圧と、電流Itに比例した電圧とを非反転入力端と反転入力端に入力しを比較し、電流Itが基準電圧に比例するように制御する。

0028

基準電圧の制御は、電流値制御端子121と時定数制御端子122にシステム側から制御信号を入力して行う。電流値制御端子121に入力される信号によりトランジスタQ1とQ2はいずれかがON(オン)状態になり、トランジスタQ1がONの時はダイオードDに発生する電圧が基準電圧となり、トランジスタQ2がONの時は基準電圧は0Vとなる。これにより、トランジスタ6に流れる電流Itはある一定値か0A(ゼロ)のいずれかの値になる。

0029

さらに、時定数制御端子122の入力信号によりダイオードDに並列に接続されたコンデンサCの充放電時定数を変化させ、トランジスタ6に流れる電流Itの電流変化速度を制御する。

0030

次に本実施例の動作について説明する。図2は、本発明の一実施例の動作を説明するためのタイミングチャートであり、CPUが休止状態から動作状態に入り、再び休止状態になるまでの、ストップクロック信号、電流値制御信号、時定数制御信号、トランジスタ6の電流It、CPU電流Icの信号波形時間推移が模式的に示されている。

0031

まず、CPU9が休止状態から動作状態に変わるのに先だって、電流値制御端子121の制御信号をHighレベルからLowレベルにする(時刻t1)。

0032

これにより、トランジスタQ1がON状態となり、抵抗R1、R2を通して、容量Cに充電電流が流れ、演算増幅器8の基準電圧側(非反転入力端側)の電圧が上昇し、これに伴いトランジスタ6の電流Itが増加する。この際抵抗R1、R2、容量Cによる時定数により、トランジスタ電流Itは、比較的ゆっくりと増加するためCPUの端子電圧Vcの変動は少ない(時刻t2)。

0033

トランジスタ6の電流Itが所定値に達した後に、時定数制御端子122に入力する時定数制御信号をLowレベルからHighレベルにする(時刻t3)。

0034

これにより、抵抗R2の端子間にコレクタとエミッタが接続されたトランジスタQ3がONとなり抵抗R2がバイパスされ、回路の時定数は、抵抗R1と容量Cによって形成され、時定数は小さくなる。

0035

この状態でCPU9を動作状態にするストップクロック信号とこれに同期して、電流値制御信号をHighレベルにする信号を入力すると、CPU9の電流Icの増加とともに、トランジスタ9に流れる電流Itは減少する。この作用によりCPUの端子電圧Vcの変動は抑制される(時刻t4〜t5)。

0036

CPU9を休止状態にする際は、CPU9を休止状態にするストップクロック信号とそれに同期して電流値制御信号をLowレベルにする信号を入力する。CPU9の電流Icの減少とともに、トランジスタ6に流れる電流Itが増加する。この作用によりVcの変動を抑制する(時刻t6〜t7)。

0037

その後、時定数制御信号をHighレベルからLowレベルにし、抵抗R1、R2と容量Cによって形成される時定数に戻し(時刻t8)、電流値制御端子121の電流値制御信号をHighレベルにする(時刻t9)。

0038

これによりトランジスタQ2がON状態となり、抵抗R1、R2を通して容量Cの放電電流が流れ、演算増幅器8の基準電圧側(非反転入力端側)の電圧はゆっくりと0にもどる。これに伴いトランジスタ6に流れる電流Itはゆっくりと減少していく(時刻t10)。

0039

図3は、実際に、本発明の一実施例の回路を具備した場合と、具備しない場合について、CPUのストップクロック動作を行い、CPU端子電圧波形を測定した実測結果を示す図である。

0040

図3からも分かるように、本発明の一実施例の回路を具備しない場合では、約100mV電圧変化が生じているのに対し、本発明の一実施例の回路を具備した場合では、状態変化時オーバーシュートアンダーシュートが改善され約50mVの変化に抑制されていることがわかる。この結果、CPU端子電圧の抑制効果が確認された。

0041

次に本発明の第2の実施例について説明する。図4は、本発明の第2の実施例の構成を示す図であり、CPUのストップクロックに応用したものである。図4を参照すると、本発明の第2の実施例では、CPU9の所用電流とトランジスタ6の電流の和を検出し、これが常に一定となるように演算増幅器8にてトランジスタ6の電流値を制御するものである。すなわち、CPU9の電源ライン2間にトランジスタ6のコレクタとエミッタを接続し、トランジスタ6のエミッタ電位を演算増幅器8(ボルテージフォロワ構成)の反転入力端に入力し、演算増幅器8の非反転入力端にツナーダイオードZDの端子電圧を入力する構成とされている。

0042

本発明の第2の実施例では、電圧変動を完全に抑制するためには、CPU9が最大所用電流のときトランジスタ6に流れる電流が0Aとなり、CPU9の所用電流が0Aのときトランジスタ6に流れる電流がCPU9の最大所用電流と同じ電流値となるように制御する必要がある。このため、電源供給側からは常時CPU9の最大所用電流と同じ電流値が流れ続けることになり、CPUの休止期間が長くなる場合には、消費電力が無駄になる傾向があるが、制御回路の構成は大幅に簡素化され、システム側からの制御信号も不要である。このため、本発明の第2の実施例は、CPUの休止期間が少ない場合や他の所用電流の少なくなる期間が短い集積回路等に適用することができる。

0043

このように、本発明によれば、負荷の電流変化を相殺するようにトランジスタの電流を制御することにあり、この他にも、負荷の電流変化を検出して制御する方法や負荷の端子電圧を検出して制御する方法が考えられる。

0044

また前記各実施例で使用したバイポーラトランジスタMOSFETで置き換えて構成してもよい。

0045

さらに、実施例の回路は集積化が可能である。既存の集積回路の電源部として本発明を組み込んで集積化した場合、従来必要とされていた外付けデカップリングコンデンサの省略、及び低容量化が可能であり、機器の小型化を図ることができる。

発明の効果

0046

以上説明したように、本発明によれば、負荷の所用電流の変動によって生じる負荷の電源端子電圧の変動を抑制することができる、という効果を奏する。

0047

その理由は、本発明においては、負荷の所用電流が増加/減少に応じて、負荷に並列配置される回路の電流が減少/増加し、負荷の電源端子電圧の変動を抑制する構成としたためである。

図面の簡単な説明

0048

図1本発明の第1の実施例の構成を示す図である。
図2本発明の第1の実施例の動作を説明するためのタイミングチャートである。
図3本発明の第1の実施例におけるCPU端子電圧波形、及び比較例として、本発明の第1の実施例の回路構成を具備しない場合のCPU端子電圧波形を示す図である。
図4本発明の第2の実施例の構成を示す図である。
図5本発明の動作原理を説明するためのシミュレーション用回路を示す図である。
図6比較例として、本発明に係る回路を具備しない場合のシミュレーション結果を示す図である。
図7本発明に係る回路を具備した場合のシミュレーション結果を示す図である。
図8従来のパーソナルコンピュータ等の電源制御回路の構成を示す図である。

--

0049

1直流電源
2電源ライン
3負荷
4ラインインピーダンス
6トランジスタ
7制御回路
8演算増幅器
9 CPU
10コンデンサ
11DC−DCコンバータ
12 制御回路部

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