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技術 半導体装置

出願人 株式会社ルネサステクノロジ三菱電機エンジニアリング株式会社
発明者 谷崎弘晃冨嶋茂樹
出願日 1999年4月15日 (21年2ヶ月経過) 出願番号 1999-107788
公開日 2000年10月24日 (19年8ヶ月経過) 公開番号 2000-299383
状態 未査定
技術分野 半導体集積回路 ICの設計・製造(配線設計等)
主要キーワード ブロー動作 ブロー制御 抵抗検出回路 オープン回路 導通パス 読出選択 昇圧変換 活性化電位
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図面 (18)

課題

ブロー制御が容易なアンチヒューズ回路を備える半導体装置を提供する。

解決手段

アンチヒューズ26に高電圧ブロー信号VGを印加する際に、内部電源電圧活性化電位を有するブロー選択信号BADDが入力されるブートストラップ回路で高電圧を制御する。ブートストラップ回路20では、ブロー選択信号がBADDが活性化されているときにブロー信号VGが立ち上げられると、NチャネルMOSトランジスタ24のゲート電位ゲートドレイン間容量によって昇圧される。ブロー選択信号の振幅がブロー信号VGの振幅より小さくても高電圧をアンチヒューズに印加することができる。

概要

背景

半導体装置には、内部の状態設定を後からプログラムすることができるプログラム回路を備えるものがある。

たとえば、ダイナミックランダムアクセスメモリDRAM)のようなメモリ集積回路においては、ウェハ上の不良チップ救済製品歩留りを改善するため、不良な行、列を予備の行、列と置換する方式が採用されており、不良判定となった行および列のアドレスをプログラムしておくためのプログラム回路が設けられている。

図16は、アドレスをプログラムするためのプログラム回路の従来の構成を示す回路図である。

図16を参照して、このプログラム回路は、PチャネルMOSトランジスタ151と、ヒューズ152.0〜152.n,152.0′〜152.n′と、NチャネルMOSトランジスタ153.0〜153.n,153.0′〜153.n′とを含む。

PチャネルMOSトランジスタ151は、電源電位Vccを受ける電源ノード出力ノードN51との間に接続され、そのゲートは信号RPを受ける。

ヒューズ152.0およびNチャネルMOSトランジスタ153.0は、アドレス信号A0に対応して設けられ、出力ノードN51と接地電位Vssを受ける接地ノードとの間に直列接続される。ヒューズ152.0′およびNチャネルMOSトランジスタ153.0′は、アドレス信号A0の相補信号/A0に対応して設けられ、出力ノードN51と接地ノードとの間に直列接続される。NチャネルMOSトランジスタ153.0,153.0′のゲートは、それぞれアドレス信号A0,/A0を受ける。ヒューズ153.0〜152.n,152.0′〜152.n′は、ポリシリコン配線またはアルミ配線で形成されている。出力ノードN51の電位は、出力信号φDAとなる。

このようなプログラム回路では、不良アドレスに対応するヒューズがレーザで切断されることにより不良アドレスのプログラムが行なわれる。入力アドレスとプログラムされた不良アドレスとが一致した場合は、出力ノードN51と接地ノードの間が非導通状態となり、予め信号RPがLレベルになったことに応じてプリチャージされていた出力ノードN51の電位レベルアドレス入力時にもHレベルを保持する。したがって、アドレス入力時における信号φDAのレベルに応じて不良な行または列が予備の行または列と置換される。

入力アドレスとプログラムされた不良アドレスとが一致しない場合には、信号RPによってプリチャージされていた出力ノードN51の電位レベルは入力アドレスが入力されるとLレベルとなる。

しかし、図16に示したプログラム回路では、ヒューズを切断するためにレーザ装置を使用していたので、装置コストが高い、ヒューズ切断の精度が悪いなどの問題があった。

そこで、レーザ装置を使用しないアンチヒューズを用いたプログラム回路が検討されている。アンチヒューズとは、特開平7−37984号公報に示されるように、プログラム前に高抵抗を有し、適当な電圧印加すると低抵抗へとその導通状態を変化させる要素である。アンチヒューズは、キャパシタ型の構造を有しており、たとえば、アルミニウムのような2個の導電層の間に二酸化ケイ素のような薄い絶縁層を挟んだものである。そのままではキャパシタすなわちオープン回路であるが、高電圧を印加してブローすると絶縁層に導電性パスが発生し、数kΩ程度の抵抗値を持つ抵抗素子となる。

図17は、アンチヒューズおよびそのブロー回路を含むヒューズ回路の従来の構成を示す回路図である。このようなヒューズ回路は、たとえば米国特許5631862号に開示されている。

図17を参照して、このヒューズ回路は、アンチヒューズ161と、PチャネルMOSトランジスタ162〜164と、NチャネルMOSトランジスタ165〜169と、インバータ170とを含む。MOSトランジスタ162、164および165は、電源電位Vccを受ける電源ノードとノードN65との間に直列接続される。PチャネルMOSトランジスタ162のゲートは、信号TRASを受ける。信号TRASは、アドレス検出期間中はLレベルとなり、それ以外の期間はHレベルとなるトリガ信号である。

PチャネルMOSトランジスタ164は、そのゲートが接地電位に結合されて常時導通状態にされる。PチャネルMOSトランジスタ164のチャネル長およびチャネル幅は、PチャネルMOSトランジスタ164の導通抵抗値が300kΩ程度になるように設定されている。NチャネルMOSトランジスタ165のゲートは、信号DVCEを受ける。信号DVCEは、このヒューズ回路のイネーブル信号であり、アンチヒューズ161をブローするときおよびアドレス検出時に電源電位Vccの2分の1の電位レベルに設定される。NチャネルMOSトランジスタ165のチャネル長およびチャネル幅は、NチャネルMOSトランジスタ165の電流駆動能力がPチャネルMOSトランジスタ164よりも大きくなるように設定されている。

インバータ170は、MOSトランジスタ164と165との間の接続ノードN64に入力ノードが接続され出力ノードはPチャネルMOSトランジスタ163のゲートに接続される。また、インバータ170の出力ノードからはこのヒューズ回路の出力信号である信号FRが出力される。信号FRは、入力されたアドレス信号とプログラムされたアドレス信号ADDRとを比較するNOR型またはNAND型アドレス比較回路入力信号となる。

NチャネルMOSトランジスタ166は、ノードN65と接地電位Vssを受ける接地ノードとの間に接続され、そのゲートはリセット信号RSTを受ける。

リセット信号RSTは、ヒューズ回路の初期状態を設定するときにHレベルにされる。NチャネルMOSトランジスタ167、168は、ノードN65と接地ノードとの間に直列接続され、各々のゲートはそれぞれアドレス信号ADDRと信号FRとを受ける。

NチャネルMOSトランジスタ69は、ノードN65とアンチヒューズ161の一方電極との間に接続され、そのゲートは電源電位Vccに結合される。NチャネルMOSトランジスタ169は、アンチヒューズ161をブローする際にNチャネルMOSトランジスタ165〜167のソース−ゲート間またはドレイン−ゲート間にゲート酸化膜の耐圧以上の電圧が印加されないようにして、NチャネルMOSトランジスタ165〜167を保護する。

アンチヒューズ161の他方電極は、端子T61に接続される。端子T61には、通常の動作モード時には接地電位Vssが印加され、アンチヒューズ161をブローするときには高電圧が印加される。

次に、このヒューズ回路の動作について説明する。不良アドレスをプログラムする場合は、まず信号TRASをHレベルにし、信号RSTをHレベルに立上げて、ノードN64、N65をLレベルとする。応じて信号FRはHレベルに立上がり、その後、信号RSTをLレベルに戻す。

次いで、不良アドレスに対応するアドレス信号ADDRをHレベルにして、アンチヒューズ161の一方電極をNチャネルMOSトランジスタ169、167、168を介して接地させる。次いで、端子T61に高電圧を印加してアンチヒューズ161をブローする。

アンチヒューズ161がブローされると、端子T61からアンチヒューズ161およびNチャネルMOSトランジスタ69、67、68を介して接地ノードへと電流が流れ、電流の増大に伴ってノードN64、N65の電位が上昇する。ノードN64の電位がインバータ70の論理しきい値電圧以上に上昇すると、信号FRはLレベルとなってNチャネルMOSトランジスタ168が非導通状態となり、接地ノードへの電流パス遮断される。これにより、アンチヒューズ61をブローするときに回路に過大な電流が流れることが防止される。

また、通常の動作モードでは、端子T61は接地され、信号TRASがLレベルとなる。アンチヒューズ161がブローされていない場合は、ノードN64、N65がHレベルとなり信号FRはLレベルにラッチされる。

アンチヒューズ161がブローされている場合は、ヒューズ161が数kΩの抵抗素子となるためノードN65の電位は接地電位となる。NチャネルMOSトランジスタ165がPチャネルMOSトランジスタ164よりも電流駆動能力が大きいので、ノードN64の電位はインバータ170の論理しきい値電圧よりも低くなり、信号FRはHレベルとなる。アドレスが入力された場合に信号FRがHレベルとなっているアドレス検出回路が存在した場合には、不良アドレスが入力されたと判断されて対応する不良な行、列が予備の行、列と置換される。

概要

ブロー制御が容易なアンチヒューズ回路を備える半導体装置を提供する。

アンチヒューズ26に高電圧のブロー信号VGを印加する際に、内部電源電圧活性化電位を有するブロー選択信号BADDが入力されるブートストラップ回路で高電圧を制御する。ブートストラップ回路20では、ブロー選択信号がBADDが活性化されているときにブロー信号VGが立ち上げられると、NチャネルMOSトランジスタ24のゲート電位はゲート−ドレイン間容量によって昇圧される。ブロー選択信号の振幅がブロー信号VGの振幅より小さくても高電圧をアンチヒューズに印加することができる。

目的

この発明の目的は、回路規模が小さく、誤動作が少ない、アンチヒューズを備えた半導体装置を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

第1の電源電位を受ける第1の電源ノードと、活性化電位と前記第1の電源電位との電位差が第1の所定値である第1のブロー選択信号活性化し、かつ、活性化電位と前記第1の電源電位との電位差が前記第1の所定値よりも大きいブロー信号が活性化するに応じて、前記ブロー信号の活性化電位に対応する内部電位を出力する昇圧変換回路と、前記昇圧変換回路の出力を受ける第1の内部ノードと、一端が前記第1の電源ノードに接続され、他端が前記第1の内部ノードに接続され、前記一端と前記他端との間の抵抗値で所定の情報を保持する第1のアンチヒューズとを備え、前記第1のアンチヒューズは、前記内部電位が前記第1の内部ノードに与えられたことに応じて前記一端と前記他端との間に所定のブロー電位差より大きな電圧印加されると、前記一端と前記他端との間の抵抗値が印加前の値より低下した状態を保持する、半導体装置

請求項2

前記第1の電源電位との電位差が前記第1の所定値である第2の電源電位と前記第1の電源電位とを受け、前記所定の情報を設定するための前記第1のブロー選択信号を出力する内部回路をさらに備え、前記ブロー電位差は、前記第1の所定値より大きく、前記ブロー信号の活性化電位と前記第1の電源電位との間の電位差以下で、かつ、前記ブロー信号の非活性化電位と前記第1の電源電位との間の電位差より大きい、請求項1に記載の半導体装置。

請求項3

前記昇圧変換回路は、前記第1のブロー選択信号を受ける第1の入力ノードと、前記ブロー信号を受ける第2の入力ノードと、内部制御ノードと、前記第1の入力ノードと前記内部制御ノードとの間に設けられ、前記内部制御ノードの電位と前記第1の電源ノードとの間の電位差が前記第1の所定値よりも小さい間は導通状態となり、前記内部制御ノードの電位と前記第1の電源ノードとの間の電位差が前記第1の所定値以上であるときは非導通状態となる第1の接続回路と、前記第1のブロー選択信号が活性化し、前記内部制御ノードの電位が前記第1のブロー選択信号の活性化電位に等しくなったとき、前記ブロー信号の活性化に伴いさらに前記内部制御ノードの電位を上昇させ、前記内部制御ノードの電位に応じた抵抗値で前記第2の入力ノードと前記第1の内部ノードとを接続する第2の接続回路とを含む、請求項2に記載の半導体装置。

請求項4

前記昇圧変換回路は、前記第1のブロー選択信号を受ける第1の入力ノードと、前記ブロー信号を受ける第2の入力ノードと、内部制御ノードと、前記第1の入力ノードと前記内部制御ノードとの間に設けられ、前記第1のブロー選択信号の活性化電位と等しく、前記ブロー信号の活性化電位よりも小さい第1の固定電位ゲートに受ける第1の電界効果トランジスタと、ゲートが前記内部制御ノードに接続され、前記第2の入力ノードと前記第1の内部ノードとの間に設けられる第2の電界効果トランジスタとを含む、請求項2に記載の半導体装置。

請求項5

前記第1のアンチヒューズの抵抗値が予め定められた抵抗値よりも低いか否かを検出し検出結果信号を出力する抵抗検出回路をさらに備える、請求項2に記載の半導体装置。

請求項6

前記抵抗検出回路は、前記第1の内部ノードを予め所定の電位に充電するための第1の充電回路と、前記第1の内部ノードの電位に応じて前記検出結果信号を出力する出力回路とを含む、請求項5に記載の半導体装置。

請求項7

前記抵抗検出回路は、第2の内部ノードをさらに含み、前記第1の充電回路は、前記第2の内部ノードを予め充電し、前記出力回路は、前記第2の内部ノードの電位に応じた信号を出力し、第3の内部ノードと、前記第3の内部ノードに一端が接続される第2のアンチヒューズと、第1の読出選択信号に応じて前記第2の内部ノードと前記第1の内部ノードとを接続する第1の接続回路と、第2の読出選択信号に応じて前記第3の内部ノードと前記第1の内部ノードとを接続する第2の接続回路と、前記第1の内部ノードを前記第1の読出選択信号が活性化する前にあらかじめ前記所定の電位に充電する第2の充電回路とをさらに備える、請求項6に記載の半導体装置。

請求項8

前記抵抗検出回路は、第2の内部ノードをさらに含み、前記第1の充電回路は、前記第2の内部ノードを予め充電し、前記出力回路は、前記第2の内部ノードの電位に応じた信号を出力し、第3の内部ノードと、前記第3の内部ノードに一端が接続され、前記第1の電源ノードに他端が接続される第2のアンチヒューズと、第1の読出選択信号に応じて前記第2の内部ノードと前記第1の内部ノードとを接続する第1の接続回路と、第2の読出選択信号に応じて前記第3の内部ノードと前記第1の内部ノードとを接続する第2の接続回路とをさらに備え、前記内部回路は、行列状に配列された複数の正規メモリセルを含む正規のメモリアレイと、行列状に配列された複数の冗長メモリセルを含む冗長メモリアレイと、アドレス信号に応じて前記第1、第2の読出選択信号を出力し、かつ、前記アドレス信号および前記検出結果信号に応じて前記正規のメモリアレイおよび前記冗長メモリアレイのいずれかの一部を選択するデコード回路とを含み、前記第1のブロー選択信号は、前記メモリセル内の不良メモリセルに対応するアドレス信号に応じて活性化される、請求項6に記載の半導体装置。

技術分野

0001

この発明は、半導体装置に関し、特に、ブローされることによってその抵抗値が低下するアンチヒューズを備えた半導体装置に関する。

背景技術

0002

半導体装置には、内部の状態設定を後からプログラムすることができるプログラム回路を備えるものがある。

0003

たとえば、ダイナミックランダムアクセスメモリDRAM)のようなメモリ集積回路においては、ウェハ上の不良チップ救済製品歩留りを改善するため、不良な行、列を予備の行、列と置換する方式が採用されており、不良判定となった行および列のアドレスをプログラムしておくためのプログラム回路が設けられている。

0004

図16は、アドレスをプログラムするためのプログラム回路の従来の構成を示す回路図である。

0005

図16を参照して、このプログラム回路は、PチャネルMOSトランジスタ151と、ヒューズ152.0〜152.n,152.0′〜152.n′と、NチャネルMOSトランジスタ153.0〜153.n,153.0′〜153.n′とを含む。

0006

PチャネルMOSトランジスタ151は、電源電位Vccを受ける電源ノード出力ノードN51との間に接続され、そのゲートは信号RPを受ける。

0007

ヒューズ152.0およびNチャネルMOSトランジスタ153.0は、アドレス信号A0に対応して設けられ、出力ノードN51と接地電位Vssを受ける接地ノードとの間に直列接続される。ヒューズ152.0′およびNチャネルMOSトランジスタ153.0′は、アドレス信号A0の相補信号/A0に対応して設けられ、出力ノードN51と接地ノードとの間に直列接続される。NチャネルMOSトランジスタ153.0,153.0′のゲートは、それぞれアドレス信号A0,/A0を受ける。ヒューズ153.0〜152.n,152.0′〜152.n′は、ポリシリコン配線またはアルミ配線で形成されている。出力ノードN51の電位は、出力信号φDAとなる。

0008

このようなプログラム回路では、不良アドレスに対応するヒューズがレーザで切断されることにより不良アドレスのプログラムが行なわれる。入力アドレスとプログラムされた不良アドレスとが一致した場合は、出力ノードN51と接地ノードの間が非導通状態となり、予め信号RPがLレベルになったことに応じてプリチャージされていた出力ノードN51の電位レベルアドレス入力時にもHレベルを保持する。したがって、アドレス入力時における信号φDAのレベルに応じて不良な行または列が予備の行または列と置換される。

0009

入力アドレスとプログラムされた不良アドレスとが一致しない場合には、信号RPによってプリチャージされていた出力ノードN51の電位レベルは入力アドレスが入力されるとLレベルとなる。

0010

しかし、図16に示したプログラム回路では、ヒューズを切断するためにレーザ装置を使用していたので、装置コストが高い、ヒューズ切断の精度が悪いなどの問題があった。

0011

そこで、レーザ装置を使用しないアンチヒューズを用いたプログラム回路が検討されている。アンチヒューズとは、特開平7−37984号公報に示されるように、プログラム前に高抵抗を有し、適当な電圧印加すると低抵抗へとその導通状態を変化させる要素である。アンチヒューズは、キャパシタ型の構造を有しており、たとえば、アルミニウムのような2個の導電層の間に二酸化ケイ素のような薄い絶縁層を挟んだものである。そのままではキャパシタすなわちオープン回路であるが、高電圧を印加してブローすると絶縁層に導電性パスが発生し、数kΩ程度の抵抗値を持つ抵抗素子となる。

0012

図17は、アンチヒューズおよびそのブロー回路を含むヒューズ回路の従来の構成を示す回路図である。このようなヒューズ回路は、たとえば米国特許5631862号に開示されている。

0013

図17を参照して、このヒューズ回路は、アンチヒューズ161と、PチャネルMOSトランジスタ162〜164と、NチャネルMOSトランジスタ165〜169と、インバータ170とを含む。MOSトランジスタ162、164および165は、電源電位Vccを受ける電源ノードとノードN65との間に直列接続される。PチャネルMOSトランジスタ162のゲートは、信号TRASを受ける。信号TRASは、アドレス検出期間中はLレベルとなり、それ以外の期間はHレベルとなるトリガ信号である。

0014

PチャネルMOSトランジスタ164は、そのゲートが接地電位に結合されて常時導通状態にされる。PチャネルMOSトランジスタ164のチャネル長およびチャネル幅は、PチャネルMOSトランジスタ164の導通抵抗値が300kΩ程度になるように設定されている。NチャネルMOSトランジスタ165のゲートは、信号DVCEを受ける。信号DVCEは、このヒューズ回路のイネーブル信号であり、アンチヒューズ161をブローするときおよびアドレス検出時に電源電位Vccの2分の1の電位レベルに設定される。NチャネルMOSトランジスタ165のチャネル長およびチャネル幅は、NチャネルMOSトランジスタ165の電流駆動能力がPチャネルMOSトランジスタ164よりも大きくなるように設定されている。

0015

インバータ170は、MOSトランジスタ164と165との間の接続ノードN64に入力ノードが接続され出力ノードはPチャネルMOSトランジスタ163のゲートに接続される。また、インバータ170の出力ノードからはこのヒューズ回路の出力信号である信号FRが出力される。信号FRは、入力されたアドレス信号とプログラムされたアドレス信号ADDRとを比較するNOR型またはNAND型アドレス比較回路入力信号となる。

0016

NチャネルMOSトランジスタ166は、ノードN65と接地電位Vssを受ける接地ノードとの間に接続され、そのゲートはリセット信号RSTを受ける。

0017

リセット信号RSTは、ヒューズ回路の初期状態を設定するときにHレベルにされる。NチャネルMOSトランジスタ167、168は、ノードN65と接地ノードとの間に直列接続され、各々のゲートはそれぞれアドレス信号ADDRと信号FRとを受ける。

0018

NチャネルMOSトランジスタ69は、ノードN65とアンチヒューズ161の一方電極との間に接続され、そのゲートは電源電位Vccに結合される。NチャネルMOSトランジスタ169は、アンチヒューズ161をブローする際にNチャネルMOSトランジスタ165〜167のソース−ゲート間またはドレイン−ゲート間にゲート酸化膜の耐圧以上の電圧が印加されないようにして、NチャネルMOSトランジスタ165〜167を保護する。

0019

アンチヒューズ161の他方電極は、端子T61に接続される。端子T61には、通常の動作モード時には接地電位Vssが印加され、アンチヒューズ161をブローするときには高電圧が印加される。

0020

次に、このヒューズ回路の動作について説明する。不良アドレスをプログラムする場合は、まず信号TRASをHレベルにし、信号RSTをHレベルに立上げて、ノードN64、N65をLレベルとする。応じて信号FRはHレベルに立上がり、その後、信号RSTをLレベルに戻す。

0021

次いで、不良アドレスに対応するアドレス信号ADDRをHレベルにして、アンチヒューズ161の一方電極をNチャネルMOSトランジスタ169、167、168を介して接地させる。次いで、端子T61に高電圧を印加してアンチヒューズ161をブローする。

0022

アンチヒューズ161がブローされると、端子T61からアンチヒューズ161およびNチャネルMOSトランジスタ69、67、68を介して接地ノードへと電流が流れ、電流の増大に伴ってノードN64、N65の電位が上昇する。ノードN64の電位がインバータ70の論理しきい値電圧以上に上昇すると、信号FRはLレベルとなってNチャネルMOSトランジスタ168が非導通状態となり、接地ノードへの電流パス遮断される。これにより、アンチヒューズ61をブローするときに回路に過大な電流が流れることが防止される。

0023

また、通常の動作モードでは、端子T61は接地され、信号TRASがLレベルとなる。アンチヒューズ161がブローされていない場合は、ノードN64、N65がHレベルとなり信号FRはLレベルにラッチされる。

0024

アンチヒューズ161がブローされている場合は、ヒューズ161が数kΩの抵抗素子となるためノードN65の電位は接地電位となる。NチャネルMOSトランジスタ165がPチャネルMOSトランジスタ164よりも電流駆動能力が大きいので、ノードN64の電位はインバータ170の論理しきい値電圧よりも低くなり、信号FRはHレベルとなる。アドレスが入力された場合に信号FRがHレベルとなっているアドレス検出回路が存在した場合には、不良アドレスが入力されたと判断されて対応する不良な行、列が予備の行、列と置換される。

発明が解決しようとする課題

0025

従来のヒューズ回路では、外部から与えられる高電圧を制御するための制御回路別途必要であり、回路規模が大きくなってしまうという問題点があった。つまり、通常は、複数あるアンチヒューズの中から選択的にアンチヒューズ161に高電圧が与えられ、設定がされる。しかし、従来のヒューズ回路では、外部から与えられた高電圧を用いてアンチヒューズ161をブローするときに、この高電圧をアンチヒューズに選択的に伝達するために、NチャネルMOSトランジスタを使用すると、そのゲートに与えるための制御電圧としてこの高電圧以上の電圧が必要になるため電圧発生回路が必要になる等の問題があった。

0026

また、ブローされていない場合のアンチヒューズは大きな容量値を持つキャパシタと等価である。複数のアンチヒューズを選択的に用いると、PチャネルMOSトランジスタ162によってプリチャージされていたノードN64の電位がアンチヒューズのいずれかに接続されたときに低下してしまい、誤動作が生ずるおそれがあるという問題点もあった。

0027

この発明の目的は、回路規模が小さく、誤動作が少ない、アンチヒューズを備えた半導体装置を提供することである。

課題を解決するための手段

0028

請求項1に記載の半導体装置は、第1の電源電位を受ける第1の電源ノードと、活性化電位と第1の電源電位との電位差が第1の所定値である第1のブロー選択信号活性化し、かつ、活性化電位と第1の電源電位との電位差が第1の所定値よりも大きいブロー信号が活性化するに応じて、ブロー信号の活性化電位に対応する内部電位を出力する昇圧変換回路と、昇圧変換回路の出力を受ける第1の内部ノードと、一端が第1の電源ノードに接続され、他端が第1の内部ノードに接続され、一端と他端との間の抵抗値で所定の情報を保持する第1のアンチヒューズとを備え、第1のアンチヒューズは、内部電位が第1の内部ノードに与えられたことに応じて一端と他端との間に所定のブロー電位差より大きな電圧が印加されると、一端と他端との間の抵抗値が印加前の値より低下した状態を保持する。

0029

請求項2に記載の半導体装置は、請求項1に記載の半導体装置の構成に加えて、第1の電源電位との電位差が第1の所定値である第2の電源電位と第1の電源電位とを受け、所定の情報を設定するための第1のブロー選択信号を出力する内部回路をさらに備え、ブロー電位差は、第1の所定値より大きく、ブロー信号の活性化電位と第1の電源電位との間の電位差以下で、かつ、ブロー信号の非活性化電位と第1の電源電位との間の電位差より大きい。

0030

請求項3に記載の半導体装置は、請求項2に記載の半導体装置の構成に加えて、昇圧変換回路は、第1のブロー選択信号を受ける第1の入力ノードと、ブロー信号を受ける第2の入力ノードと、内部制御ノードと、第1の入力ノードと内部制御ノードとの間に設けられ、内部制御ノードの電位と第1の電源ノードとの間の電位差が第1の所定値よりも小さい間は導通状態となり、内部制御ノードの電位と第1の電源ノードとの間の電位差が第1の所定値以上であるときは非導通状態となる第1の接続回路と、第1のブロー選択信号が活性化し、内部制御ノードの電位が第1のブロー選択信号の活性化電位に等しくなったとき、ブロー信号の活性化に伴いさらに内部制御ノードの電位を上昇させ、内部制御ノードの電位に応じた抵抗値で第2の入力ノードと第1の内部ノードとを接続する第2の接続回路とを含む。

0031

請求項4に記載の半導体装置は、請求項2に記載の半導体装置の構成に加えて、昇圧変換回路は、第1のブロー選択信号を受ける第1の入力ノードと、ブロー信号を受ける第2の入力ノードと、内部制御ノードと、第1の入力ノードと内部制御ノードとの間に設けられ、第1のブロー選択信号の活性化電位と等しく、ブロー信号の活性化電位よりも小さい第1の固定電位をゲートに受ける第1の電界効果トランジスタと、ゲートが内部制御ノードに接続され、第2の入力ノードと第1の内部ノードとの間に設けられる第2の電界効果トランジスタとを含む。

0032

請求項5に記載の半導体装置は、請求項2に記載の半導体装置の構成に加えて、第1のアンチヒューズの抵抗値が予め定められた抵抗値よりも低いか否かを検出し検出結果信号を出力する抵抗検出回路をさらに備える。

0033

請求項6に記載の半導体装置は、請求項5に記載の半導体装置の構成に加えて、抵抗検出回路は、第1の内部ノードを予め所定の電位に充電するための第1の充電回路と、第1の内部ノードの電位に応じて検出結果信号を出力する出力回路とを含む。

0034

請求項7に記載の半導体装置は、請求項6に記載の半導体装置の構成に加えて、抵抗検出回路は、第2の内部ノードをさらに含み、第1の充電回路は、第2の内部ノードを予め充電し、出力回路は、第2の内部ノードの電位に応じた信号を出力し、第3の内部ノードと、第3の内部ノードに一端が接続される第2のアンチヒューズと、第1の読出選択信号に応じて第2の内部ノードと第1の内部ノードとを接続する第1の接続回路と、第2の読出選択信号に応じて第3の内部ノードと第1の内部ノードとを接続する第2の接続回路と、第1の内部ノードを第1の読出選択信号が活性化する前にあらかじめ所定の電位に充電する第2の充電回路とをさらに備える。

0035

請求項8に記載の半導体装置は、請求項6に記載の半導体装置の構成に加えて、抵抗検出回路は、第2の内部ノードをさらに含み、第1の充電回路は、第2の内部ノードを予め充電し、出力回路は、第2の内部ノードの電位に応じた信号を出力し、第3の内部ノードと、第3の内部ノードに一端が接続され、第1の電源ノードに他端が接続される第2のアンチヒューズと、第1の読出選択信号に応じて第2の内部ノードと第1の内部ノードとを接続する第1の接続回路と、第2の読出選択信号に応じて第3の内部ノードと第1の内部ノードとを接続する第2の接続回路とをさらに備え、内部回路は、行列状に配列された複数の正規メモリセルを含む正規のメモリアレイと、行列状に配列された複数の冗長メモリセルを含む冗長メモリアレイと、アドレス信号に応じて第1、第2の読出選択信号を出力し、かつ、アドレス信号および検出結果信号に応じて正規のメモリアレイおよび冗長メモリアレイのいずれかの一部を選択するデコード回路とを含み、第1のブロー選択信号は、メモリセル内の不良メモリセルに対応するアドレス信号に応じて活性化される。

発明を実施するための最良の形態

0036

以下本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

0037

[実施の形態1]図1は、本発明の実施の形態1の半導体装置の構成を示すブロック図である。

0038

図1を参照して、この半導体装置は、外部から与えられる信号/RAS、/CASに基づいて所定の動作モードを選択し半導体装置1全体を制御するクロック信号を発生するクロック発生回路12と、外部から与えられるアドレス信号A0〜An(nは1以上の整数)に基づいて行アドレス信号RA0〜RAnおよび列アドレス信号CA0〜CAnを生成する行および列アドレスバッファ2と、行アドレス信号RA0〜RAnに応答してデコード処理を行なう行デコーダ3と、列アドレス信号CA0〜CAnに応答してデコード処理を行なう列デコーダ4とを含む。

0039

半導体装置1は、さらに、外部から与えられる信号/Wとクロック発生回路12との出力に応じて制御信号を出力するゲート回路13と、ゲート回路13の出力信号に従ってデータ端子DQ1〜DQm(mは正の整数)から入力データを受けてデータバスIOPに伝達する入力バッファ10と、ゲート信号13の出力信号と外部から与えられる信号/OEに応じてデータバスIOPのデータをデータ端子DQ1〜DQmに出力する出力バッファ11と、列デコーダ4および行デコーダ3により行および列を指定され、データバスIOPに対してデータ授受を行なうメモリマット6とを含む。

0040

メモリマット6は、行列状に配列されそれぞれが1ビットのデータを記憶する複数のメモリセルを含むメモリアレイ7と、行デコーダ3および列デコーダ4によって指定されたアドレスのメモリセルをデータバスIOPの一端に接続するセンスアンプ入出力制御回路9とを含む。

0041

メモリアレイ7は、不良メモリセルが発見された場合にその不良メモリセルと置換するための冗長メモリセルを有する冗長メモリアレイを含む。対応して、列デコーダ4は冗長メモリアレイを指定するための冗長列デコーダ5を含む。

0042

半導体装置1は、さらに、信号/RASに応じて待機状態解除され、列デコーダによってプリデコードされたアドレス信号をうけてその内部に設定された不良メモリセルのアドレスと入力アドレスとが一致したときに冗長列デコーダを活性化し列デコーダの出力を不活性化する冗長判定回路14を含む。

0043

この冗長判定回路14において不良メモリセルのアドレスを設定するためにヒューズを含む回路が用いられる。

0044

尚、図1では、半導体装置の例として半導体記憶装置の構成を説明したが、本発明は半導体記憶装置以外にも内部の状態設定を行なう必要のある半導体装置であれば他の半導体装置にも用いることができる。

0045

図2は、実施の形態1において用いられるアンチヒューズ回路の構成を示す回路図である。

0046

図2を参照して、このアンチヒューズ回路は、ブロー選択信号BADDがHレベルのときにアンチヒューズのブロー時に高電圧を与えるブロー信号VGをうけて高電圧をノードN2に出力するブートストラップ回路20と、ノードN2と接地電位Vssが与えられる接地ノードとの間に接続されるアンチヒューズ26とを含む。

0047

ブートストラップ回路20は、ゲートが電源電位Vccに結合されソースにブロー選択信号BADDが与えられドレインがノードN1に接続されるNチャネルMOSトランジスタ22と、ゲートがノードN1に接続されドレインにブロー信号VGが与えられソースがノードN2に接続されるNチャネルMOSトランジスタ24とを含む。

0048

ブートストラップ回路は、ノードN1の電位がNチャネルMOSトランジスタ22を介して電源電位Vccに充電されているときにブロー信号VGとして電源電位Vccより高い電位が入力されると、NチャネルMOSトランジスタ24のドレイン−ソース間の容量によってノードN1の電位がさらに押し上げられ結果としてNチャネルMOSトランジスタ24のゲート電位としてブロー信号VGよりも高い電位を得ることができる昇圧変換をする回路である。

0049

ここで、ノードN2の電位をVbとして以下動作を説明する。図3は、図2に示したアンチヒューズ回路のブロー動作を説明するための動作波形図である。

0050

アンチヒューズのブロー動作とは、アンチヒューズに高電圧を印加して容量から抵抗へ変える動作である。

0051

図2図3を参照して、時刻t1においてブロー選択信号BADDをLレベルからHレベルへと立上げる。このとき、NチャネルMOSトランジスタ22は、ゲートが電源電位Vccに結合されており導通状態にあるため、応じてノードN1はHレベルとなる。ノードN1の電位がHレベルになるに応じてNチャネルMOSトランジスタ24も導通状態となりブロー信号VGの電位レベルがノードN2に伝達される。時刻t1においてはブロー信号VGの電位レベルはLレベルであるためノードN2の電位もLレベルである。

0052

次に、時刻t2において、ブロー信号VGの電位レベルを電源電位Vccより高い電圧(アンチヒューズがブローを起こす電圧)に立上げると、時刻t3においてノードN1の電位はNチャネルMOSトランジスタ24のゲート−ドレイン間容量によって昇圧される。

0053

このとき、ノードN1の電位はおよそ(Vcc+VG)まで上昇する。これにより、ノードN2すなわちNチャネルMOSトランジスタ24のソース電位がVG近くまで上昇しても、NチャネルMOSトランジスタ24のソース−ゲート間電圧はしきい値電圧を超えているため、NチャネルMOSトランジスタ24は導通状態を保つ。

0054

そして、ブロー信号VGの電位レベルはノードN2にそのまま伝達される。これにより、アンチヒューズ26の両端の電圧であるVbにはブロー信号VGの電位が与えられるためアンチヒューズ26の両電極間には十分な高電圧がかかりヒューズがブローされる。

0055

図4は、図2に示したアンチヒューズ回路のブローを行なわないときの動作を説明するための動作波形図である。

0056

図2図4を参照して、信号BADDがLレベルである場合にブロー信号VGが立上がり高電圧が印加されても、ノードN1の電位はLレベルであり、NチャネルMOSトランジスタ24は非導通状態であるためノードN2の電位は高電位にはならない。したがって、アンチヒューズ26はブローされず、アンチヒューズの状態は容量の状態を保つ。以上説明したように、実施の形態1においては、アンチヒューズ回路は、NチャネルMOSトランジスタ22、24によるセルフブースト回路を含むので、外部から与えられまたは内部で発生される高電圧のブロー信号VGをコントロールしてアンチヒューズをブローするかしないか選択をすることが可能である。したがって、高電圧を制御するための複雑な回路制御回路を別途設ける必要はなく、回路規模を小さくすることができる。

0057

[実施の形態2]図5は、図2で示したアンチヒューズ回路を冗長判定回路に適用した実施の形態2を示す回路図である。

0058

図5を参照して、この冗長判定回路は、図2に示したアンチヒューズ回路にプリチャージ回路を接続したものである。

0059

この冗長判定回路は、信号RASを受けてノードNPCをプリチャージしノードNPCの電位に応じた信号MISを出力するプリチャージ回路40と、ノードNPCにともに接続されるn個のアンチヒューズ回路52.0〜52.n(nは2以上の自然数)とを含む。

0060

プリチャージ回路40は、電源電位Vccが与えられる電源ノードとノードNPCとの間に接続されゲートに信号RASを受けるPチャネルMOSトランジスタ34と、電源ノードとノードNPCとの間に接続されゲートに信号MISを受けるPチャネルMOSトランジスタ36と、ノードNPCが入力ノードに接続され信号MISを出力するインバータ38とを含む。

0061

アンチヒューズ回路52.0は、ブロー選択信号BADD0がHレベルのときにアンチヒューズのブロー時に高電圧を与えるブロー信号VGをうけて高電圧をノードN2に出力するブートストラップ回路20と、ゲートに読出選択信号ADDを受けノードNPCとノードN2との間に接続されるNチャネルMOSトランジスタ32と、ノードN2と接地電位Vssが与えられる接地ノードとの間に接続されるアンチヒューズ26とを含む。

0062

ブートストラップ回路20は、ソースにブロー選択信号BADD0を受けドレインがノードN1に接続されゲートが電源電位Vccに結合されるNチャネルMOSトランジスタ22と、ゲートがノードN1に接続されドレインにブロー信号VGを受けソースがノードN2に接続されるNチャネルMOSトランジスタ24とを含む。

0063

アンチヒューズ回路52.nは、アンチヒューズ回路52.0の構成においてブロー選択信号BADD0に代えてブロー選択信号BADDnを受け、読出選択信号ADD0に代えて読出選択信号ADDnを受けるが他は同様の構成を有するため説明は繰返さない。

0064

ブロー選択信号BADD0〜BADDnは、ブロー時に与えられたアドレス信号に応じて内部で発生される信号である。読出選択信号ADD0〜ADDnは、通常動作時に与えられたアドレス信号に応じて内部で発生される信号である。また、図には示さないがブロー選択信号BADD0〜BADDnと相補な信号/BADD0〜/BADDnおよび読出選択信号ADD0〜ADDnと相補な信号/ADD0〜/ADDnに対してもそれぞれアンチヒューズ回路が設けられ、アンチヒューズ回路52.0〜52.nと同様にノードNPCに並列に接続される。このような冗長判定回路では、設定するアドレスに対応するブロー選択信号BADD0〜BADD0、/BADD0〜/BADDnを与えブローを行う。通常の動作においてはブロー選択信号BADD0〜BADD0、/BADD0〜/BADDnはすべて非活性な状態とされる。そして、アドレスが設定されたアドレスに対応するときはブローされていないアンチヒューズのみがノードNPCに接続されるためノードNPCの電位はHレベルを保持する。従ってアドレス信号が入力されたとき信号MISがLレベルとなるので置換がされる。

0065

図6は、図5の冗長判定回路においてアンチヒューズをブローする場合の冗長判定回路の動作を説明するための動作波形図である。

0066

図6を参照して、ブロー選択信号BADD0に対応するアンチヒューズ26をブローする場合を説明する。

0067

まず入力信号としてブロー選択信号BADD0、ブロー信号VGをともにLレベルに設定する。

0068

時刻t1において、ブロー選択信号BADDをLレベルからHレベルへと立上げる。応じて、ノードN1の電位はLレベルからHレベルへと立上がる。

0069

次に、ブロー信号VGの電位レベルを所定の高電圧まで立上げる。実施の形態1において説明したように、応じてノードN1の電位は押上げられてNチャネルMOSトランジスタ24は完全に導通状態となる。そして、ノードN2に高電圧が完全に印加される。すると、アンチヒューズの耐圧を超える電圧がアンチヒューズの両端に印加されるため、アンチヒューズは容量から抵抗へと変化する。このときのとN2に印加される電圧Vbはブロー信号VGに与えられる高電圧と等しくなる。

0070

次に、実施の形態2においてヒューズをブローしない場合を説明する。図7は、図5の冗長判定回路においてアンチヒューズをブローを行わない場合の冗長判定回路の動作を説明するための動作波形図である。

0071

図7を参照して、初期状態においては入力信号BADDおよびVGにはLレベルが入力されている。時刻t1においてブロー信号VGとして高電圧が与えられる。しかしながら、ノードN1はLレベルであるため、NチャネルMOSトランジスタ24は非導通状態でありノードN2には高電圧は伝達されない。このため、アンチヒューズはブローされない。

0072

このように、各内部アドレス信号ビットに対応して設けられる複数のアンチヒューズをブローする場合、ブロー選択信号BADDとしてLレベルかまたはHレベルかを入力するだけでアンチヒューズをブローするかしないかを選択できる。このブロー選択信号BADDはHレベルは内部電源電位Vccと等しくてよいため制御が簡単である。

0073

次に、アンチヒューズをブローしていない場合の冗長判定回路の読出動作について説明する。

0074

図8は、アンチヒューズをブローしていない場合の回路のモデルを説明するための回路図である。

0075

図8を参照して、この冗長判定回路は、信号RASに応じてプリチャージノードNPCをプリチャージし、ノードNPCの電位に応じた出力信号MISを出力するプリチャージ回路40と、信号BADDおよびVGに応じてアンチヒューズをブローし、信号ADD0に応じてノードNPCに充電された電荷放電するアンチヒューズ回路52とを含む。

0076

プリチャージ回路40は、図5に示した回路と同様であり説明は繰返さない。アンチヒューズ回路52は、図5に示したアンチヒューズ回路52.0と同様の構成を有するため説明は繰返さない。

0077

ここで、アンチヒューズ26はブローされていない状態すなわちコンデンサ26Cである。

0078

図9は、ヒューズがブローされていない場合の読出動作を説明するための動作波形図である。

0079

図8図9を参照して、読出動作を行なう場合においてはブロー選択信号BADD、ブロー信号VGは常にLレベルの状態にされる。

0080

時刻t1において信号RASをHレベルとしPチャネルMOSトランジスタ34を導通状態から非導通状態へと変化させる。このとき、ノードNPCはHレベルであり、インバータ38の出力はLレベルである。このためPチャネルMOSトランジスタ36は導通状態となり、ノードNPCはプリチャージされる状態を保つ。

0081

次に、時刻t2において、メモリセルを選択するためのアドレス信号が入力される。このアドレス信号に対応する読出選択信号ADDがLレベルの場合は、NチャネルMOSトランジスタ32は非導通状態であるため、ノードNPCはプリチャージされた状態を保持しHレベルである。またアドレス信号ADDがHレベルの場合は、NチャネルMOSトランジスタ32は、導通状態となるが、アンチヒューズ26はブローされていないためキャパシタと等価であり接地ノードに対する導通パスがない。したがって、キャパシタと結合されることにより若干電位が低下するが、PチャネルMOSトランジスタ36の働きにより再びレベルが回復してノードPNCプリチャージ状態を保ちHレベルのままである。したがって、いずれの場合も信号MISはHレベルであり、入力されたアドレスは不良アドレスと一致していないと判断される。

0082

次に、アンチヒューズがブローされた場合の動作を説明する。図10は、アンチヒューズがブローされている場合の回路モデルを説明するための回路図である。

0083

図10を参照して、この冗長判定回路は、図8に示した冗長判定回路のキャパシタ26Cに代えて抵抗26Rを含む。これは、ヒューズがブローされ抵抗に変化したことを示している。他の構成は、図8に示した冗長判定回路と同様であるため、説明は繰返さない。

0084

図11は、アンチヒューズがブローされている場合の冗長判定回路の読出動作を説明するための動作波形図である。

0085

図10図11を参照して、読出動作を行なう場合は、ブロー選択信号BADD、ブロー信号VGはLレベルの状態にされる。次に、時刻t1において、信号RASがHレベルへと立上がる。その後、時刻t2において入力アドレス信号に対応する読出選択信号ADDがLレベルからHレベルへと立上がる。このとき、NチャネルMOSトランジスタ32は導通状態となる。ノードNPCはノードN2と接続されるが、ノードN2は抵抗26Rによって接地ノードと接続されているため、この経路を通じて電荷が放電される。したがって、ノードNPCの電位は、ノードN2の電位とともに接地レベルに低下する。応じて、時刻t3において判定出力である出力信号MISはHレベルへと立上がり、アンチヒューズがブローされていると判定される。

0086

以上説明したように、実施の形態2においては、セルフブースト回路を備えたアンチヒューズ回路を冗長判定回路に応用する。したがって、図1に示した冗長メモリアレイ8内の予備メモリセルに置換すべき不良メモリセルに対応するアドレスの設定を容易に行なうことができる。

0087

[実施の形態3]実施の形態2の冗長判定回路の場合は、アンチヒューズ26Cの容量値が大きな場合には、ノードNPCの電位が低下していしまい誤動作を生じるおそれがあった。

0088

図12は、実施の形態3の半導体装置で用いられる冗長判定回路の構成を示す回路図である。

0089

図12を参照して、この冗長判定回路は、図8に示した冗長判定回路の構成において、アンチヒューズ回路52に代えてアンチヒューズ回路52Aを含む。アンチヒューズ回路52Aは、図8に示したアンチヒューズ回路52の構成において、ノードN2に充電回路62が接続される点が図8に示した構成と異なる。

0090

充電回路62は、電源電位Vccを受ける電源ノードとノードN2との間に直列に接続されるPチャネルMOSトランジスタ64とNチャネルMOSトランジスタ66とを含む。PチャネルMOSトランジスタ64のゲートは信号/RASを受ける。NチャネルMOSトランジスタ66のゲートは選択信号/ADDを受ける。

0091

他の構成は図8に示した構成と同様であるので説明は繰返さない。図13は、図12に示した冗長判定回路の動作を説明するための動作波形図である。

0092

図12図13を参照して読出動作が行なわれる場合はブロー選択信号BADD、ブロー信号VGはLレベルとされる。

0093

信号RASが時刻t1においてHレベルへと立上がると、PチャネルMOSトランジスタ34は非導通状態となり、PチャネルMOSトランジスタ36が導通状態となり、ノードNPCの電位がHレベルに保持される。

0094

時刻t2において、入力アドレス信号に対応する読出選択信号ADDが入力されると、NチャネルMOSトランジスタ32は導通状態となり、充電回路62が存在していない場合は、波形A1に示すようにアンチヒューズであるキャパシタ26Cの充電をするためにノードNPCの電位は一旦Lレベルへとさがってしまう恐れがある。応じてインバータ38の出力は反転し波形A2に示すように誤動作が生じ信号MISはHレベルへとなってしまう。これは、実施の形態2に示した図5の回路の場合には、読出動作において読出選択信号ADDが活性化される前にはノードN2はフローティング状態となっているため、読出選択信号ADDが活性化される前にLレベルになっている可能性が高いためである。

0095

ここで、充電回路62が存在する場合には、時刻t1〜t2において信号RASがHレベルであり、読出選択信号ADDがLレベルであるので、PチャネルMOSトランジスタ64およびNチャネルMOSトランジスタ66は導通状態となるため、ノードN2の充電が行なわれている。したがって、時刻t2以降において波形B1に示すようにノードNPCの電位の低下は生じなく、したがって、信号MISは正常に動作するため波形B2に示すようなLレベルの状態を保つ。

0096

また、アンチヒューズがブローされている場合には、ヒューズに電流が流れるが、期間t1〜t2およびt3〜t4の間の短い時間であるため問題にはならない。

0097

以上説明したように、実施の形態3においては、アンチヒューズ回路に充電回路をさらに備えるため、誤動作を起こりにくくし、より信頼性を上げることができる。

0098

[実施の形態4]図14は、実施の形態4の半導体装置に用いられる冗長判定回路の構成を示す回路図である。

0099

図14を参照して、この冗長判定回路は、図12で示した冗長判定回路の構成において、充電回路62に代えて充電回路72を含む点が図12に示した冗長判定回路と異なる。

0100

充電回路72は、ソースとバックゲートとが電源ノードに接続され、ドレインとゲートとが接続されるPチャネルMOSトランジスタ74と、PチャネルMOSトランジスタ74とノードN2との間に接続されゲートに信号ADDを受けるPチャネルMOSトランジスタ76とを含む。

0101

他の構成は、図12で示した冗長判定回路と同様であるため説明は繰返さない。

0102

このような構成とすることにより、アドレス信号に対応する読出選択信号ADDがHレベルになるとき以外はノードN2が充電状態とされる。

0103

図15は、図14に示した冗長判定回路のアンチヒューズがブローされていない場合の読出動作を説明するための動作波形図である。

0104

図14図15を参照して、読出動作においては、信号BADD,VGはLレベルとされる。時刻t1において信号RASが立上がり、続いて時刻t2において読出選択信号ADDが立上がる。充電回路72がない場合は、アンチヒューズであるキャパシタ26Cに充電するために、ノードNPCの電位は時刻t2から波形A11に示すように一旦立下がり、応じて信号MISは波形A12に示すように誤動作を起こしてしまうおそれがあった。

0105

充電回路72が存在することにより、時刻t2までの間にノードN2の電位は一定電位まで充電されており、したがって、時刻t2においてNチャネルMOSトランジスタ32が導通状態となった場合においても、波形B11に示すようにノードNPCの電位は低下しない。したがって、波形B12に示すように、出力信号MISは誤動作を起こさない。また、アンチヒューズがブローされている場合には、ヒューズに電流が流れるが、充電期間の長さに応じて充電回路72中のPチャネルMOSトランジスタ74、76のサイズを小さくしてある程度抵抗を高くしておけば問題にはならない。

0106

以上説明したように、実施の形態4の半導体装置においても、誤動作に対して信頼性を上げることができる。

0107

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

発明の効果

0108

請求項1〜4に記載の半導体装置は、高電圧を制御するための複雑な回路制御回路を設ける必要はなく、回路規模を小さくすることができる。

0109

請求項5〜6に記載の半導体装置は、請求項1に記載の半導体装置の奏する効果に加えて、アンチヒューズ回路の抵抗値を読出して出力信号を得ることができる。

0110

請求項7に記載の半導体装置は、請求項1に記載の半導体装置の奏する効果に加えて、アンチヒューズ回路に充電回路をさらに備えるため、誤動作を起こりにくくし、より信頼性を上げることができる。

0111

請求項8に記載の半導体装置は、予備メモリセルに置換すべき不良メモリセルに対応するアドレスの設定を容易に行なうことができる。

図面の簡単な説明

0112

図1本発明の実施の形態1の半導体装置の構成を示すブロック図である。
図2実施の形態1において用いられるアンチヒューズ回路の構成を示す回路図である。
図3図2に示したアンチヒューズ回路のブロー動作を説明するための動作波形図である。
図4図2に示したアンチヒューズ回路のブローを行なわないときの動作を説明するための動作波形図である。
図5図2で示したアンチヒューズ回路を冗長判定回路に適用した実施の形態2を示す回路図である。
図6図5の冗長判定回路においてアンチヒューズをブローする場合の冗長判定回路の動作を説明するための動作波形図である。
図7図5の冗長判定回路においてアンチヒューズをブローを行わない場合の冗長判定回路の動作を説明するための動作波形図である。
図8アンチヒューズをブローしていない場合の回路のモデルを説明するための回路図である。
図9ヒューズがブローされていない場合の読出動作を説明するための動作波形図である。
図10アンチヒューズがブローされている場合の回路モデルを説明するための回路図である。
図11アンチヒューズがブローされている場合の冗長判定回路の読出動作を説明するための動作波形図である。
図12実施の形態3の半導体装置で用いられる冗長判定回路の構成を示す回路図である。
図13図12に示した冗長判定回路の動作を説明するための動作波形図である。
図14実施の形態4の半導体装置に用いられる冗長判定回路の構成を示す回路図である。
図15図14に示した冗長判定回路のアンチヒューズがブローされていない場合の読出動作を説明するための動作波形図である。
図16アドレスをプログラムするためのプログラム回路の従来の構成を示す回路図である。
図17アンチヒューズおよびそのブロー回路を含むヒューズ回路の従来の構成を示す回路図である。

--

0113

1半導体装置、2 行および列アドレスバッファ、3行デコーダ、4列デコーダ、5冗長列デコーダ、6メモリマット、7メモリアレイ、8冗長メモリアレイ、9センスアンプ+入出力制御回路、10入力バッファ、11出力バッファ、12クロック発生回路、13ゲート回路、14冗長判定回路、20ブートストラップ回路、22,24,32,66NチャネルMOSトランジスタ、26アンチヒューズ、26Cキャパシタ、26R抵抗、34,36,64,74,76PチャネルMOSトランジスタ、40プリチャージ回路、52,52A,52Bアンチヒューズ回路、72,74充電回路。

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