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技術 半導体装置

出願人 ローム株式会社
発明者 東田祥史高石昌
出願日 1999年4月9日 (20年5ヶ月経過) 出願番号 1999-103274
公開日 2000年10月20日 (18年11ヶ月経過) 公開番号 2000-294778
状態 特許登録済
技術分野 縦型MOSトランジスタ
主要キーワード セル活性領域 電極メタル 通常セル 形ウェル スイッチングスピード 高耐圧用 活性領域側 チップ外周
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2000年10月20日)のものです。
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図面 (6)

課題

チップ面積を大きくすることなく、チップの空いている部分を利用して2か所に亘ってダイオードを設けることにより、その数を増やし、高い耐圧の保護ダイオードを有する半導体装置を提供する。

解決手段

1つの電極パッドゲート電極パッドG)の外周部にリング状のn形層1aとp形層1bとが交互に設けられることにより形成される第1の保護ダイオード部1と、チップの外周部にポリシリコン膜によりリング状のn形層2aとp形層2bとが交互に設けられることにより形成される第2の保護ダイオード部2とが配線3により直列に接続されている。

概要

背景

従来、たとえば縦型MOSFETは、スイッチングスピードが速く、大出力のスイッチングデバイスとして用いられているが、ゲート絶縁膜薄膜化することにより、ゲート閾値電圧下げる方向にある。この絶縁膜が薄くなると静電気などの小さなエネルギーでも容易に絶縁破壊する。そのため、ゲートソース間保護ダイオードを挿入して、その保護ダイオードで静電気を放電させる構造が用いられている。この保護ダイオードは、たとえばポリシリコン膜からなるゲート電極パッドの外周部分にpn接合が形成されて双方向のツェナーダイオードとされ、ゲートとソースとの間に接続されるもので、このような保護ダイオードを設ける構造の縦型MOSFETの一例が図4(a)に断面図で示されている。

すなわち、たとえばn+ 形の半導体基板21a上に、ドレイン領域とするn形の半導体層エピタキシャル成長層)21がエピタキシャル成長され、その表面側にp形不純物拡散することによりp形のボディ領域22が形成され、そのボディ領域22の表面側にn+ 形のソース領域23が形成されている。ボディ領域22の端部およびその外側の半導体層21の表面側にゲート酸化膜24を介してゲート電極25が設けられている。そして、ソース領域23と接続するように層間絶縁膜26を介してAlなどによりソース電極27が形成され、半導体基板21aの裏面に図示しないドレイン電極が形成されることにより、FET部20が形成されている。このボディ領域22が図4(b)に平面図で示されるように、マトリクス状に形成され、トランジスタセルが沢山形成されることにより、大電流に対応するパワーMOSFETが形成されている。

また、保護ダイオード部30は、n形半導体層21にボディ領域22と同様に拡散により形成されたp形領域31の表面に絶縁膜32を介してポリシリコン膜によりゲート電極パッド33が形成され、図5(a)にゲート電極パッド33の平面説明図が示されるように、そのゲート電極パッド33の外周部にn形層33aとp形層33bとが、交互に形成されることにより、npnpnの接続構造として最外周のn形層33aが前述のソース電極27と接続されている。その結果、図5(b)に等価回路図が示されるように、FETのゲートGとソースS間に双方向のツェナーダイオードZDからなる保護ダイオードが形成されている。なお、図4において、35は層間絶縁膜34を介してAlなどによりゲート電極パッド33に接続して形成されたゲート配線である。

概要

チップ面積を大きくすることなく、チップの空いている部分を利用して2か所に亘ってダイオードを設けることにより、その数を増やし、高い耐圧の保護ダイオードを有する半導体装置を提供する。

1つの電極パッド(ゲート電極パッドG)の外周部にリング状のn形層1aとp形層1bとが交互に設けられることにより形成される第1の保護ダイオード部1と、チップの外周部にポリシリコン膜によりリング状のn形層2aとp形層2bとが交互に設けられることにより形成される第2の保護ダイオード部2とが配線3により直列に接続されている。

目的

本発明は、このような問題を解決するためになされたもので、チップ面積を大きくすることなく、チップの空いている部分を利用して2か所に亘ってダイオードを設けることにより、その数を増やし、高い耐圧の保護ダイオードを有する半導体装置を提供することを目的とする。

本発明の他の目的は、どちらの極性の静電気が印加されても降伏する電圧がほぼ等しくなるように保護ダイオードの曲率の向きをほぼ均等にし得る保護ダイオードを有する半導体装置を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
2件

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請求項1

電極間印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードが前記電極間に設けられる半導体装置であって、前記電極の1つの電極パッドを形成するポリシリコン膜の外周部にリング状のp形層とn形層とが交互に設けられることにより形成される第1の保護ダイオード部と、チップの外周部の表面にポリシリコン膜によりリング状のp形層とn形層とが交互に設けられることにより形成される第2の保護ダイオード部とが直列に接続されてなる半導体装置。

請求項2

前記第1および第2のダイオード部の一方のダイオード部の前記リング状に設けられるp形層とn形層の中心部から外側に向かうpn接合と、前記第1および第2のダイオード部の他方のダイオード部の外側から中心部に向かうpn接合とが直列になるように、前記第1の保護ダイオード部と第2の保護ダイオード部とが配線により接続されてなる請求項1記載の半導体装置。

技術分野

0001

本発明は、MOSFET絶縁ゲート型バイポーラトランジスタ(IGBT)のゲートソース間や、バイポーラトランジスタベースエミッタ間などのように保護ダイオードが接続されるような半導体装置に関する。さらに詳しくは、チップ面積を大きくすることなく、保護ダイオードのブレークダウン電圧を高くすることができる半導体装置に関する。

背景技術

0002

従来、たとえば縦型MOSFETは、スイッチングスピードが速く、大出力のスイッチングデバイスとして用いられているが、ゲート絶縁膜薄膜化することにより、ゲート閾値電圧下げる方向にある。この絶縁膜が薄くなると静電気などの小さなエネルギーでも容易に絶縁破壊する。そのため、ゲート・ソース間に保護ダイオードを挿入して、その保護ダイオードで静電気を放電させる構造が用いられている。この保護ダイオードは、たとえばポリシリコン膜からなるゲート電極パッドの外周部分にpn接合が形成されて双方向のツェナーダイオードとされ、ゲートとソースとの間に接続されるもので、このような保護ダイオードを設ける構造の縦型MOSFETの一例が図4(a)に断面図で示されている。

0003

すなわち、たとえばn+ 形の半導体基板21a上に、ドレイン領域とするn形の半導体層エピタキシャル成長層)21がエピタキシャル成長され、その表面側にp形不純物拡散することによりp形のボディ領域22が形成され、そのボディ領域22の表面側にn+ 形のソース領域23が形成されている。ボディ領域22の端部およびその外側の半導体層21の表面側にゲート酸化膜24を介してゲート電極25が設けられている。そして、ソース領域23と接続するように層間絶縁膜26を介してAlなどによりソース電極27が形成され、半導体基板21aの裏面に図示しないドレイン電極が形成されることにより、FET部20が形成されている。このボディ領域22が図4(b)に平面図で示されるように、マトリクス状に形成され、トランジスタセルが沢山形成されることにより、大電流に対応するパワーMOSFETが形成されている。

0004

また、保護ダイオード部30は、n形半導体層21にボディ領域22と同様に拡散により形成されたp形領域31の表面に絶縁膜32を介してポリシリコン膜によりゲート電極パッド33が形成され、図5(a)にゲート電極パッド33の平面説明図が示されるように、そのゲート電極パッド33の外周部にn形層33aとp形層33bとが、交互に形成されることにより、npnpnの接続構造として最外周のn形層33aが前述のソース電極27と接続されている。その結果、図5(b)に等価回路図が示されるように、FETのゲートGとソースS間に双方向のツェナーダイオードZDからなる保護ダイオードが形成されている。なお、図4において、35は層間絶縁膜34を介してAlなどによりゲート電極パッド33に接続して形成されたゲート配線である。

発明が解決しようとする課題

0005

前述のように、従来の保護ダイオードは、ゲート電極パッドなどのポリSiにより形成される電極パッドの一部にpn接合部を形成することにより設けられている。そして、従来はこの保護ダイオードを10〜20V程度でブレークダウンさせることにより、ゲート絶縁膜に高電圧印加されないようにして保護されている。一方、このゲート絶縁膜は、たとえば1000Å程度の厚さに形成されると、50〜80V程度までの電圧には耐え得る能力を有している。そして、一部の回路では、このブレークダウンする電圧を30〜50V程度まで上昇させて、高電圧を印加し得るようにすることが要求されている。従来の構造で、このブレークダウンする電圧を高くするためには、pn接合の数を増やしたり、ダイオード形成時の抵抗値を増加させる必要がある。しかし、pn接合の数を増やすためには、電極パッドの面積を大きくしなければならず、チップ面積の増大化につながりコストアップになると共に、電子部品の軽薄短小化に逆行する。また、抵抗値を増加する(不純物濃度を小さくする)と、可動イオンゲッタリングする能力が低下し、信頼性が低下するという問題もある。

0006

さらに、前述のように1個の電極パッドの外周部に何重にもpn接合を形成することにより得られる保護ダイオードは、全てのダイオードがリング状で同じ曲率の傾向(たとえばゲートが+(正)でソースが−(負)のとき、全てのダイオードに円の中心から外に向かう方向の電界がかかり、ソースが+でゲートが−のときは、全てのダイオードは円の外から中心に向かう電界がかかる)にあり、どちらに+の静電気が印加されるかによりそのブレークダウン電圧(耐圧)に大きな差が生じる(たとえば前述のゲートが+のときは50V程度のものが、ソースが+のときは、30V程度となる)。

0007

本発明は、このような問題を解決するためになされたもので、チップ面積を大きくすることなく、チップの空いている部分を利用して2か所に亘ってダイオードを設けることにより、その数を増やし、高い耐圧の保護ダイオードを有する半導体装置を提供することを目的とする。

0008

本発明の他の目的は、どちらの極性の静電気が印加されても降伏する電圧がほぼ等しくなるように保護ダイオードの曲率の向きをほぼ均等にし得る保護ダイオードを有する半導体装置を提供することにある。

課題を解決するための手段

0009

本発明の半導体装置は、電極間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードが前記電極間に設けられる半導体装置であって、前記電極の1つの電極パッドを形成するポリシリコン膜の外周部にリング状のp形層とn形層とが交互に設けられることにより形成される第1の保護ダイオード部と、チップの外周部の表面にポリシリコン膜によりリング状のp形層とn形層とが交互に設けられることにより形成される第2の保護ダイオード部とが直列に接続されている。

0010

ここに電極パッドとは、電極配線が接続され得るように広く形成された電極部を意味し、チップの外周部とは、たとえば縦型MOSFETのマトリクス状にボディ領域(ベース領域)が形成されるトランジスタセルの並ぶセル活性領域や、バイポーラトランジスタのベース領域などの半導体素子が機能的に動作する領域の周辺部を含む意味である。

0011

半導体チップには、通常セル活性領域の周囲またはチップの外周部には空乏層終端部を確保するためのスペースがあり、そのスペース部分の絶縁膜上に電極用のポリシリコン膜を設けてダイオードを形成することにより、従来の電極パッドの外周部の第1のダイオード部の他に同一工程で第2のダイオード部を形成することができる。その両方のダイオード部を配線により接続するだけで、電極部の面積を大きくすることなくダイオードの個数を増やして耐圧を高くすることができる。

0012

前記第1および第2のダイオード部の一方のダイオード部の前記リング状に設けられるp形層とn形層の中心部から外側に向かうpn接合と、前記第1および第2のダイオード部の他方のダイオード部の外側から中心部に向かうpn接合とが直列になるように、前記第1の保護ダイオード部と第2の保護ダイオード部とが配線により接続されることにより、曲率部による耐圧の低下が、どちらの極性でも(電界の方向が中心部から外部へか、外部から中心部へかにかかわらず)ほぼ等しくなり、電極のどちらに正のサージが加わってもそのブレークダウン電圧を同程度にすることができる。

発明を実施するための最良の形態

0013

つぎに、図面を参照しながら本発明の半導体装置について説明をする。

0014

本発明による半導体装置は、図1にその一実施形態の縦型MOSFETのゲート電極パッド部とチップ外周部の第2の保護ダイオード部を示した平面説明図が示されるように、1つの電極パッド(ゲート電極パッドG)の外周部にリング状のp形層1bとn形層1aとが交互に設けられることにより形成される第1の保護ダイオード部1と、チップの外周部にポリシリコン膜によりリング状のp形層2bとn形層2aとが交互に設けられることにより形成される第2の保護ダイオード部2とが配線3により直列に接続されている。

0015

第1の保護ダイオード部1は、従来と同様に、図2にゲート電極パッド部の拡大断面説明図が示されるように、たとえば0.5μm程度の厚さのポリシリコン膜からなるゲート電極パッドGの外周部に、たとえば30μm程度の幅でn形層1aと、p形層1bが交互にリング状に形成されることにより構成されている。このダイオード部のブレークダウン電圧は、その不純物濃度を調整することによりある程度は調整することができ、通常は1個のダイオードで5〜10V程度になるようにその不純物濃度が設定されている。その結果、たとえばゲート電極パッドG部に3〜4個程度のpn接合部を形成して20〜30V程度でブレークダウンするような第1の保護ダイオード部1が形成される。この第1の保護ダイオード部1を形成するゲート電極パッドGは、ドレイン領域とするn- 形のエピタキシャル成長層4の表面側にp形ドーパントドーピングされたp形ウェル5a上にSiO2 などの絶縁膜6を介して設けられている。エピタキシャル成長層4は、たとえばn+形半導体基板4a上に比抵抗が0.1Ω・cm〜数十Ω・cm程度で、厚さが数μm〜数十μm程度にエピタキシャル成長することにより、設けられている。p形ウェル5aは、後述するセル領域からの空乏層を外方に広げてセル領域の耐圧を低下させないためである。

0016

前述のポリシリコン膜をn形層1aと、p形層1bとにして第1の保護ダイオード部1を形成する方法は、たとえばn形ドーパントが全面にドーピングされた後に、パターニングによりリング状にp形ドーパントがドーピングされることにより、n形層1aとp形層1bとが外周側に交互に繰り返されるようにドーピングされて、双方向のツェナーダイオードが形成される。

0017

第2の保護ダイオード部2は、図1に示されるように、半導体チップの外周部にリング状に形成されている。図1に示される縦型MOSFETでは、図1の第2のダイオード部2の内周側には、図示されていないが、図2のボディ領域5で示されるトランジスタセルがマトリクス状に形成されている。したがって、そのセル活性領域上には設けられないが、セル活性領域の外周側には、各セル部での空乏層をできるだけセルから離れた部分で終端させるように、半導体チップの外周部にはある程度のスペースが確保され、さらに高耐圧用ではその外周部の半導体層に図示しないフィールドリミティングリングFLR)が設けられて、さらにその外側に空乏層が広がるように半導体層のスペースが設けられている。このスペース(図2ではゲートパッドG側が断面図で示されて、p形ウェル5aの外側にスペースが設けられているが、セルの活性領域側端部にも同様なスペースがある)上の絶縁膜6上に前述のゲート電極パッドGやセル部のゲート電極を形成するのと同時にポリシリコン膜が成膜され、パターニングをすることにより、セルの活性領域の周辺部に、第2の保護ダイオード部2用のポリシリコン膜を成膜することができる。

0018

そして、第1の保護ダイオード部1と同様にn形およびp形のドーパントをドーピングすることにより(マスクをパターニングするだけで同時に不純物を導入することができる)、同様のツェナーダイオードを形成することができる。その結果、半導体チップの外周部に同様のpn接合部が3〜4個程度形成されることにより、20〜30V程度でブレークダウンするような第2の保護ダイオード部2が形成される。そして、たとえば最外周のn形層2aが第1の保護ダイオード部1の最外周のn形層1aと配線3により接続され、最内周のn形層2aがソース電極Sと配線3により接続されている。これにより、ゲート電極Gとソース電極Sとの間に、直列接続の第1および第2のダイオード部1、2が接続される。

0019

この第1および第2の保護ダイオード部1、2が、Alなどの配線3により直列に接続されているため、合計で50V程度でブレークダウンするような保護ダイオード部になっている。図1に示される例では、この第1および第2の保護ダイオード部1、2の配線3による接続が、第1の保護ダイオード部1の最外周のn形層1aと第2の保護ダイオード部2の最外周のn形層2aとが接続されている(n形層でなくp形層でもよい)。その結果、たとえばゲート電極Gに+(正)で、ソース電極Sに−(負)の静電気が印加された場合、図3に示されるように、第1の保護ダイオード部1では、リングの中心部から外に向う電界となり、第2の保護ダイオード部2では、リングの外から中心部に向う電界となるため、pn接合の曲率による影響が第1の保護ダイオード部1と第2の保護ダイオード部2とで相殺され、逆のゲート電極Gに−で、ソース電極Sに+のサージが入射した場合でも、その耐圧特性(ブレークダウン特性)をほぼ同じ電圧にすることができる。

0020

トランジスタのセル部は、図2に示されるようにn形のエピタキシャル成長層4の表面側にp形ドーパントが導入されてボディ領域5がマトリクス状に設けられ、そのボディ領域5の外周部にn形不純物が導入されてソース領域7が形成され、ソース領域7とn-形半導体層4とで挟まれるボディ領域5の周辺のチャネル領域上にゲート酸化膜6aを介してゲート電極8が設けられることにより、トランジスタセルが形成されている。このボディ領域5が、前述のようにマトリクス状に設けられ、トランジスタセルが並列に多数個形成されて、大電流が得られる縦型MOSFETになっている。なお、ゲート電極8は、前述のように第1のダイオード部1および第2のダイオード部2と同時にポリシリコン膜を成膜してパターニングし、1種類のドーパントをドーピングすることにより形成される。このゲート電極8上に層間絶縁膜9を介してコンタクト孔を開け、Alなどを真空蒸着などにより設けることにより、ソース配線10およびゲート配線11が形成される。また、半導体基板4aの裏面には、同様に電極メタル蒸着などによりドレイン電極12が形成される。なお、ゲート配線11は、ゲート電極パッドGから遠くなるトランジスタセルのゲート電極を部分的に連結して抵抗を下げるためなどのために設けられる。

0021

本発明によれば、半導体チップの空きスペースを利用して電極間に設けられる保護ダイオードの数を増やすことができ、半導体チップ面積を大きくすることなく、しかも製造工程を増やすことなく、ブレークダウンする電圧を高くすることができる。その結果、使用目的に応じてブレークダウンする電圧を高くしながら、それ以上の静電気やサージなどの入射に対してゲート絶縁膜などの破壊しやすい部分を確実に保護することができる。すなわち、チップ面積を大きくすることなく、保護ダイオードのブレークダウンを所望の電圧に調整することができる。しかも、2か所に保護ダイオードが設けられているため、その接続方法をリング上の中心部から外方に向かう方向と外方から中心部に向かう方向になるように接続することにより、曲率による特性の変化を平均化することができ、たとえばゲート電極側に正のサージが加わっても負のサージが加わっても同様のブレークダウン特性を呈するようにすることができる。さらに、半導体チップの外周側にダイオードが形成されることにより、そのpn接合面積が大きくなり、破壊耐量にも強くなるという利点がある。

0022

前述の例は、縦型MOSFETの例であったが、この縦型MOSFETにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタ(IGBT)でも同様であり、また、バイポーラトランジスタでもベース・エミッタ間などの破壊を防止するため電極間に保護ダイオードを接続する場合でも同様にチップの外周側に半導体層のスペースがあり、その上方の絶縁膜上に第2の保護ダイオード部を設けることができる。

発明の効果

0023

本発明によれば、電極間に印加されるサージなどの入力に対し、所望の電圧以上のものをブレークダウンさせることができ、所望の耐圧を有しながらゲート絶縁膜などの弱い部分を確実に保護することができる。その結果、非常に信頼性の高い半導体装置が得られる。

0024

さらに、第1および第2の保護ダイオード部がそのリング状の曲率が相殺する方向に接続されることにより、両電極のどちらに正のサージが印加されても同程度のブレークダウン電圧にすることができ、信頼性が一層向上する。

図面の簡単な説明

0025

図1本発明の半導体装置の一実施形態である縦型MOSFETの平面の説明図である。
図2図1の縦型MOSFETの一部の断面説明図である。
図3図1の例の第1および第2の保護ダイオード部の接続方法による作用の説明図である。
図4従来の保護ダイオードが設けられた縦型MOSFETの断面および平面の説明図である。
図5図4の保護ダイオードが設けられた電極パッドの説明図である。

--

0026

1 第1の保護ダイオード部
2 第2の保護ダイオード部
3配線
4 n-形半導体層
5 ボディ領域

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