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技術 画像処理装置、画像処理装置における記憶装置の制御方法、及び、情報処理装置

出願人 セイコーエプソン株式会社
発明者 丸山三千男
出願日 1999年4月5日 (21年7ヶ月経過) 出願番号 1999-097705
公開日 2000年10月20日 (20年1ヶ月経過) 公開番号 2000-293431
状態 拒絶査定
技術分野 付属装置、全体制御 メモリシステム
主要キーワード 方向直下 記憶装置制御回路 比較アドレス ROM制御回路 シーケンシャルデータ CNT信号 記憶装置からの読み出し システムコマンド
関連する未来課題
重要な関連分野

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図面 (9)

課題

CPUが記憶装置からデータを読み出す際に要する時間を短縮する。

解決手段

CPU31用のプログラムが格納されているROM34とROMバス52との間にROM制御回路36を設け、このROM制御回路36を介してROM34のデータの読み出しを行うようにする。また、CPU31がROM34から、あるアドレスのデータを読み出した場合には、ROM制御回路36は、このアドレスの次のアドレスのデータを予め読み出して保持しておく。プログラムは連続性が高いので、CPU31による次のアクセスでは、次のアドレスのデータを読み出す場合が多く、予め読み出したアドレスのデータをCPU31がアクセスしてきた場合には、ROM制御回路36はこの保持しているデータをCPU31に送出する。

概要

背景

図8は、従来のページプリンタ概略構成を示すブロック図である。この図8に示すようにプリンタ110は、印刷機構プリンタエンジン)120と画像処理装置コントローラ)130とを備えて構成されている。

画像処理装置130は、パソコンなどのコンピュータ140から印刷用の入力データを受信して印刷機構120で印刷可能な構成の出力データに変換する。印刷機構120は、画像処理装置130からの出力データに基づき印刷用紙上に印刷を行う。

画像処理装置130は、CPU(Central Processing Unit)131とメモリ制御装置132とSDRAM(Synchronous DRAM)133とROM(Read Only Memory)134とコネクタ135と入出力制御回路136とを備えて構成されている。

CPU131は、CPUバス137を介してメモリ制御回路132に接続されている。このメモリ制御回路132は、RAMバス138を介してSDRAM133に接続されており、ROMバス139及びコネクタ135を介してROM134に接続されている。ROM134には、コンピュータ140からの入力データを解釈画像作成用の出力データに変換するプログラムや、入力データを出力データに変換するためのフォントビットマップデータなどが不揮発的に格納されている。SDRAM133には、入力データや、出力データや、入力データから出力データに変換される中間データなどが揮発的に格納される。つまり、SDRAM133は、入力データから出力データを生成する際の作業領域を提供する。

また、メモリ制御回路132は、ROMバス139を介して入出力制御回路136に接続されている。この入出力制御回路136には、コンピュータ140から印刷用の入力データが入力されるとともに、この入力データを変換した画像作成用の出力データを印刷機構120へ出力する。

この画像処理装置130においては、CPU131はROM134に格納されたプログラムに従って、コンピュータ120から入出力制御回路136を介して入力された入力データを画像作成用の出力データに変換する。そして、入力データが画像作成用の出力データに変換した後、入出力制御回路136を介して印刷機構120にこの出力データが出力する。この出力データが入力された印刷機構120は、出力データに基づいてページ毎の印刷を行う。

概要

CPUが記憶装置からデータを読み出す際に要する時間を短縮する。

CPU31用のプログラムが格納されているROM34とROMバス52との間にROM制御回路36を設け、このROM制御回路36を介してROM34のデータの読み出しを行うようにする。また、CPU31がROM34から、あるアドレスのデータを読み出した場合には、ROM制御回路36は、このアドレスの次のアドレスのデータを予め読み出して保持しておく。プログラムは連続性が高いので、CPU31による次のアクセスでは、次のアドレスのデータを読み出す場合が多く、予め読み出したアドレスのデータをCPU31がアクセスしてきた場合には、ROM制御回路36はこの保持しているデータをCPU31に送出する。

目的

しかし、このような方式でもSDRAM134の搭載量の少ないページプリンタでは、ROM134に格納されているプログラムをコピーする領域をSDRAM134内に確保できない場合がある。換言すれば、このような方式で処理速度の高速化を図るためには、SDRAM133に大容量の揮発性記憶装置を使用する必要がある。したがって、このような方式でも、低価格で高速なページプリンタを提供することが困難である。

そこで本発明は、上記課題に鑑みてなされたものであり、CPUが記憶装置からデータを読み出す際に、CPUが次に記憶装置からデータを読み出すアドレスを予測し、このアドレスのデータをプリフェッチしておくことにより、記憶装置からのデータの読み出し時間の短縮を図った画像処理装置を提供することを目的とする。

また、ROMに格納されているプログラムをRAMに一旦コピーしなくとも、処理速度の高速化を図ることのできる画像処理装置を提供することを目的とする。さらに、このような画像処理装置を用いることにより低価格で高速な画像出力装置、特に、プリンタを提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

コンピュータから入力された印刷用の入力データを印刷機構印刷可能な出力データに変換する画像処理装置であって、前記出力データを生成するのに必要な各種の処理を行う中央処理装置と、前記中央処理装置が行う処理に必要な情報を格納する記憶装置と、前記中央処理装置が前記記憶装置におけるあるアドレスアクセスした場合に、次に前記中央処理装置がアクセスするアドレスを予測し、この予測したアドレスのデータを前記記憶装置から予め読み出して保持しておくとともに、この予測したアドレスを前記中央処理装置がアクセスしてきた場合には、この保持していたデータを前記中央処理装置へ送出する記憶装置制御回路と、を備えることを特徴とする画像処理装置。

請求項2

前記記憶装置は、データを不揮発的に格納している不揮発性記憶装置と、データを揮発的に格納している揮発性記憶装置とから構成されており、前記記憶装置制御回路は、前記不揮発性記憶装置と前記揮発性記憶装置との少なくとも一方に対して設けられている、ことを特徴とする請求項1に記載の画像処理装置。

請求項3

前記不揮発性記憶装置には、前記中央処理装置が処理をするためのプログラムが格納されており、前記記憶装置制御回路は、前記不揮発性記憶装置に対して設けられており、次に前記中央処理装置がアクセスするアドレスは、一旦アクセスされたアドレスの次のアドレスであると予測する、ことを特徴とする請求項2に記載の画像処理装置。

請求項4

前記揮発性記憶装置には、前記出力データの少なくとも一部が格納され、高さ方向と横幅方向から構成されるプリフェッチバッファが設けられており、前記記憶装置制御回路は、前記揮発性記憶装置に対して設けられており、次に前記中央処理装置がアクセスするアドレスは、一旦アクセスされたアドレスに対して前記プリフェッチバッファの横幅分のアドレスを加算したアドレスであると予測する、ことを特徴とする請求項2に記載の画像処理装置。

請求項5

コンピュータから入力された印刷用の入力データを印刷機構で印刷可能な出力データに変換する画像処理装置における記憶装置の制御方法であって、中央処理装置が前記記憶装置におけるあるアドレスをアクセスした場合に、次に前記中央処理装置がアクセスするアドレスを予測し、この予測したアドレスのデータを前記記憶装置から予め読み出して保持しておくとともに、この予測したアドレスを前記中央処理装置がアクセスしてきた場合には、この保持していたデータを前記中央処理装置へ送出する、ことを特徴とする記憶装置の制御方法。

請求項6

各種の処理を行う中央処理装置と、前記中央処理装置が行う処理に必要な情報を格納する記憶装置と、前記中央処理装置が前記記憶装置におけるあるアドレスをアクセスした場合に、次に前記中央処理装置がアクセスするアドレスを予測し、この予測したアドレスのデータを前記記憶装置から予め読み出して保持しておくとともに、この予測したアドレスを前記中央処理装置がアクセスしてきた場合には、この保持していたデータを前記中央処理装置へ送出する記憶装置制御回路と、を備えることを特徴とする情報処理装置

技術分野

0001

本発明は、画像処理装置、画像処理装置における記憶装置制御方法、及び、情報処理装置に関し、特に、記憶装置からの読み出し時間の短縮を図った画像処理装置、画像処理装置における記憶装置の制御方法、及び、情報処理装置に関する。

背景技術

0002

図8は、従来のページプリンタ概略構成を示すブロック図である。この図8に示すようにプリンタ110は、印刷機構プリンタエンジン)120と画像処理装置(コントローラ)130とを備えて構成されている。

0003

画像処理装置130は、パソコンなどのコンピュータ140から印刷用の入力データを受信して印刷機構120で印刷可能な構成の出力データに変換する。印刷機構120は、画像処理装置130からの出力データに基づき印刷用紙上に印刷を行う。

0004

画像処理装置130は、CPU(Central Processing Unit)131とメモリ制御装置132とSDRAM(Synchronous DRAM)133とROM(Read Only Memory)134とコネクタ135と入出力制御回路136とを備えて構成されている。

0005

CPU131は、CPUバス137を介してメモリ制御回路132に接続されている。このメモリ制御回路132は、RAMバス138を介してSDRAM133に接続されており、ROMバス139及びコネクタ135を介してROM134に接続されている。ROM134には、コンピュータ140からの入力データを解釈画像作成用の出力データに変換するプログラムや、入力データを出力データに変換するためのフォントビットマップデータなどが不揮発的に格納されている。SDRAM133には、入力データや、出力データや、入力データから出力データに変換される中間データなどが揮発的に格納される。つまり、SDRAM133は、入力データから出力データを生成する際の作業領域を提供する。

0006

また、メモリ制御回路132は、ROMバス139を介して入出力制御回路136に接続されている。この入出力制御回路136には、コンピュータ140から印刷用の入力データが入力されるとともに、この入力データを変換した画像作成用の出力データを印刷機構120へ出力する。

0007

この画像処理装置130においては、CPU131はROM134に格納されたプログラムに従って、コンピュータ120から入出力制御回路136を介して入力された入力データを画像作成用の出力データに変換する。そして、入力データが画像作成用の出力データに変換した後、入出力制御回路136を介して印刷機構120にこの出力データが出力する。この出力データが入力された印刷機構120は、出力データに基づいてページ毎の印刷を行う。

発明が解決しようとする課題

0008

上述したところからわかるように、ページプリンタの画像処理装置130には、読み出し速度の比較的おそいROM134が使用されている。このROM134には、変換処理用のプログラムやフォントデータが格納されており、CPU131は、このROM134から順次命令を読み出して実行し、画像作成用の出力データを作成する。

0009

しかし、ROM134は読み出し速度がおそく、画像生成用の出力データを高速に生成する妨げになっている場合が多い。すなわち、このROM134からの読み出し時間が入力データを画像生成用の出力データに変換するのに要する時間に悪影響を及ぼしている場合が多い。

0010

このため、ROM133に格納されているプログラム全体あるいは一部をSDRAM133にコピーして、このSDRAM133にコピーされたプログラムをCPU131が順次読み出すことにより、処理速度の高速化を図ることが知られている。

0011

しかし、このような方式でもSDRAM134の搭載量の少ないページプリンタでは、ROM134に格納されているプログラムをコピーする領域をSDRAM134内に確保できない場合がある。換言すれば、このような方式で処理速度の高速化を図るためには、SDRAM133に大容量の揮発性記憶装置を使用する必要がある。したがって、このような方式でも、低価格で高速なページプリンタを提供することが困難である。

0012

また、CPU131がSDRAM133に格納されているデータを読み出す速度も、画像生成用の出力データを高速に生成する上での妨げになっている場合もある。

0013

そこで本発明は、上記課題に鑑みてなされたものであり、CPUが記憶装置からデータを読み出す際に、CPUが次に記憶装置からデータを読み出すアドレス予測し、このアドレスのデータをプリフェッチしておくことにより、記憶装置からのデータの読み出し時間の短縮を図った画像処理装置を提供することを目的とする。

0014

また、ROMに格納されているプログラムをRAMに一旦コピーしなくとも、処理速度の高速化を図ることのできる画像処理装置を提供することを目的とする。さらに、このような画像処理装置を用いることにより低価格で高速な画像出力装置、特に、プリンタを提供することを目的とする。

課題を解決するための手段

0015

上記課題を解決するため、本発明に係る画像処理装置は、中央処理装置が記憶装置におけるあるアドレスをアクセスした場合に、次に中央処理装置がアクセスするアドレスを予測し、この予測したアドレスのデータを記憶装置から予め読み出して保持しておくとともに、この予測したアドレスを中央処理装置がアクセスしてきた場合には、この保持していたデータを中央処理装置へ送出する記憶装置制御回路を備えることを特徴とする。このような記憶装置制御回路を設けることにより、予め読み込んだアドレスのデータを中央処理装置がアクセスしてきた場合には、改めて記憶装置をアクセスすることなく、そのデータを中央処理装置へ送出することができるので、記憶装置へのアクセス時間の短縮を図ることができる。

0016

また、一般に記憶装置には、データを不揮発的に格納している不揮発性記憶装置と、データを揮発的に格納している揮発性記憶装置とがある。本発明に係る記憶装置制御回路は、不揮発性記憶装置に対してのみに設けてもよいし、揮発性記憶装置に対してのみに設けてもよいし、不揮発性記憶装置及び揮発性記憶装置の双方に対して設けてもよい。

0017

画像処理装置における不揮発性記憶装置には、中央処理装置が処理をするためのプログラムが格納されている場合が多い。この場合、中央処理装置は不揮発性記憶装置をシーケンシャルにアクセスする。したがって、このような不揮発性記憶装置に対して記憶装置制御回路を設けた場合には、次に中央処理装置がアクセスするアドレスは、一旦アクセスされたアドレスの次のアドレスであると予測することにより、予測が的中する確率が高まると考えられる。

0018

また、画像処理装置における揮発性記憶装置には、印刷機構で印刷可能な出力データの少なくとも一部が格納され、高さ方向と横幅方向から構成されるプリフェッチバッファが設けられている場合が多い。この場合、中央処理装置はこのプリフェッチバッファのアドレスを一旦アクセスした時には、次のアクセスではプリフェッチバッファにおける高さ方向直下のアドレスをアクセスする可能性が高い。したがって、このような揮発性記憶装置に対して記憶装置制御回路を設けた場合には、次に中央処理装置がアクセスするアドレスは、一旦アクセスされたアドレスに対してプリフェッチバッファの横幅分のアドレスを加算したアドレスであると予測することにより、予測が的中する確率が高まると考えられる。

発明を実施するための最良の形態

0019

〔第1実施形態〕本発明の第1実施形態は、メモリ制御回路とROMとの間に、ROMのデータを先読み(プリフェッチ)するROM制御回路を組み込むことにより、ROMの読み出し速度を見かけ上向上させるものである。以下、図面に基づいて詳細に説明する。

0020

図1は、本発明の第1実施形態に係るページプリンタの概略構成を示すブロック図である。この図1に示すようにプリンタ10は、印刷機構(プリンタエンジン)20と画像処理装置(コントローラ)30とを備えて構成されている。

0021

画像処理装置30は、パソコンなどのコンピュータ40から印刷用の入力データを受信して印刷機構20で印刷可能な構成の出力データに変換する。印刷機構20は、画像処理装置30からの出力データに基づき印刷用紙上に印刷を行う。画像処理装置30は、CPU31とメモリ制御装置32とSDRAM33とROM34とコネクタ35とROM制御回路36と入出力制御回路37とRAM制御回路38とを備えて構成されている。

0022

CPU31は、本実施形態における中央処理装置を構成している。このCPU31は、CPUバス50を介してメモリ制御回路32に接続されている。メモリ制御回路32は、RAMバス51を介してSDRAM33に接続されている。また、メモリ制御回路32は、ROMバス52とROM制御回路36とコネクタ35を介してROM34に接続されている。

0023

ROM34は、本実施形態における不揮発性記憶装置を構成している。このROM34には、コンピュータ40からの入力データを解釈し画像作成用の出力データに変換するプログラムや、入力データを出力データに変換するためのフォントのビットマップデータなどが不揮発的に格納されている。CPU31は、このROM34に格納されたプログラムを順次読み出して、変換処理を実行する。本実施形態では、ROM34は、DIMM(Dual Inline Module Memory)で構成されているが、SIMM(Single Inline Module Memory)等で構成してもよい。

0024

ROM34は、コネクタ35を介してROM制御回路36に接続されている。このROM制御回路36は、本実施形態における次に記憶装置制御回路を構成している。ROM制御回路36は、CPU31がROM34をアクセスする際の制御を行う回路であり、ROM34よりも高速でCPU31がデータを読み出すことができるよう構成されている。このROM制御回路36は、CPU31から指定されたアドレスのデータをROM34から読み出すとともに、次のアドレスのデータを予め読み出して保持しておく。そして、この予め読み出した次のアドレスのデータを、CPU31がその後のサイクルでROM34から読み出そうとした場合には、このROM制御回路36が保持しているデータをCPU31に送出することにより、読み出し時間の短縮を図る。

0025

SDRAM33は、同期型DRAMであり、本実施形態における揮発性記憶装置を構成している。このSDRAM33は、RAM制御回路38を介してメモリ制御回路32に接続されている。SDRAM33には、入力データや、出力データや、入力データから出力データに変換される中間データなどが揮発的に格納される。つまり、SDRAM33は、入力データから出力データを生成する際の作業領域を提供する。

0026

また、メモリ制御回路32は、ROMバス52を介して入出力制御回路37に接続されている。この入出力制御回路37には、コンピュータ40から印刷用の入力データが入力されるとともに、この入力データを変換した画像作成用の出力データを印刷機構20へ出力する。

0027

詳しくは後述するが、CPU31とメモリ制御回路32とを接続するCPUバス50では、システムアドレスデータ信号SYSADや、システムコマンド信号SYSCMDや、有効信号PVALIDや、有効信号EVALIDが、送受される。また、メモリ制御回路32とROM制御回路36とを接続するROM制御回路52では、アドレス信号DDや、データ信号DATAや、チップセレクト信号CSや、出力イネーブル信号OEが、送受される。

0028

図2は、図1におけるROM制御回路の内部構成を示すブロック図である。この図2に示すように、ROM制御回路36は、アドレスカウンタ60とレジスタ61と比較器62と制御回路63とセレクタ64とプリフェッチバッファ65とを備えて構成されている。また、ROMバス52は、アドレスバス52aとデータバス52bとを備えている。

0029

アドレスカウンタ60には、アドレスバス52aからアドレス信号ADDが入力される。そして、アドレスカウンタ60は、このアドレス信号ADDが示すアドレスをインクリメント、つまり1だけ増加して、アドレスカウンタ信号ACNTとしてレジスタ61とセレクタ64とに出力する。

0030

レジスタ61は、このアドレスカウンタ信号ACNTを一時的に保持し、比較アドレス信号CMPADとして、比較器62に出力する。比較器62は、プリフェッチしたデータが有効かどうかを判断するために、アドレス信号ADDの示すアドレスと比較アドレス信号CMPADの示すアドレスとを比較する回路である。このため、比較器62には、レジスタ61からの比較アドレス信号CMPADと、アドレスバス52aからのアドレス信号ADDとが入力される。比較器62は、これら比較アドレス信号CMPADとアドレス信号ADDとを比較し、両者が一致したか否かを示す比較結果信号CMPを制御回路63に出力する。

0031

制御回路63はこのROM制御回路36の全体制御を行う回路であり、内部にステートマシン63aが設けられている。この制御回路63は、比較結果信号CMPに基づいてセレクタ切替信号SWをセレクタ64に出力する。セレクタ64は、このセレクタ切替信号SWに基づいて、アドレス信号ADDとアドレスカウンタ信号ACNTとの一方を、ROMアドレス信号ROMADDとして、ROM34へ出力する。すなわち、セレクタ64は、プリフェッチがヒットしている間はアドレスカウンタ信号ACNTを出力し、プリフェッチがミスした場合にはアドレス信号ADDを出力する。また、制御回路63は、所定のタイミングで、ROM34にROMチップセレクト信号ROMCSとROM出力イネーブル信号ROMOEを出力する。

0032

プリフェッチバッファ65は、プリフェッチしたデータを一時的に保存するメモリである。本実施形態では、このプリフェッチバッファ65は4ワード分の容量を有している。これは、ROM34へのアクセスが4回のバースト転送によりなされるよう構成されているためである。

0033

このプリフェッチバッファ65には、ROM34からデータを読み出したROMデータ信号ROMDが入力され、このデータを一時的に保持する。そして、プリフェッチバッファ65は、制御回路63からのデータ出力信号UTに基づいて、このプリフェッチバッファ65に保持されているデータをデータ信号DATAとしてデータバス52bに出力する。

0034

本実施形態では、アドレス信号ADDとアドレスカウンタ信号ACNTと比較アドレス信号CMPADとROMアドレス信号ROMADDとROMデータ信号ROMDとデータ信号DATAとは、32ビットパラレル信号である。比較結果信号CMPとROMチップセレクト信号ROMCSとROM出力イネーブル信号ROMOEとは、1ビットの信号である。

0035

次に、図3及び図4に基づいて、ROM制御回路36の動作を詳細に説明する。図3は、ROM制御回路36内の制御回路63に設けられているプリフェッチ制御をするステートマシン63aの処理フローを示す図であり、図4は、CPU31がROM34をアクセスした際の画像処理装置30内の信号のタイミングチャートを示す図である。

0036

これらの図に示すように、初期状態ではステートマシン63aはアイドルの状態にある。このアイドル状態で、CPU31がCPUバス50を用いて、システムアドレスデータ信号SYSADにROM34のアドレスnを出力し、システムコマンド信号SYSCMDにROM34へのリード要求rを出力する。また、CPU31は、これと同時に有効信号PVALIDをローにして、メモリ制御回路32に、これらシステムアドレスデータ信号SYSADとシステムコマンド信号SYSADを取り込ませる。

0037

メモリ制御回路32は、システムアドレスデータ信号SYSADに基づいて、アドレス信号ADDにアドレスnを出力するとともに、チップセレクト信号CSをローにする。このチップセレクト信号CSがローになったことをトリガーとして、ステートマシン63aは動作を開始する。また、アドレス信号ADDにアドレスnが入力されたROM制御回路36は、ROM34にROMアドレス信号ROMADDにアドレスnを出力する。

0038

ステートマシン63aのステップS0において、アドレスカウンタ60からのアドレスカウンタ信号ACNTがアドレスnになる。ステートマシン63aのステップS1、S2において、ROM34内においてアドレスnの検索とデータの読み出しが行われる。ステートマシン63aのステップS3において、ROM出力イネーブル信号ROMOEがローになる。ステートマシン63aのステップS4において、ROMデータ信号ROMDにアドレスnのデータD1が出力され、プリフェッチバッファ65に格納される。

0039

ステートマシン63aのステップS5において、プリフェッチバッファ65からメモリ制御回路32へのデータ信号DATAを用いて、データD1が出力され、出力イネーブル信号OEがローになる。また、これと同時に、アドレスカウンタ60がインクリメントされ、アドレスカウンタ信号ACNTがアドレスn+4になり、ROMアドレス信号ROMADDもアドレスn+4になる。このため、ROM34において、アドレスn+4の検索とデータの読み出しが行われる。なお、アドレス「n」の後に付される数字16進数表現されているものとする。

0040

ステートマシン63aのステップS6において、メモリ制御回路32はCPU31へ有効信号EVALIDをローにするとともに、システムアドレスデータ信号SYSADを用いてデータD1を出力する。これにより、CPU31はアドレスnのデータD1を取り込むことができる。また、これと同時に、ROM34からROMデータ信号ROMDを用いてアドレスn+4のデータD2が出力される。

0041

ステートマシン63aのステップS7〜S11においても、同様の動作が繰り返され、アドレスn+4のデータD2、アドレスn+8のデータD3、アドレスn+cのデータD4が、ROM制御回路36からデータ信号DATAを用いてメモリ制御回路32へ出力される。

0042

また、ステートマシン63aのステップS11においては、ステートマシン63aは次のプリフェッチを開始する。すなわち、アドレスカウンタ60がインクリメントをすることにより、アドレスカウンタACNT信号がアドレスn+10になる。このため、ROMアドレス信号ROMADDもアドレスn+10になる。

0043

ステートマシン63aのステップS12においては、レジスタ61からの比較アドレス信号CMPADがアドレスn+10になる。ステートマシン63aのステップS13、S14、S15において、ROM34内でアドレスn+10の検索とデータの読み出しが行われる。

0044

ステートマシン63aのステップS16において、ROMデータ信号ROMDがアドレスn+10のデータD5になり、プリフェッチバッファ65にデータD5が格納される。また、これと同時に、CPU31がCPUバス50を用いて、システムアドレスデータ信号SYSADにROM34のアドレスn+10を出力し、システムコマンド信号SYSCMDにROM34へのリード要求rを出力する。また、CPU31は、これと同時に有効信号PVALIDをローにして、メモリ制御回路32に、これらシステムアドレスデータ信号SYSADとシステムコマンド信号SYSADを取り込ませる。

0045

ステートマシン63aのステップS17において、アドレスカウンタ60がインクリメントをすることにより、アドレスカウンタACNT信号がアドレスn+14になる。このため、ROMアドレス信号ROMADDもアドレスn+14になる。また、これと同時に、メモリ制御回路32からのアドレス信号ADDがアドレスn+10になり、比較器62でこのアドレス信号ADDと比較アドレス信号CMPADとが比較される。ここで両者はともにアドレスn+10で等しいので、比較器62は比較結果信号CMPをハイにする。つまり、プリフェッチはヒットしたことになる。

0046

ステートマシン63aのステップS18において、プリフェッチがヒットしているので、プリフェッチバッファ65からプリフェッチしてあるアドレスn+10のデータD5がデータ信号DATAを用いて出力される。これにより、メモリ制御回路32はアドレスn+10のデータD5を取り込むことができる。つまり、メモリ制御回路32は、アドレスn+10をアドレス信号ADDを用いて出力した次のサイクルで、このアドレスn+10のデータD5を取り込むことができたことになる。また、これと同時に、アドレスn+14のデータD6がROMデータ信号ROMDを用いて出力され、プリフェッチバッファ65に格納される。

0047

ステートマシン63aのステップS19において、メモリ制御回路32はCPU31へ有効信号EVALIDをローにするとともに、システムアドレスデータ信号SYSADを用いてデータD5を出力する。これにより、CPU31はアドレスn+10のデータD5を取り込むことができる。また、これと同時に、アドレスカウンタ60がインクリメントをすることにより、アドレスカウンタACNT信号がアドレスn+18になる。このため、ROMアドレス信号ROMADDもアドレスn+18になる。

0048

ステートマシン63aのステップS20〜S23においても、同様の動作が繰り返され、アドレスn+14のデータD6、アドレスn+18のデータD7、アドレスn+1cのデータD8が、ROM制御回路36からデータ信号DATAを用いてメモリ制御回路32へ出力される。

0049

ステートマシン63aのステップS23において、プリフェッチバッファ65が空になった場合には、上述したステップS11からを繰り返すこととなる。また、上述したステップS12〜S23の間でプリフェッチがミスした場合には、ステートマシン63aはアイドル状態から処理を繰り返す。すなわち、ステップS12〜S23においてCPU31によるROM34のアクセスがなければ、ステップS23で処理が停止するが、ステップS12〜S23の間のいずれかでCPU31がROM34をアクセスし、かつ、プリフェッチミスをした場合には、最初に述べたアイドルの状態に戻る。

0050

以上のように、本実施形態に係る画像処理装置30によれば、ROMバス52とROM34との間にROM制御回路36を設け、CPU31がROM34をアクセスする前にROM制御回路36がROM34の次のアドレスに格納されているデータをプリフェッチすることとしたので、このプリフェッチがヒットした場合には、CPU31は高速にROM制御回路36からデータを読み出すことができる。

0051

すなわち、ROM34にはプログラム等の連続したアドレスが次々に読み出される可能性の高いシーケンシャルデータが格納されている。このためCPU31が、あるアドレスをアクセスした後には、次のアクセスでは、前回アクセスしたアドレスの次のアドレスをアクセスすることが予測される。この性質を利用して、CPU31が、あるアドレスをアクセスした場合には、ROM制御回路36はCPU31からの次のアクセスを待たずしてその次のアドレスのデータを先読みし、予めROM制御回路36内のプリフェッチバッファ65にそのデータを保持しておく。CPU31がプリフェッチバッファ65に保持したデータのアドレスをその後アクセスした場合には、ROM制御回路36はROM34をアクセスせずにプリフェッチバッファ65に保持したデータをCPU31へ送出する。このため、CPU31がROM34をアクセスするのに要する時間を見かけ上短縮することができる。

0052

しかも、一般的に、CPU31がROM34をアクセスした後に、次にROM34をアクセスするまでには、数クロックの時間がある場合がほとんどであるので、ROM制御回路36がROM31をプリフェッチすることにより、ROM34のアクセス時間を短縮できることが期待される。

0053

さらに、CPU31がROM34をアクセスした後に、SDRAM33をアクセスし、その後にROM34にアクセスする場合もある。このようにある程度時間が経過した後にCPU31がROM34にアクセスした場合には、ROM制御回路36は4ワード分のデータのプリフェッチが完了していることとなる。このため、CPU31がアクセスしようとしてるROM34のデータはプリフェッチバッファ65に保持されており、このプリフェッチバッファ65保持されているデータはCPU31が高速に読み出すことができるので、やはりアクセス時間の短縮を図ることができる。

0054

〔第2実施形態〕上述した第1実施形態は、ROM制御回路がCPUの実行するプログラムを格納しているROMを先読みするものであったが、第2実施形態は、RAM制御回路が画像作成用の出力データを格納しているSDRAMを先読みするものである。以下、図面に基づいて詳細に説明する。

0055

図5は、本発明の第2実施形態に係るページプリンタの概略構成を示すブロック図である。なお、上述した第1実施形態と同様の部分については、同一符号を付するものとして、その説明は省略する。

0056

この図5に示すように、第2実施形態に係る画像処理装置30は、上述した第1実施形態にRAM制御回路38に変更を加えて、RAM制御回路38Aとしたたものである。このRAM制御回路38Aも、ROM制御回路36とともに、本実施形態における記憶装置制御回路を構成している。

0057

このRAM制御回路38Aは、CPU31がSDRAM33をアクセスする際の制御を行う回路であり、SDRAM33よりも高速でCPU31がデータを読み出すことができるよう構成されている。このRAM制御回路38Aは、CPU31から指定されたアドレスのデータをSDRAM33から読み出すとともに、次にアクセスすることが予測されるアドレスのデータを予め読み出して保持しておく。そして、この予め読み出したアドレスのデータを、CPU31がその後のサイクルでSDRAM33から読み出そうとした場合には、このRAM制御回路38Aが保持しているデータをCPU31に送出することにより、読み出し時間の短縮を図る。本実施形態では、SDRAM33には、高さ方向と横幅方向とから構成されるバンドバッファ70(図6参照)が形成されている。

0058

次に、図6及び図7に基づいて、CPU31が次に読み出すSDRAM33のアドレスを如何にして予測するかを説明する。図6は、SDRAM33に形成されるバンドバッファ70の全体構成を示す図であり、図7は、文字データをバンドバッファ70に書き込む手順を説明するための図である。

0059

図6に示すように、バンドバッファ70は、全体を1ワード分の複数のセル71に分割することにより構成されている。ページプリンタの場合、1ページの印刷イメージを生成するために、この小容量のメモリからなるバンドバッファ70を繰り返し使用する。つまり、1ページ分の印刷イメージを小容量のバンドバッファ70のサイズに分割して印刷を行う。

0060

具体的には、バンドバッファ70に文字等のビットマップを書き込んで、最終的な印刷イメージを作り上げる。この作り上げられた印刷イメージは、入出力制御回路37を介して、出力データとして印刷機構20に送られる。印刷機構20に印刷イメージである出力データを送信し終えたバンドバッファ70はクリアされ、そのページにおける他の部分の印刷イメージが再び展開される。この処理を繰り返すことにより、1ページ分の印刷が行われる。

0061

図7に示すように、文字データのようなものをバンドバッファ70に書き込む場合、文字データのセル72aのデータとバンドバッファ71aのデータとをCPU31が取り込んで、バンドバッファ71aのデータに文字データのセル72aのデータを加えて、バンドバッファ70のセル71aに書き込む。

0062

次に、文字データのセル72bのデータとバンドバッファ71aのデータとをCPU31が取り込んで、バンドバッファ71aのデータに文字データのセル72bのデータを加えて、バンドバッファ70のセル71aに書き込む。この際、文字データのセル72b中の右側のデータはバンドバッファ70のセル71aに書き込みきれないので、CPU31はバンドバッファ70のセル71bのデータを読み込んで、バンドバッファ71bのデータに文字データのセル72b中の右側のデータを加えて、バンドバッファ70のセル71bに書き込む。

0063

次に、文字データのセル72cのデータとバンドバッファ71bのデータとをCPU31が取り込んで、バンドバッファ71bのデータに文字データのセル72cのデータを加えて、バンドバッファ70のセル71bに書き込む。このようにして、CPU31は1ライン目のビットマップをバンドバッファ70に展開する。同様にして、CPU31は2ライン目、3ライン目、…のビットマップをバンドバッファ70に展開する。

0064

このようにして、CPU31はバンドバッファ70に文字データを展開するので、2ライン目の展開の際に、CPU31がバンドバッファ70から読み込むセルのアドレスは、1ライン目のアドレスにバンドバッファ70の横幅分のアドレスを加算したものになる。したがって、1ライン目の展開が終了した時点で、2ライン目のセル71cのデータを予め読み出して、RAM制御回路38Aが保持しておく。そして、CPU31がバンドバッファ70のセル71cのデータを読み出そうとした場合には、RAM制御回路38Aが保持するセル71cのデータをCPU31へ送出することにより、RAM33からの読み出しに要する時間を短縮することができる。これにより、CPU31がバンドバッファ70に印刷イメージを作り上げるのに要する時間を短縮することができ、バンドバッファ70への描画作業の高速化を図ることができる。

0065

なお、本発明は上記実施形態に限定されずに種々に変形可能である。例えば、第2実施形態においては、ROM制御回路36とRAM制御回路38Aとの双方にプリフェッチ機能を設けたが、ROM制御回路36のプリフェッチ機能は省略してRAM制御回路38のみプリフェッチ機能を設けるようにしてもよい。

0066

また、上述した第1実施形態では、プリフェッチバッファ65の数は1個とし、バッファサイズは4ワードであるとしたが、これに限られるものではない。例えば、2個や4個のプリフェッチバッファ65を設け、それぞれのプリフェッチバッファ65が別々のアドレスのプリフェッチ動作を行うようにすれば、プリフェッチミスが減少し、さらなる高速化を期待することができる。

0067

さらに、上述した第2実施形態においては、RAM制御回路38AをSDRAM33に形成されるバンドバッファ70への書き込み動作に対しても有効に作用させることもできる。例えば、CPU31は、バンドバッファ70の1つのセル71からデータを読み込んで、演算(画像の論理和など)を行った後、同じセル71に書き込みを行うこととなる。このため、RAM制御回路38Aにプリフェッチされているセル71に書き込みを行うようにすれば、SDRAM33に対して書き込みを行うより、高速に処理することができる。つまり、SDRAM33よりRAM制御回路38Aの方がアクセススピードが高速なので、読み込み及び書き込みに要する時間を見かけ上短縮することができる。

0068

また、上記実施形態では、本発明を画像出力装置の一例であるページプログラムに適用した場合を説明した。しかし、本発明は画像出力装置に限らず、CPU31等からなる中央処理装置と、SDRAM33等からなる揮発性記憶装置と、ROM34等からなる不揮発性記憶装置とを有する情報処理装置に適用することができる。

発明の効果

0069

以上説明したように、本発明によれば、中央処理装置が記憶装置におけるあるアドレスをアクセスした場合に、次に中央処理装置がアクセスするアドレスを予測し、この予測したアドレスのデータを記憶装置から予め読み出して保持しておくとともに、この予測したアドレスを中央処理装置がアクセスしてきた場合には、この保持していたデータを中央処理装置へ送出する記憶装置制御回路を設けたので、中央処理装置が記憶装置をアクセスする際に要する時間を短縮することができる。

図面の簡単な説明

0070

図1本発明の第1実施形態に係るページプリンタの内部構造を示すブロック図。
図2図1におけるROM制御回路の内部構成を示すブロック図。
図3ROM制御回路内に設けられたステートマシンの処理フローを示す図。
図4CPUがROMから読み出しを行った場合における画像処理装置内の各種信号のタイミングチャートを示す図。
図5本発明の第2実施形態に係るページプリンタの内部構造を示すブロック図。
図6SDRAMに形成されるバンドバッファの全体構成を示す図。
図7ビットマップデータからなる文字データをバンドバッファに展開する手順を説明するための図。
図8従来のページプリンタの内部構造を示すブロック図。

--

0071

10プリンタ
20印刷機構
30画像処理装置
31 CPU
32メモリ制御回路
33 SDRAM
34 ROM
35コネクタ
36ROM制御回路
37入出力制御回路
38RAM制御回路
38A RAM制御回路
40 コンピュータ

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