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図面 (16)

課題

バルク単結晶匹敵する高品質薄膜を作成し、特性の優れた半導体デバイスを作成する。

解決手段

チャネル層11は、例えば、酸化亜鉛ZnO等の半導体で形成される。チャネル層111には、ソース12、ドレイン13、ゲート14、ゲート絶縁層15が設けられ、FETが形成される。基板16は、チャネル層11の薄膜材料に応じて、両者の格子定数整合性を考慮して適宜のものが選択される。例えば、チャネル層の半導体のベースをZnOとすると、基板16は、ScAlMgO4等を用いることができる。

概要

背景

従来より、半導体デバイスにおいて、例えば、トランジスタとしては、アモルファスシリコン多結晶シリコン等を用いた薄膜トランジスタが用いられている。また、最近、半導体デバイスを製造するための薄膜材料として、酸化亜鉛(ZnO)が、注目されており、紫外光発光素子や透明トランジスタなど、光・電子デバイスとして既存の応用を置き換えるだけでなく、全く新しい用途を開拓しつつある。現在、ZnOを用いた発光素子やトランジスタを作製する際には、基板としてはサファイアが用いられる。

また、従来より、半導体デバイスを作製するに当たり、基板上に高品質薄膜を形成することが、切望されている。ここで、薄膜の結晶性コヒーレンシ)の品質を決定する要因としては、次のような点がある。
(a)結晶粒サイズ
(b)格子面間隔ゆらぎ(歪み)
(c)格子面方向のゆらぎ(配向性モザイクネス)
すなわち、一般に、高品質な結晶とは、(a)結晶粒サイズが大きく、(b)格子面間隔のゆらぎが小さく、(c)モザイクネスが小さいものである。

概要

バルク単結晶匹敵する高品質の薄膜を作成し、特性の優れた半導体デバイスを作成する。

チャネル層11は、例えば、酸化亜鉛ZnO等の半導体で形成される。チャネル層111には、ソース12、ドレイン13、ゲート14、ゲート絶縁層15が設けられ、FETが形成される。基板16は、チャネル層11の薄膜材料に応じて、両者の格子定数整合性を考慮して適宜のものが選択される。例えば、チャネル層の半導体のベースをZnOとすると、基板16は、ScAlMgO4等を用いることができる。

目的

本発明は、以上の点に鑑み、ZnO等のII族酸化物、又は、GaN等のIII族窒化物等の薄膜材料と、格子整合の極めて良い酸化物結晶を基板として使用することにより、薄膜材料の質を飛躍的に向上し、バルク単結晶に匹敵する高品質の薄膜を作成し、特性の優れた半導体デバイスを作成することを目的とする。また、本発明は、粒界がほとんど無く、粒サイズが大きく、格子面間隔のゆらぎも小さく、モザイクネスも極めて小さい、殆ど単結晶に近い高品質のZnO、GaN等の半導体薄膜を形成することを目的とする。

本発明は、例えば、ScAlMgO4(SCAM)結晶等がZnOに対して格子不整合が小さいことから(約0.13%)、その基板上にほぼ単結晶のZnO薄膜を作製することを目的とする。また、本発明は、従来のようなサファイア基板等を用いた場合に比べて、電子移動度が高く、ZnO単結晶に近い、SCAM基板上のZnOを形成することを目的とする。また、本発明は、透明半導体材料であるZnOと、透明高絶縁性のSCAM基板とを組み合わせることで、透明な半導体デバイスを作製することができるとともに、ヘテロ構造デバイスの性能を著しく向上することを目的とする。

また、本発明は、トランジスタ等に適用することで、スイッチング速度を高速とすることを目的とする。また、本発明は、電界効果トランジスタ等に適用することで、電界印加したときの空乏層幅が広がるので、スイッチング用ゲート電圧が低くて済むようにすることを目的とする。また、本発明は、発光素子に適用することで、発光効率を向上することを目的とする。本発明は、電界効果トランジスタやバイポーラトランジスタGaNベースの窒化物青色レーザを含む発光素子(LED、レーザ)、表面弾性波素子SAW)、センサ等の各種電子デバイスに、適用することで、それらの性能を向上させることを目的とする。

効果

実績

技術文献被引用数
11件
牽制数
17件

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請求項1

LnABO4又はLnAO3(BO)n(Ln:Sc,In,Lu,Yb,Tm,Ho,Er,Y等の希土類元素、A:Fe,Ga,Al、B:Mn,Co,Fe,Zn,Cu,Mg,Cd)を基本構造とするいずれかの材料を用いた基板と、酸化亜鉛ZnO、酸化マグネシウム亜鉛MgxZn1−xO、酸化カドミウム亜鉛CdxZn1−xO、酸化カドミウムCdO等のII族酸化物のいずれかの材料を用い、前記基板上に形成された半導体層とを備えた半導体デバイス

請求項2

前記基板の材料として、ScAlMgO4、ScAlZnO4、ScAlCoO4、ScAlMnO4、ScGaZnO4、ScGaMgO4、又は、ScAlZn3O6、ScAlZn4O7、ScAlZn7O10、又は、ScGaZn3O6、ScGaZn5O8、ScGaZn7O10、又は、ScFeZn2O5、ScFeZn3O6、ScFeZn6O9のいずれかを用い、前記半導体層の材料として、ZnOを用いたことを特徴とする請求項1に記載の半導体デバイス。

請求項3

前記基板の材料として、ScAlO3(ZnO)n、ScFeO3(ZnO)n、ScGaO3(ZnO)n、InFeO3(ZnO)n、InGaO3(ZnO)n、InAlO3(ZnO)n、YbAlO3(ZnO)n又はLuAlO3(ZnO)nのいずれかを用い、前記半導体層の材料として、ZnOを用いたことを特徴とする請求項1に記載の半導体デバイス。

請求項4

ScAlBeO4、ScBMgO4又はScBBeO4、又は、lnAO3(MgO)n(ここで、A:Fe,Ga,Al)を基本構造とするいずれかの材料を用いた基板と、GaN、AlN、InGaN又はAlInNのいずれかの材料を用い、前記基板上に形成された半導体層とを備えた半導体デバイス。

請求項5

前記基板と前記半導体層との間に、さらに、前記半導体層と同じ組成又は構造の材料をベースとして不純物をわずかにドープした又はドープしない絶縁性材料を用いた緩衝層をさらに備えたことを特徴とする請求項1乃至4のいずれかに記載の半導体デバイス。

請求項6

前記半導体層としてZnOを用い、前記緩衝層として、1価の価数を取りうる元素又はV族元素をわずかにドープした絶縁性ZnO等の絶縁性材料、又はドープしない純粋な絶縁性ZnO等の絶縁性半導体を用いたことを特徴とする請求項5に記載の半導体デバイス。

請求項7

前記基板と同じ基本構造の材料を用いた絶縁層をさらに備えたことを特徴とする請求項1乃至6のいずれかに記載の半導体デバイス。

請求項8

前記半導体層と同じ組成又は構造の材料をベースとして用い、前記半導体層上に形成された発光層と、前記半導体層と同じ組成又は構造の材料をベースとして用い、前記発光層上に形成され、前記半導体層と異なるチャネルの第2の半導体層とをさらに備えたことを特徴とする請求項1乃至7のいずれかに記載の半導体デバイス。

請求項9

前記発光層は、(Mg,Zn)O及びZnOの多層構造、(Zn,Cd)O及びZnOの多層構造、又は、(Mg,Zn)O及び(Zn,Cd)Oの多層構造のいずれかを用いたことを特徴とする請求項8に記載の半導体デバイス。

請求項10

前記半導体層は絶縁性半導体であり、前記半導体層上に形成された入力電極及び出力電極とをさらに備え、フィルタ特性を有することを特徴とする請求項1乃至7のいずれかに記載の半導体デバイス。

技術分野

0001

本発明は、半導体デバイス係り、特に、II族酸化物又はIII族窒化物薄膜材料とし、これと格子整合性の良い酸化物単結晶基板とすることで、高品質単結晶薄膜を形成した半導体素子、及び、その発光素子及び表面弾性波素子SAW、Surface Acoustic Wave)等への応用に関する。

背景技術

0002

従来より、半導体デバイスにおいて、例えば、トランジスタとしては、アモルファスシリコン多結晶シリコン等を用いた薄膜トランジスタが用いられている。また、最近、半導体デバイスを製造するための薄膜材料として、酸化亜鉛(ZnO)が、注目されており、紫外光発光素子や透明トランジスタなど、光・電子デバイスとして既存の応用を置き換えるだけでなく、全く新しい用途を開拓しつつある。現在、ZnOを用いた発光素子やトランジスタを作製する際には、基板としてはサファイアが用いられる。

0003

また、従来より、半導体デバイスを作製するに当たり、基板上に高品質な薄膜を形成することが、切望されている。ここで、薄膜の結晶性コヒーレンシ)の品質を決定する要因としては、次のような点がある。
(a)結晶粒サイズ
(b)格子面間隔ゆらぎ(歪み)
(c)格子面方向のゆらぎ(配向性モザイクネス)
すなわち、一般に、高品質な結晶とは、(a)結晶粒サイズが大きく、(b)格子面間隔のゆらぎが小さく、(c)モザイクネスが小さいものである。

発明が解決しようとする課題

0004

しかしながら、従来のサファイア等を用いた基板では、薄膜材料であるZnOとの格子不整合が18%程度と大きいものであった。そのため、従来の薄膜においては、粒界が存在したり、モザイクネスが大きくなるなど、高品質の単結晶薄膜を形成することが困難であった。また、従来、デバイス性能については、本来ZnOがもつ性能を十分に発揮することができず、必ずしも最適な基板を作製することができなかった。

0005

本発明は、以上の点に鑑み、ZnO等のII族酸化物、又は、GaN等のIII族窒化物等の薄膜材料と、格子整合の極めて良い酸化物結晶を基板として使用することにより、薄膜材料の質を飛躍的に向上し、バルク単結晶匹敵する高品質の薄膜を作成し、特性の優れた半導体デバイスを作成することを目的とする。また、本発明は、粒界がほとんど無く、粒サイズが大きく、格子面間隔のゆらぎも小さく、モザイクネスも極めて小さい、殆ど単結晶に近い高品質のZnO、GaN等の半導体薄膜を形成することを目的とする。

0006

本発明は、例えば、ScAlMgO4(SCAM)結晶等がZnOに対して格子不整合が小さいことから(約0.13%)、その基板上にほぼ単結晶のZnO薄膜を作製することを目的とする。また、本発明は、従来のようなサファイア基板等を用いた場合に比べて、電子移動度が高く、ZnO単結晶に近い、SCAM基板上のZnOを形成することを目的とする。また、本発明は、透明半導体材料であるZnOと、透明高絶縁性のSCAM基板とを組み合わせることで、透明な半導体デバイスを作製することができるとともに、ヘテロ構造デバイスの性能を著しく向上することを目的とする。

0007

また、本発明は、トランジスタ等に適用することで、スイッチング速度を高速とすることを目的とする。また、本発明は、電界効果トランジスタ等に適用することで、電界印加したときの空乏層幅が広がるので、スイッチング用ゲート電圧が低くて済むようにすることを目的とする。また、本発明は、発光素子に適用することで、発光効率を向上することを目的とする。本発明は、電界効果トランジスタやバイポーラトランジスタGaNベースの窒化物青色レーザを含む発光素子(LED、レーザ)、表面弾性波素子(SAW)、センサ等の各種電子デバイスに、適用することで、それらの性能を向上させることを目的とする。

課題を解決するための手段

0008

本発明の第1の解決手段によると、
LnABO4又はLnAO3(BO)n
(Ln:Sc,In,Lu,Yb,Tm,Ho,Er,Y等の希土類元素
A:Fe,Ga,Al、
B:Mn,Co,Fe,Zn,Cu,Mg,Cd)を基本構造とするいずれかの材料を用いた基板と、酸化亜鉛ZnO、酸化マグネシウム亜鉛MgxZn1−xO、酸化カドミウム亜鉛CdxZn1−xO、酸化カドミウムCdO等のII族酸化物、又は、窒化ガリウムGaN、窒化アルミニウムAlN、窒化インジウムInN等のIII族窒化物のいずれかの材料を用い、前記基板上に形成された半導体層とを備えた半導体デバイスを提供する。

0009

さらに、本発明は、発光素子及びSAW等の光・電子デバイスへ応用した半導体デバイスを提供する。

発明を実施するための最良の形態

0010

(1)電解効果トランジスタ(Field Effect Transistor、FET
図1に、本発明に係る半導体デバイスの第1の実施の形態の断面図を示す。図1(A)に示されるように、第1の実施の形態の半導体デバイスは、FETに関するものであり、チャネル層(半導体層)11、ソース12、ドレイン13、ゲート14、ゲート絶縁層15、基板16を備える。基板16の上には、チャネル層11が形成される。チャネル層11には、ゲート絶縁層15、ソース12及びドレイン13が形成される。ゲート絶縁層15の上には、ゲート14が形成される。

0011

図1(B)には、第1の実施の形態の変形例が示される。このトランジスタは、基板16の上に、チャネル層11が形成される。さらに、チャネル層11には、ソース12及びドレイン13がオーミック接合により、ゲート14がショットキー接合により、それぞれ形成される。この例では、図1(A)と比べてゲート絶縁層15がないため、ソース12及びドレイン13とゲート14との間は適当な隙間が設けられる。

0012

以下に、本発明の主な特徴である各構成要素の材料について説明する。まず、チャネル層11は、FETの構造により、適宜の導電性又は絶縁性半導体で形成される。チャネル層11の材料としては、周知の半導体材料の他にも、例えば、酸化亜鉛ZnO、酸化マグネシウム亜鉛MgxZn1−xO、酸化カドミウム亜鉛CdxZn1−xO、酸化カドミウムCdO等のII族酸化物のいずれかを用いることができる。また、チャネル層11としては、窒化ガリウムGaN、窒化アルミニウムAlN、窒化インジウムInN、InGaN又はAlInN等のIII族窒化物を用いることもできる。チャネル層11は、ドープ無し、純粋又は純粋に近い薄膜材料を用いる。なお、チャネル層11として、ドープ有りのものを用いても良い。また、これらの薄膜材料は、n形又はp形のいずれの形でも良い。

0013

図2に、チャネル層に用いられる代表的な薄膜材料の一例とその格子定数を表す図を示す。一例として、図示の各材料を対象として説明するが、これに限定されるものではない。

0014

つぎに、基板16としては、絶縁性材料が用いられる。本発明では、基板16に、チャネル層11の格子定数と近い格子定数を持つような、整合性の良い材料を用いることで、質の高いチャネル層11を形成するようにした。一例として、チャネル層11にZnOが用いられた場合、基板16として、最も高性能な材料のひとつとして、例えば、酸化亜鉛単結晶又はScAlMgO4単結晶等を用いると、その基板上にチャネル層11又はソース12並びにドレイン13等を高品質でエピタキシャル成長させることが可能である。

0015

以下に、チャネル層11に用いられる薄膜材料の格子定数と、整合性の高い(即ち、その格子定数と近い格子定数を持つ)基板6の材料について組合せの例を説明する。まず、チャネル層11の薄膜材料がZnO等のII族酸化物の場合を説明する。例えば、ZnOの場合は、以下のような基板材料を選択することができる。第1に、基板16としては、例えば、以下のようなLnABO4を基本構造とする材料(LnABO4の組成をもち、かつ、YbFe2O4構造をもつ結晶群)を用いることができる。すなわち、
LnABO4
ここで、Ln:Sc,In,Lu,Yb,Tm,Ho,Er,Y等の希土類元素
A:Fe,Ga,Al
B:Mn,Co,Fe,Zn,Cu,Mg,Cd
このような基板材料の格子定数は、約3.2〜3.5Åである。このような基本構造をとる材料としては、例えば、ScAlMgO4などがある。

0016

図3に、LnABO4についての格子定数とイオン半径との関係図を示す。横軸は、Ln酸化物の配位数6のイオン半径であり、縦軸は、格子定数である。図示されるように、格子定数について分析すると、Lnの元素のイオン半径(原子の大きさ)が、大きくなっていくと、LnABO4の格子定数も増えることがわかる。また、ZnO、GaN及びAlNの格子定数が横線破線)で図示され、この格子定数に近いLnABO4を基本構造とする酸化物が示される。

0017

また図4に、LnABO4を基本構造とする基板材料の一例とその格子定数を表す図を示す。これは、一例として、比較的小さな格子定数を持つ材料として、ScAlMgO4、ScAlZnO4、ScAlCoO4、ScAlMnO4、ScGaZnO4、ScGaMgO4を示した。図2に示したように、ZnOの格子定数は3.249Åであるから、図6に示されたような基板材料のいずれかを用いると、格子定数の整合性が良いものとなる。なお、整合性の良い基板材料としては、図3に示されるように、ScAlCuO4、InAlMgO4等も挙げられ、また、これらに限定されるものではない。

0018

さらに、基板16としては、ZnOにマッチさせようとすると、以下のようなZnOを添加した酸化物材料も用いることもできる。一般式で表すと、以下のようなLnAO3(BO)nを基本構造とする材料(LnAO3(BO)nの組成をもち、かつ、Yb2Fe3O7構造をもつ結晶群)を適宜用いることができる。すなわち、
LnAO3(BO)n
ここで、Ln:Sc,In,Lu,Yb,Tm,Ho,Er,Y等の希土類元素
A:Fe,Ga,Al
B:Mn,Co,Fe,Zn,Cu,Mg,Cd
このように、LnABO4構造にZnOを混入していくと、ZnOが格子の隙間に入ることにより、ZnOの格子定数と近い物質を合成することができる。nを無限大にすると、格子定数は、3.249(ZnOの格子定数)に限りなく近づく。

0019

図5に、LnAO3(BO)nについての格子定数とイオン半径との関係図を示す。横軸は、Ln酸化物の配位数6のイオン半径であり、縦軸は、格子定数である。図3と同様に、格子定数について分析すると、Lnの元素のイオン半径(原子の大きさ)が、大きくなっていくと、LnAO3(BO)nの格子定数も増えることがわかる。また、ZnO、GaN及びAlNの格子定数が横線(破線)で図示され、この格子定数に近いLnAO3(BO)nを基本構造とする酸化物が示される。

0020

図示されるように、具体的には、例えば、
ScAlO3(ZnO)n
ScFeO3(ZnO)n
ScGaO3(ZnO)n
InFeO3(ZnO)n
InGaO3(ZnO)n
InAlO3(ZnO)n
YbAlO3(ZnO)n
LuAlO3(ZnO)n
等を用いると格子整合性が良い。さらに、この中でも、例えば、ScAlZn3O6、ScAlZn4O7、ScAlZn7O10、又は、ScGaZn3O6、ScGaZn5O8、ScGaZn7O10、又は、ScFeZn2O5、ScFeZn3O6、ScFeZn6O9等の各材料を用いることができる。

0021

第2に、チャネル層11の薄膜材料がGaN、AlN等のIII族窒化物の場合を説明する。例えば、図2に示したように、GaN及びAlNの格子定数は、それぞれ3.112Å及び3.189Åである。図3及び図4に例示されたLnABO4構造をとる酸化物結晶は、格子定数が小さくても3.2Å程度であるから、GaN及びAlNの格子定数にマッチし得る結晶としては、例えば、その中でも最小のScAlMgO4、ScAlZnO4等が挙げられる。

0022

また、図3図5に例示した材料の他に、格子定数が比較的小さく、GaN及びAlN等に整合性が良い物質としては、以下のものが挙げられる。すなわち、
ScAlBeO4
ScBMgO4
ScBBeO4
等である。また、上述のような一般式LnAO3(BO)nにおいて、BとしてMgを選択した材料が整合性が良い。すなわち、この基板は、上述のような酸化物基板材料にMgOを添加したものである。

0023

つぎに、ゲート絶縁層15としては、適宜の絶縁性材料が用いられる。ゲート絶縁層15は、チャネル層11の材料と格子マッチングの良い高絶縁性の材料を用いることができる。上述のように、チャネル層11の薄膜材料に応じて、基板16について格子定数の整合性の良い材料を用いたのと同様に、適宜の格子整合性の良い絶縁層15を選択することができる。例えば、ZnOをチャネル層11とした場合、例えば、ScAlMgO4等をゲート絶縁層15として用いることができる。また、ゲート絶縁層15としては、例えば、1価の価数を取りうる元素又はV族元素をドープした絶縁性ZnO等の透明絶縁性材料を用いることもできる。1価の価数を取りうる元素としては、例えば、I族元素(Li,Na,K,Rb,Cs)、Cu,Ag,Au等がある。V族元素としては、N,P,As,Sb,Bi等がある。こうすることで、両方の層は、全ての面内の格子定数が1%以内で一致することになり、相互にエピタキシャル成長が可能であり、格子整合性のよい半導体デバイスを得ることができる。また、ゲート絶縁層15に、強誘電性の材料を用いることにより、トランジスタ自体がメモリ機能を有するようにすることもできる。強誘電性の材料として、例えば、Zn1−xLixO、Zn1−x(LiyMgx−y)O等を用いることができる。なお、ゲート絶縁層15としては、例えば、ガラスビニールプラスティック等の絶縁体を用いても良い。ゲート絶縁層15としては、その他にも、Al2O3,MgO,CeO2,SiO2、等の絶縁性酸化物を用いることができる。

0024

以上の説明では、ゲート絶縁層15について述べたが、他の適宜の絶縁層を形成する場合にも、同様の材料を用いることができる。これにより、格子整合性の良い半導体デバイスを製造することが可能となる。

0025

また、ソース12、ドレイン13又はゲート14は、適宜の電極材料を用いることができる。電極材料としては、チャネル層11と同じ材料をベースとして、適宜不純物をドープした又はドープしない導電性材料を用いることができる。ZnO等をベースとする電極としては、例えば、III族元素(B,Al,Ga,In,Tl)、VII族元素(F,Cl,Br,I)、I族元素(Li,Na,K,Rb,Cs)、V族元素(N,P,As,Sb,Bi)のいずれかをドープした導電性ZnO、又は各種元素をドープしない導電性ZnO等が用いられる。ここで、これらの元素をドープする場合、ドープ量は適宜設定することができる(例えば、高濃度にn形をドープしたn++−ZnO等を用いることができるが、これに限定されない)。このようなチャネル層11等と同じ構造・組成の材料をベースとすることで、格子定数の整合性の良い高品質な半導体デバイスを作製することができる。また、その他に、例えば、Al、Cu等の金属や、高ドープした半導体ポリシリコン等を用いることができる。さらに、ソース12、ドレイン13又はゲート14としては、その他に、In2O3、SnO2、(In−Sn)Oxなどの透明導電体を用いることもできる。

0026

(2)緩衝層のある基板を備えたFET
図6に、本発明に係る半導体デバイスの第2の実施の形態の断面図を示す。図6(A)に示されるように、第2の実施の形態は、FETに関するものあり、ソース12、ドレイン13、ゲート14、ゲート絶縁層15、チャネル層17、緩衝層18、基板16を備える。

0027

チャネル層11が、ドープしてない純粋な場合又はわずかに不純物がドープされた場合には、図1のような構成により、基板16とチャネル層11の格子定数の整合性は良いものとなる。一方、この第2の実施の形態は、チャネル層17に、不純物がかなりの量(例えば、10〜20%程度等)ドープされたものを用いる場合等について、さらに格子定数の整合性を高めることができるようにしたものである。ここでは、そのために、緩衝層18を基板16とチャネル層17の間に設けるようにした。

0028

チャネル層17は、第1の実施の形態と同様の組成の材料が用いられるが、ここでは、特に、不純物が比較的大量にドープされたものを用いることができる。また、基板16については、第1の実施の形態と同様に、チャネル層17に応じて、整合性の高い材料が適宜用いられる。緩衝層17としては、II族酸化物又はIII族窒化物をチャネル層17として用いた場合、それと同じ組成でドープ量をわずかとした又はドープしない絶縁性材料を用いることができる。例えば、チャネル層17として例えばZnOを用いた場合、緩衝層17は、1価の価数を取りうる元素又はV族元素をわずかにドープした絶縁性ZnO等の絶縁性材料、又はドープしない純粋な絶縁性ZnO等の絶縁性半導体を用いることができる。1価の価数を取りうる元素としては、例えば、I族元素(Li,Na,K,Rb,Cs)、Cu,Ag,Au等がある。V族元素としては、N,P,As,Sb,Bi等がある。第2の実施の形態においても、第1の実施の形態で説明したように、チャネル層17と、その薄膜材料と同様の組成の材料を用いた緩衝層18と、基板16との各々の材料の組み合わせは、格子定数の整合性を考慮して適宜のものを選択することができる。

0029

(3)半導体デバイスの特性
以下に、本発明の好適な例として、第1の実施の形態のようなScAlMgO4基板上形成されたZnO薄膜と、従来のようなサファイア基板上に形成されたZnO薄膜との特性を比較して説明する。この例では、レーザ分子線エピタキシ法又はパルスレーザ堆積法を用い、基板温度300〜1000度で、ZnOを形成したものである。

0030

図7に、酸化亜鉛薄膜及び酸化亜鉛バルク単結晶の電気特性の比較説明図を示す。この図では、ScAlMgO4基板上及びサファイア基板上(α−Al2O3基板上)にそれぞれ酸化亜鉛薄膜が形成された場合と、水熱合成法で作成された酸化亜鉛バルク単結晶の電気特性が比較される。電気特性としては、移動度μと、室温での電子又はキャリア濃度を示すドナー濃度NDとの関係が示される。なお、抵抗率ρと、移動度μ及びドナー濃度NDとの関係は、
ρ=1/(eμND)
となる。但し、eは、電荷素量である。

0031

ZnO本来の物性を表すものとして、バルク単結晶の特性が示される。バルクZnO単結晶は、移動度が大で、ドナー濃度が小さく、良質の特性をもつ。このようなバルク単結晶の特性に近づけることが、本発明の目標のひとつである。一方、従来のサファイア基板上にZnOを形成した場合は、移動度が小さく、ドナー濃度が大きい。これに対し、本発明のScAlMgO4基板上にZnOを形成した場合は、従来と比較して、移動度が大で、ドナー濃度が小さく、ZnOバルク単結晶に近い良質な特性を得ることができる。さらに、この図では、本発明ではもともと混入されるドナー濃度が小さいことが示されるので、ドナー又はアクセプタ添加量を調整することによって、ドナー濃度及びアクセプタ濃度制御範囲設定範囲が大きくとることができる。本発明によると、図示のように、キャリア濃度が1015cm−3程度、電子移動度が60〜70cm2/Vs程度の薄膜が、再現性良く形成することができる。なお、これらの特性の違いは、欠陥、不純物、粒界等が原因と考えられる。

0032

そして、この図から判断されるように、本発明をトランジスタ等に適用すると、スイッチング速度を高速とすることができる。また、本発明を電界効果トランジスタ等に適用すると、電界を印加したときの空乏層幅が広がるので、スイッチング用ゲート電圧が低くて済む。また、本発明を、発光素子に適用すると、発光効率を向上することができる。

0033

図8に、酸化亜鉛薄膜及び酸化亜鉛バルク単結晶のX線逆格子マッピングの比較説明図を示す。この図では、ScAlMgO4基板上及びサファイア基板上にそれぞれZnO薄膜が形成された場合と、水熱合成法で作成された酸化亜鉛バルク単結晶の作成されたZnO薄膜が形成された場合のX線逆格子マッピングが示される。また、この図では、z方向の格子定数の逆数Qz(縦軸)と、x方向の格子定数の逆数Qx(横軸)との逆格子空間が示される。図示の矢印ような方向で、(a)粒サイズの逆数、(b)格子面間隔のゆらぎ、(c)格子面方向のゆらぎ(モザイクネス)が、それぞれ表される。また、ここでは、一例として非対称回折面として、ZnO(114)についての特性を示すが、回折面(115)、(104)、(105)の各々についても同様な結果を得ることができる。

0034

図示のように、本発明によると、従来に比べ、(a)粒サイズが大きく、(b)格子面間隔のゆらぎが小さく、且つ、(c)格子面方向のゆらぎ(モザイクネス)が小さいことがわかる。そして、本発明によると、従来に比べ、結晶性が大幅に改善され、モザイクネスや粒サイズ等がバルク単結晶と同様な単結晶ZnO薄膜を得ることができる。また、図から、本発明において、格子定数がバルクに近づいたこと、及び、回折ピークシャープになっている点がわかる。

0035

図9に、X線ロッキングカーブ半値幅基板温度依存性についての比較説明図を示す。この図では、ScAlMgO4基板上及びサファイア基板上のZnOについて、半値幅と成膜温度との関係が示される。一般に、X線ロッキングカーブの半値幅は、格子面方向のゆらぎ(モザイクネス)及び粒サイズを表すものである。すなわち、本発明は、X線ロッキングカーブの半値幅が、従来例に比べて小さいので、これらについての特性が良いことがわかる。例えば、本発明のようにScAlMgO4基板を用いると、成膜温度が300℃程度の低温で作成したZnO薄膜であっても、従来のサファイア基板上に1000℃で堆積した薄膜と同程度のモザイクネス及び粒サイズとなり、非常に高い結晶性の薄膜を得ることができることがわかる。一般に、高い温度で薄膜を形成すると、層間に拡散が起こる場合があるが、本発明は、これを減少又は防止することができる。

0036

図10に、薄膜表面の平坦さについての比較説明図を示す。図より、本発明によるScAlMgO4基板上のZnO薄膜表面は、従来のサファイア基板上のZnO薄膜表面に比べて、表面の凹凸が格段に小さいことがわかる(例えば、精密な計測によると1/100程度)。本発明では、ZnO薄膜表面は、0.26nm(c軸長の1/2)又は0.52nm(c軸長)のステップと、表面が原子レベルで平坦な薄膜を形成できる。

0037

図11に、窒素濃度の基板温度依存性についての比較説明図を示す。この図は、本発明のScAlMgO4基板上及び従来のサファイア基板上に窒素ドープしたZnO薄膜を形成した場合について、窒素濃度と、成膜温度の関係を示す。本発明によると、従来例に比べ、窒素ドーピング量が2倍程度向上する(即ち、窒素がドープしやすい)ことができる。このことは、従来と同程度のドーピング量を得るために、約50℃低い成膜温度で、ZnO薄膜を形成することができること、即ち、ドーピング特性が向上することを表す。なお、窒素ドーピング特性は、デバイスのアクセプタとしての特性に相当する。

0038

(3)他のFET
図12に、本発明に係る半導体デバイスの第3の実施の形態の断面図を示す。図12(A)に示される第3の実施の形態は、FETに関するもので、チャネル層21、ソース22、ドレイン23、ゲート24、ゲート絶縁層25、基板26を備える。基板26の上にソース22及びドレイン23が形成される。これらを覆うように、チャネル層21が形成される。チャネル層21には、さらに、ゲート絶縁層25が形成される。ゲート絶縁層25の上には、ゲート24が形成される。ここでは、ゲート24、ゲート絶縁層25及びチャネル層21が、MIS構造となっている。

0039

図12(B)は、第3の実施の形態の変形であり、図12(A)に示されたものとは、ゲート絶縁層25が形成されておらず、ゲート24とチャネル層21とがショットキー接合の構造となっている。図12(A)のようにゲート絶縁層25を有する場合は、ゲートの印加電圧の制限が少ない。これに対し、図12(B)のようにゲート絶縁層25を有しない場合は、ゲート−ソース間及びゲート−ドレイン間の絶縁耐圧が低くなる。また、この場合は、製造プロセスは簡単となる。これらの構成においても、第1及び第2の実施の形態で説明したように、チャネル層21又はソース22、ドレイン23の薄膜材料と、基板26又はゲート絶縁層25の材料とは、両者の格子定数が整合するように、適宜の組み合わせを用いることができる。

0040

図13に、本発明に係る半導体デバイスの第4の実施の形態の断面図を示す。第4の実施の形態は、FETに関するものであり、チャネル層31、ソース32、ドレイン33、ゲート34、ゲート絶縁層35、基板36を備える。基板36の上にチャネル層31が形成される。チャネル層31には、ゲート絶縁層35が形成され、ゲート絶縁層35の上には、ゲート34が形成される。ソース32及びドレイン33は、例えば、ゲート絶縁層35をマスクとする拡散又はイオン注入等により、形成されることができる。また、この実施例の変形としてゲート34のサイズを適宜設定することにより、ゲート絶縁層35を省略することもできる。

0041

これらの構成においても、第1及び第2の実施の形態で説明したように、チャネル層21の薄膜材料と、基板26又はゲート絶縁層35との材料は、両者の格子定数が整合するように、適宜の組み合わせを用いることができる。さらに、第2の実施の形態で説明したように、チャネル層31の薄膜材料及び不純物のドーピング量に応じて、チャネル層31と基板36との間には、緩衝層をさらに備えることができる。なお、上述の第3及び第4の実施の形態において、特に言及してない場合、各構成要素の材料は、第1の及び第2の実施の形態で説明したものと同様の物質を用いることができる。

0042

(4)発光素子
図14に、本発明に係る半導体デバイスの第5の実施の形態の断面図を示す。この実施の形態は、レーザダイオード等の発光素子に関するもので、発光層41、p形半導体層42、n形半導体層43、第1及び第2の電極45及び電極46、基板47を備える。

0043

発光層41は、p形半導体42とn形半導体43に挟まれており、例えば、ドーピングしてないZnOを用いたり、(Mg,Zn)O及びZnOの極薄い厚さの多層膜で構成することができる。この場合、ZnOは井戸層と呼ばれ、(Mg,Zn)O層バリア層と呼ばれるものである。また、井戸層のバンドギャップよりバリア層のバンドギャップが大きいものが用いられる。発光層41の他の材料例としては、(Zn,Cd)O及びZnOの多層構造、(Mg,Zn)O及び(Zn,Cd)Oの多層構造等を用いることができる。さらに、発光層41としては、多層反射膜や、ダブルテロ構造面発光レーザ構造など、適宜の構成を採用して組み合わせることもできる。

0044

これらp形半導体42及びn形半導体43の材料のベースとしては、第1の実施の形態で述べた各材料を適宜用いることができる。p形半導体42としては、例えば、p形ZnO等のII族酸化物又はp形GaN、AlN、InGaN、AlInN等のIII族窒化物が使用される。p形ZnOの場合は、例えば、I族元素(Li,Na,K,Rb,Cs)、V族元素(N,P,As,Sb,Bi)をドープしたZnOである。また、n形半導体43としては、例えば、n形ZnO等のII族酸化物又はn形GaN、AlN等のIII族窒化物が使用される。n形ZnOの場合は、例えば、III族元素(B,Al,Ga,In,Tl)、VII族元素(F,Cl,Br,I)をドープしたZnOである。これらの各元素のドープ量は、素子の寸法、厚さ、集積度、性能等に応じて適宜の量とすることができる。第2の電極(n型電極)46の材料は、例えば、第1の実施の形態で説明した、ソース12、ドレイン13又はゲート14の材料と同様のものが用いられる。第1の電極(p型電極)45としては、例えば、Au、Pt、Ni/Ti(多層構造)等によるオーミック電極が用いられる。

0045

これらの構成においても、第1の実施の形態で説明したように、n形半導体層43(基板47に接合される半導体層がp形のときはp形半導体層)の薄膜材料と、基板47の材料は、両者の格子定数が整合するように、適宜の組み合わせを用いることができる。さらに、第2の実施の形態で説明したように、n形半導体層43の薄膜材料及び不純物のドーピング量に応じて、n形半導体層43と基板47との間に、緩衝層をさらに備えることができる。なお、p形半導体42、n形半導体43、発光層41、基板47の全て又は一部に格子整合の良い材料の組合せを用いることで、高品質の半導体デバイスを製造することができる。

0046

なお、上述の第5の実施の形態において、特に言及してない場合、各構成要素の材料は、第1の及び第2の実施の形態で説明したものと同様の物質を用いることができる。また、透明な半導体を用いると、発光層から図の上面又は下面に向けても光を出射することができ、本発明を、面発光レーザエレクトロルミネセンス素子等の発光素子等に多様に応用することができる。

0047

(5)表面弾性波素子SAW(Surface Acoustic Wave)
図15に、本発明に係る半導体デバイスの第6の実施の形態の構成図を示す。図15(A)には、SAWの斜視図を、図15(B)には、そのB−B’断面図をそれぞれ示す。SAWは、基板111、半導体層112、入力電極113及び出力電極114を備える。SAWは、入力電極113から、高周波信号が入力されると、SAWのフィルタ特性により、適宜の信号が出力電極114から出力される半導体デバイスである。

0048

半導体層112は、絶縁性半導体であり、ベースとしては、第1の実施の形態で述べた各材料を適宜用いることができる。半導体層112としては、例えば、ドーピングしない又はI族元素又はIII族元素をドーピングした絶縁性ZnOを用いることができる。なお、粒界を押さえるために不純物として、例えば、IIId遷移金属(Co,Ni等)を少し添加してもよい。これらの構成においても、第1及び第2の実施の形態で説明したように、半導体層112の薄膜材料と、基板111、入力電極113、出力電極114の材料とは、両者の格子定数が整合するように、適宜の組み合わせを用いることができる。

0049

(6)その他の応用
本発明は、各層の面が極めて平坦に形成することができるので、積層形半導体デバイスに適用する際に、非常に有効である。その際、各層と接合する層との格子定数の整合性を考慮して、上述の材料を適宜選択して積層することができる。さらに、複数の種類のトランジスタを選択して混合して積層しても良い。

0050

本発明は、SAWの他、光導波路回折格子等の光集積回路光デバイスに適用することもできる。また、本発明は、バリスタ湿度センサ温度センサガスセンサ等の各種センサに応用することもできる。また、本発明は、メモリにも、応用することができる。なお、メモリに応用する際は、トランジスタ及びコンデンサマトリクス状に配列し、各コンデンサを各トランジスタで駆動することにより、メモリデバイスを実現することができる。また、本発明は、トランジスタ、発光素子、コンデンサ等の適宜の素子を同一基板に作成することができる。その他、高品質の結晶が形成されることで、幅広い分野での半導体デバイスへの応用が可能である。

0051

なお、半導体デバイス及び各層の大きさ、厚さ、寸法、などは、用途やプロセス等に応じて適宜設計することができる。ドープ量は、製造プロセス、デバイス性能等、必要に応じて適宜設定することができる。また、n形半導体、p形半導体、導電性材料及び絶縁性材料として、半導体をZnOをベースとして各元素をドープする例を述べたが、これに限られるものではない。また、第1及び第2の実施の形態では、基板上にチャネル層が形成される場合について説明したが、その他の実施の形態でも示されるように、基板上には、チャネル層以外にも、絶縁性若しくは導電性の半導体層、ドープ無し若しくは有りの半導体層、又は、n形若しくはp形の半導体層を適宜形成することができる。

発明の効果

0052

本発明によると、ZnO等のII族酸化物、又は、GaN等のIII族窒化物等の薄膜材料と、格子整合の極めて良い酸化物結晶を基板として使用したことにより、薄膜材料の質を飛躍的に向上し、バルク単結晶に匹敵する高品質の薄膜を作成し、特性の優れた半導体デバイスを作成することができる。また、本発明によると、粒界がほとんど無く、粒サイズが大きく、格子面間隔のゆらぎも小さく、モザイクネスも極めて小さい、殆ど単結晶に近い高品質のZnO、GaN等の半導体薄膜を形成することができる。

0053

本発明によると、例えば、ScAlMgO4(SCAM)結晶等がZnOに対して格子不整合が小さいことから(約0.13%)、その基板上にほぼ単結晶のZnO薄膜を作製することができる。また、本発明によると、従来のようなサファイア基板等を用いた場合に比べて、SCAM基板上のZnOは、電子移動度が高く、ZnO単結晶に近いものとすることができる。また、本発明によると、透明半導体材料であるZnOと、透明高絶縁性のSCAM基板とを組み合わせることで、透明な半導体デバイスを作製することができるとともに、ヘテロ構造デバイスの性能を著しく向上することができる。さらに、FET等における各電極材料、絶縁層等の適宜のものの一部又は全部について、透明な材料を用いるようにしても良い。

0054

また、本発明をトランジスタ等に適用すると、スイッチング速度を高速とすることができる。また、本発明を電界効果トランジスタ等に適用すると、電界を印加したときの空乏層幅が広がるので、スイッチング用ゲート電圧が低くて済む。また、本発明を、発光素子に適用すると、発光効率を向上することができる。本発明によると、電界効果トランジスタやバイポーラトランジスタ、GaNベースの窒化物青色レーザを含む発光素子(LED、レーザ)、表面弾性波素子(SAW)、センサ等の各種電子デバイスに、適用することができ、それらの性能を向上させることができる。

図面の簡単な説明

0055

図1本発明に係る半導体デバイスの第1の実施の形態の断面図。
図2チャネル層に用いられる代表的な薄膜材料の一例とその格子定数を表す図。
図3LnABO4についての格子定数とイオン半径との関係図。
図4LnABO4を基本構造とする基板材料の一例とその格子定数を表す図。
図5LnAO3(BO)nについての格子定数とイオン半径との関係図。
図6本発明に係る半導体デバイスの第2の実施の形態の断面図。
図7酸化亜鉛薄膜及び酸化亜鉛バルク単結晶の電気特性の比較説明図。
図8酸化亜鉛薄膜及び酸化亜鉛バルク単結晶のX線逆格子マッピングの比較説明図。
図9X線ロッキングカーブの半値幅の基板温度依存性についての比較説明図。
図10薄膜表面の平坦さについての比較説明図。
図11窒素濃度の基板温度依存性についての比較説明図。
図12本発明に係る半導体デバイスの第3の実施の形態の断面図。
図13本発明に係る半導体デバイスの第4の実施の形態の断面図。
図14本発明に係る半導体デバイスの第5の実施の形態の断面図。
図15本発明に係る半導体デバイスの第6の実施の形態の構成図。

--

0056

11チャネル層(半導体層)
12ソース
13ドレイン
14ゲート
15ゲート絶縁層
16 基板

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