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技術 多重回路及び分離回路

出願人 ネッツエスアイ東洋株式会社
発明者 酒口恒和
出願日 1999年12月21日 (21年1ヶ月経過) 出願番号 1999-362121
公開日 2000年9月22日 (20年4ヶ月経過) 公開番号 2000-261396
状態 未査定
技術分野 時分割多重化通信方式 広域データ交換
主要キーワード コントロール線 コントロールメモリ サービス速度 パラレル化 装置内フレーム 多重制御 多重選択 アドレス割当て
関連する未来課題
重要な関連分野

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図面 (8)

課題

多重分離装置多重回路及び分離回路において、一種類の多重回路及び分離回路で多様な加入者インタフェースに対応可能にする。

解決手段

多重回路及び分離回路夫々のACM24、33に予め各種加入者インタフェースに対応する複数のACDを記憶しておく。分離回路にあっては、ACM33が、加入者インタフェースを提供する加入者回路5の種別情報を示す制御信号25に基づいて何れかのACDを自動的に選択設定し、設定されたACDに基づき第1のS/P(シリアルパラレル)変換部27、第1のMUX28、RAM29、第2のS/P変換部30、第2のMUX31、第3のMUX32のタイミング制御等を行うことにより、各種の加入者回路5が所望する形態の信号を生成することができ、これにより一種類の分離回路で多様な加入者インタフェースに対応可能になる。

概要

背景

近年、マルチメディア化が進み伝送網への加入者インタフェースとしてアナログ音声ISDN、I専用線等のように多種多様なものが提供されている。一般に伝送網では送信側末端のデータを階梯的に多重化して伝送し、受信側においてはこれを分離して目的の通信先へ届くように機能している。

このような加入者インタフェースを収容する多重分離装置は、図3に示すように、端末装置等との加入者インタフェース2a〜2cを終端する加入者回路5a〜5cと、該加入者回路5a〜5cと伝送路3との間で多重/分離を行う伝送路IF部4とを備えている。前記伝送路IF部4は、伝送路フォーマットと装置内フォーマットとの相互変換を行う伝送路IF回路6と、多重回路7a〜7cと、分離回路8a〜8cとを備えており、前記多重回路7a〜7cは加入者回路側からの個別線路送信データを装置内フォーマット上に多重し、前記分離回路8a〜8cは伝送路側からの受信データを個別線路に分離するものである。加入者インタフェースの多様化に対応すべく前記加入者回路もそれぞれの形態に対応したものが必要であり、この例ではアナログインタフェースを提供するアナログ用加入者回路5aと、ISDNインタフェースを提供するISDN用加入者回路5bと、I専用線インタフェースを提供するI専用線用加入者回路5cとを備えている。これに伴い、多重分離装置1にあっては加入者回路の種別、即ち、アナログ、ISDN、又は、I専用線のような加入者インタフェースの方式形態、伝送レート、更にはフォーマット形式の別に応じて、それぞれ専用の多重回路及び分離回路を具備していた。

図4は、上述の図3におけるアナログ用多重回路7aの構成例を示す図である。この例に示す多重回路7aは、第1のMUX部9a〜9hと、RAM(RandomAccess Memory)10と、第2のMUX部11と、ACM(Address Control Memory)12とを備えている。前記第1のMUX部9a〜9hは、加入者側からの8本の入力ポートそれぞれに入力されるシリアル信号と前記RAM10の出力を入力とし、これら入力信号切替えてRAM10に記憶すべきデータを調整する。前記RAM10は、一時記憶したデータを順次前記第2のMUX部11に出力し、第2のMUX部11により所定の装置内フォーマットに多重した後、伝送路IF回路6に出力する。また、第1のMUX部9a〜9h、RAM10、第2のMUX部11の各部は、前記ACM12からのコントロール信号によりタイミングやアドレスの制御がなされる。

この図に示す多重回路7aは、以下のように機能する。なお、この例では、端末側の加入者インタフェースはアナログインタフェースとし、伝送路IF回路6が伝送路3に送出する伝送路フォーマットが1.544Mb/s(24ch多重)の信号であるとする。この場合、まず、多重回路7aには、最大8個のアナログ用加入者回路5aそれぞれから8本の入力ポートにシリアルな信号が入力され、このシリアル信号は1入力当たり、6.312Mb/sのビットレートに3chのデータが挿入されている。つまり、3ch×8ポートで合計24chとなっている。このシリアル信号は、第1のMUX部9a〜9hを介してRAM10に書き込まれる。そして、RAM10に所定のデータ区間が書き込まれると、第1のMUX部9a〜9hはACM12からのコントロール信号に基づいてRAM10の出力を選択し、所定期間これを継続する。これにより、RAM10は一定のデータ区間が繰り返し入出力するよう動作する。次に、RAM10の出力は第2のMUX部11にて多重され、第2のMUX部11は、6.312Mb/sの装置内フォーマットの所定位置に24chのデータを配置した信号を生成し、これを伝送路IF回路6に出力する。

また、多重回路7aとは逆に作用する分離回路8aの構成例を図5に示す。この図に示す分離回路8aは、伝送路IF回路6から出力されるシリアル信号をパラレル信号に変換するためのS/P(シリアル/ハ゜ラレル)変換部13と、前記S/P変換部13によりパラレル出力される信号を入力とする8個のマルチプレクサMUX14a〜14hと、前記MUX14a〜14hの出力を入力とするメモリRAM15と、前記各部の動作タイミングを制御するACM16とを備えている。

この図に示す分離回路8aは、以下のように機能する。なお、この例では端末側の加入者インタフェースがアナログインタフェースであり、伝送路IF回路6が伝送路3から1.544Mb/sの信号(24ch多重)を受けるものとする。まず、伝送路IF回路6は、伝送路3からの信号を6.312Mb/sの装置内フォーマットに変換し、これを分離回路8aのS/P変換部13に出力する。S/P変換部13は8ビットからなるTS(タイムスロット)毎にシリアル信号をパラレル信号に変換して出力する。該パラレル信号はMUX14a〜14hにそれぞれ入力される。MUX14a〜14hはACM16から与えられるコントロール信号に基づいて、所定のタイミングでデータをシリアル信号に変換してRAM15に書き込む。RAM15は揮発性のメモリであって、ACM16からの制御によりデータが書き込み/読み出しされる。ACM16は予めACD(アトレスコントロールテ゛ータ)が設定されており、これに基づいてS/P変換部13、MUX14a〜14h、及びRAM15の制御を行う。

上述のRAM11及びRAM15へのデータ書き込み形態例について説明する。図6は8ビット×24wordのデータ記憶領域を備えたメモリとした場合のデータを記憶するアドレスの割当て例を示した図であり、多重回路7a及び分離回路8aにおいて共通のアドレス割当てがなされている。なお、ここでは分離回路8aの動作を例にして説明する。同図においてDo7〜Do0は、MUX14a〜14hからの出力ポートに対応しており、この8つのポート(ビット)が24のアドレス毎に記憶されることにより合計192ビット(24ch分)、即ち、24ch多重された伝送路フォーマット1フレーム分のデータが記憶可能になっている。この例に示すようにデータを記憶するため分離回路8aのS/P変換部13によりパラレル化した後、MUX14a〜14hにより時分割選択制御出力(マルチプレクス)され、この例では8つのポート毎にそれぞれ1〜3、4〜6、・・・、22〜24というように3chづつ、RAM15に書き込まれる。そして、RAM15に1フレーム分のデータが書き込まれると所定のタイミングで読み出され、RAM15からの8つのポートにそれぞれ3chづづに分離された信号を出力する。なお、最終的にch毎に分離する機能はアナログ用加入者回路5aが備えている。

次に、図5における各部からの出力信号の1bitデータクロック速度を示すと、伝送路IF回路6は6.312Mbit/s、S/P変換部8は6.312/8Mbit/s、MUX9は6.312/2Mbit/s、RAM10は6.312Mbit/sとなっており、この例に示す分離回路8aの加入者回路5aへの出力信号は、6.312Mbit/sのフレーム中の定められた時間位置バースト的に3chが割り当てられた形態となっている。つまり、分離回路8aからの8つの出力ポートにそれぞれ3ch毎を割り当てた信号形態がアナログ専用の加入者回路5aの所望する形態であり、加入者回路5の種類が異なればこの信号形態が異なる訳である。例えば、ISDN用加入者回路5bが一次群速度インタフェース(23B+D)の加入者インタフェースであるとすると、これに対応するISDN用分離回路8bは一つの出力ポートを使用してISDN用加入者回路5bに出力し、該1つのポートに24chを割り当てた信号を出力する。また、I専用線用加入者回路5cが384kbit/sの加入者インタフェースであるとすると、これに対応するI専用線用分離回路7cは4つの出力ポートを使用し、該4つのポートにそれぞれ6chを割り当てた信号を出力する。

上述したI専用線の加入者インタフェースを例に、図3における多重回路7c及び分離回路8cの入出力信号フレームフォーマットの一例を図示して説明する。図7は、I専用線(384kbit/s)加入者インタフェース、或いはISDN(5B+D)加入者インタフェースの場合の装置内フレームフォーマット構成例を示す図である。多重回路7c及び分離回路8cからみて、加入者側フレームフォーマットは、ポート1〜8のうち、1,3,5,及び7の4本のポートに、それぞれ6Mビットレートのフレームに先頭から間欠的に6chが配置された構成となっている。一方、伝送路側フレームフォーマットは、同ビットレートのフレームに24chが間欠的に配置された構成である。

概要

多重分離装置の多重回路及び分離回路において、一種類の多重回路及び分離回路で多様な加入者インタフェースに対応可能にする。

多重回路及び分離回路夫々のACM24、33に予め各種加入者インタフェースに対応する複数のACDを記憶しておく。分離回路にあっては、ACM33が、加入者インタフェースを提供する加入者回路5の種別情報を示す制御信号25に基づいて何れかのACDを自動的に選択設定し、設定されたACDに基づき第1のS/P(シリアル/パラレル)変換部27、第1のMUX28、RAM29、第2のS/P変換部30、第2のMUX31、第3のMUX32のタイミング制御等を行うことにより、各種の加入者回路5が所望する形態の信号を生成することができ、これにより一種類の分離回路で多様な加入者インタフェースに対応可能になる。

目的

しかしながら、上述した従来の多重分離装置においては、以下に示すような問題があった。つまり、加入者回路が提供する加入者インタフェースの種類に応じて専用の多重回路と分離回路を必要とするため、それだけ多重回路及び分離回路の種類が多くなり、構成が複雑になる上、コストが割高になるという問題があった。また、例えば多重分離装置のユーザが、提供している加入者インタフェースの種類を変更するような場合にあっては、加入者回路の交換だけではなく分離回路までも交換しなければならず加入者インタフェースの種類変更に伴うユーザのコスト負担が非常に大きくなっていた。

本発明はこのような問題点を解決するためになされたものであり、1種類で多様な加入者回路に対応した多重回路及び分離回路を提供することを目的とする。

効果

実績

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牽制数
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請求項1

加入者回路からの送信信号を所定のフレームフォーマット時分割多重する多重回路であって、前記加入者回路からのシリアルな送信信号を一旦パラレルに変換した後にマルチプレクスする複数のS/P(シリアル/パラレル)とMUX(マルチプレクサ)を有するS/P変換及びMUX部と、前記S/P変換及びMUX部からの信号を入力とする複数のDMUX(デマルチプレクサ)を有するDMUX部と、前記DMUX部からの信号を入力としこれら信号を多重方式の選択を行なう多重選択部と、前記多重選択部からの信号を入力とし1フレーム分の送信データ蓄積して所要時間保持するメモリと、前記メモリから読み出されたパラレルな送信データをシリアル信号に変換する複数のP/S(パラレル/シリアル)を有するP/S変換部と、前記P/S変換部からの信号を入力とするMUX部と、ACMアドレスコントロールメモリ)とを備えたことを特徴とする多重回路。

請求項2

前記ACMは多種の加入者回路のそれぞれに対応する複数のACD(アドレスコントロールデータ)を備えており、外部から供給される加入者回路種別情報を有する制御信号により前記ACDを自動的に切替えることを特徴とする請求項1記載の多重回路。

請求項3

時分割多重された信号から加入者回路が必要とするフレームフォーマットの信号に分離する分離回路であって、前記時分割多重されたシリアルな受信信号タイムスロット毎パラレル信号に変換する第1のS/P(シリアル/パラレル)変換部と、前記第1のS/P変換部からの信号を入力とする複数のMUX(マルチプレクサ)を有する第1のMUX部と、前記第1のMUX部からの信号を入力とし1フレーム分の受信データを蓄積して所要時間保持するメモリと、前記メモリから読み出された受信データをパラレル信号に変換する複数のS/Pを有する第2のS/P変換部と、前記変換されたパラレル信号を入力とする複数のMUXを有する第2のMUX部と、前記第2MUX部からの信号を入力とする複数のMUXを有する第3のMUX部と、ACM(アドレスコントロールメモリ)とを備えたことを特徴とする分離回路。

請求項4

前記ACMは多種の加入者回路のそれぞれに対応する複数のACD(アドレスコントロールデータ)を備えており、外部から供給される加入者回路種別情報を有する制御信号により前記ACDを自動的に切替えることを特徴とする請求項3記載の分離回路。

技術分野

0001

本発明は、時分割多重回路及び多重された信号の分離回路に関し、特に、多種のサービス速度に対応可能な多重回路及び分離回路に関する。

背景技術

0002

近年、マルチメディア化が進み伝送網への加入者インタフェースとしてアナログ音声ISDN、I専用線等のように多種多様なものが提供されている。一般に伝送網では送信側末端のデータを階梯的に多重化して伝送し、受信側においてはこれを分離して目的の通信先へ届くように機能している。

0003

このような加入者インタフェースを収容する多重/分離装置は、図3に示すように、端末装置等との加入者インタフェース2a〜2cを終端する加入者回路5a〜5cと、該加入者回路5a〜5cと伝送路3との間で多重/分離を行う伝送路IF部4とを備えている。前記伝送路IF部4は、伝送路フォーマットと装置内フォーマットとの相互変換を行う伝送路IF回路6と、多重回路7a〜7cと、分離回路8a〜8cとを備えており、前記多重回路7a〜7cは加入者回路側からの個別線路送信データを装置内フォーマット上に多重し、前記分離回路8a〜8cは伝送路側からの受信データを個別線路に分離するものである。加入者インタフェースの多様化に対応すべく前記加入者回路もそれぞれの形態に対応したものが必要であり、この例ではアナログインタフェースを提供するアナログ用加入者回路5aと、ISDNインタフェースを提供するISDN用加入者回路5bと、I専用線インタフェースを提供するI専用線用加入者回路5cとを備えている。これに伴い、多重分離装置1にあっては加入者回路の種別、即ち、アナログ、ISDN、又は、I専用線のような加入者インタフェースの方式形態、伝送レート、更にはフォーマット形式の別に応じて、それぞれ専用の多重回路及び分離回路を具備していた。

0004

図4は、上述の図3におけるアナログ用多重回路7aの構成例を示す図である。この例に示す多重回路7aは、第1のMUX部9a〜9hと、RAM(RandomAccess Memory)10と、第2のMUX部11と、ACM(Address Control Memory)12とを備えている。前記第1のMUX部9a〜9hは、加入者側からの8本の入力ポートそれぞれに入力されるシリアル信号と前記RAM10の出力を入力とし、これら入力信号切替えてRAM10に記憶すべきデータを調整する。前記RAM10は、一時記憶したデータを順次前記第2のMUX部11に出力し、第2のMUX部11により所定の装置内フォーマットに多重した後、伝送路IF回路6に出力する。また、第1のMUX部9a〜9h、RAM10、第2のMUX部11の各部は、前記ACM12からのコントロール信号によりタイミングやアドレスの制御がなされる。

0005

この図に示す多重回路7aは、以下のように機能する。なお、この例では、端末側の加入者インタフェースはアナログインタフェースとし、伝送路IF回路6が伝送路3に送出する伝送路フォーマットが1.544Mb/s(24ch多重)の信号であるとする。この場合、まず、多重回路7aには、最大8個のアナログ用加入者回路5aそれぞれから8本の入力ポートにシリアルな信号が入力され、このシリアル信号は1入力当たり、6.312Mb/sのビットレートに3chのデータが挿入されている。つまり、3ch×8ポートで合計24chとなっている。このシリアル信号は、第1のMUX部9a〜9hを介してRAM10に書き込まれる。そして、RAM10に所定のデータ区間が書き込まれると、第1のMUX部9a〜9hはACM12からのコントロール信号に基づいてRAM10の出力を選択し、所定期間これを継続する。これにより、RAM10は一定のデータ区間が繰り返し入出力するよう動作する。次に、RAM10の出力は第2のMUX部11にて多重され、第2のMUX部11は、6.312Mb/sの装置内フォーマットの所定位置に24chのデータを配置した信号を生成し、これを伝送路IF回路6に出力する。

0006

また、多重回路7aとは逆に作用する分離回路8aの構成例を図5に示す。この図に示す分離回路8aは、伝送路IF回路6から出力されるシリアル信号をパラレル信号に変換するためのS/P(シリアル/ハ゜ラレル)変換部13と、前記S/P変換部13によりパラレル出力される信号を入力とする8個のマルチプレクサMUX14a〜14hと、前記MUX14a〜14hの出力を入力とするメモリRAM15と、前記各部の動作タイミングを制御するACM16とを備えている。

0007

この図に示す分離回路8aは、以下のように機能する。なお、この例では端末側の加入者インタフェースがアナログインタフェースであり、伝送路IF回路6が伝送路3から1.544Mb/sの信号(24ch多重)を受けるものとする。まず、伝送路IF回路6は、伝送路3からの信号を6.312Mb/sの装置内フォーマットに変換し、これを分離回路8aのS/P変換部13に出力する。S/P変換部13は8ビットからなるTS(タイムスロット)毎にシリアル信号をパラレル信号に変換して出力する。該パラレル信号はMUX14a〜14hにそれぞれ入力される。MUX14a〜14hはACM16から与えられるコントロール信号に基づいて、所定のタイミングでデータをシリアル信号に変換してRAM15に書き込む。RAM15は揮発性のメモリであって、ACM16からの制御によりデータが書き込み/読み出しされる。ACM16は予めACD(アトレスコントロールテ゛ータ)が設定されており、これに基づいてS/P変換部13、MUX14a〜14h、及びRAM15の制御を行う。

0008

上述のRAM11及びRAM15へのデータ書き込み形態例について説明する。図6は8ビット×24wordのデータ記憶領域を備えたメモリとした場合のデータを記憶するアドレスの割当て例を示した図であり、多重回路7a及び分離回路8aにおいて共通のアドレス割当てがなされている。なお、ここでは分離回路8aの動作を例にして説明する。同図においてDo7〜Do0は、MUX14a〜14hからの出力ポートに対応しており、この8つのポート(ビット)が24のアドレス毎に記憶されることにより合計192ビット(24ch分)、即ち、24ch多重された伝送路フォーマット1フレーム分のデータが記憶可能になっている。この例に示すようにデータを記憶するため分離回路8aのS/P変換部13によりパラレル化した後、MUX14a〜14hにより時分割選択制御出力(マルチプレクス)され、この例では8つのポート毎にそれぞれ1〜3、4〜6、・・・、22〜24というように3chづつ、RAM15に書き込まれる。そして、RAM15に1フレーム分のデータが書き込まれると所定のタイミングで読み出され、RAM15からの8つのポートにそれぞれ3chづづに分離された信号を出力する。なお、最終的にch毎に分離する機能はアナログ用加入者回路5aが備えている。

0009

次に、図5における各部からの出力信号の1bitデータクロック速度を示すと、伝送路IF回路6は6.312Mbit/s、S/P変換部8は6.312/8Mbit/s、MUX9は6.312/2Mbit/s、RAM10は6.312Mbit/sとなっており、この例に示す分離回路8aの加入者回路5aへの出力信号は、6.312Mbit/sのフレーム中の定められた時間位置バースト的に3chが割り当てられた形態となっている。つまり、分離回路8aからの8つの出力ポートにそれぞれ3ch毎を割り当てた信号形態がアナログ専用の加入者回路5aの所望する形態であり、加入者回路5の種類が異なればこの信号形態が異なる訳である。例えば、ISDN用加入者回路5bが一次群速度インタフェース(23B+D)の加入者インタフェースであるとすると、これに対応するISDN用分離回路8bは一つの出力ポートを使用してISDN用加入者回路5bに出力し、該1つのポートに24chを割り当てた信号を出力する。また、I専用線用加入者回路5cが384kbit/sの加入者インタフェースであるとすると、これに対応するI専用線用分離回路7cは4つの出力ポートを使用し、該4つのポートにそれぞれ6chを割り当てた信号を出力する。

0010

上述したI専用線の加入者インタフェースを例に、図3における多重回路7c及び分離回路8cの入出力信号フレームフォーマットの一例を図示して説明する。図7は、I専用線(384kbit/s)加入者インタフェース、或いはISDN(5B+D)加入者インタフェースの場合の装置内フレームフォーマット構成例を示す図である。多重回路7c及び分離回路8cからみて、加入者側フレームフォーマットは、ポート1〜8のうち、1,3,5,及び7の4本のポートに、それぞれ6Mビットレートのフレームに先頭から間欠的に6chが配置された構成となっている。一方、伝送路側フレームフォーマットは、同ビットレートのフレームに24chが間欠的に配置された構成である。

発明が解決しようとする課題

0011

しかしながら、上述した従来の多重分離装置においては、以下に示すような問題があった。つまり、加入者回路が提供する加入者インタフェースの種類に応じて専用の多重回路と分離回路を必要とするため、それだけ多重回路及び分離回路の種類が多くなり、構成が複雑になる上、コストが割高になるという問題があった。また、例えば多重分離装置のユーザが、提供している加入者インタフェースの種類を変更するような場合にあっては、加入者回路の交換だけではなく分離回路までも交換しなければならず加入者インタフェースの種類変更に伴うユーザのコスト負担が非常に大きくなっていた。

0012

本発明はこのような問題点を解決するためになされたものであり、1種類で多様な加入者回路に対応した多重回路及び分離回路を提供することを目的とする。

課題を解決するための手段

0013

上記課題を解決するために本発明に係わる多重回路及び分離回路請求項1に記載の発明は、加入者回路からの送信信号を所定のフレームフォーマットに時分割多重する多重回路であって、前記加入者回路からのシリアルな送信信号を一旦パラレルに変換した後にマルチプレクスする複数のS/P(シリアル/パラレル)とMUX(マルチプレクサ)を有するS/P変換及びMUX部と、前記S/P変換及びMUX部からの信号を入力とする複数のDMUX(デマルチプレクサ)を有するDMUX部と、前記DMUX部からの信号を入力としこれら信号を多重方式の選択を行なう多重選択部と、前記多重選択部からの信号を入力とし1フレーム分の送信データを蓄積して所要時間保持するメモリと、前記メモリから読み出されたパラレルな送信データをシリアル信号に変換する複数のP/S(パラレル/シリアル)を有するP/S変換部と、前記P/S変換部からの信号を入力とするMUX部と、ACM(アドレスコントロールメモリ)とを備えたことを特徴とする。また、本発明に係わる多重回路及び分離回路請求項2に記載の発明は、前記請求項1記載の多重回路において、前記ACMは多種の加入者回路のそれぞれに対応する複数のACD(アドレスコントロールデータ)を備えており、外部から供給される加入者回路種別情報を有する制御信号により前記ACDを自動的に切替えることを特徴とする。また、本発明に係わる多重回路及び分離回路請求項3に記載の発明は、時分割多重された信号から加入者回路が必要とするフレームフォーマットの信号に分離する分離回路であって、前記時分割多重されたシリアルな受信信号タイムスロット毎にパラレル信号に変換する第1のS/P(シリアル/パラレル)変換部と、前記第1のS/P変換部からの信号を入力とする複数のMUX(マルチプレクサ)を有する第1のMUX部と、前記第1のMUX部からの信号を入力とし1フレーム分の受信データを蓄積して所要時間保持するメモリと、前記メモリから読み出された受信データをパラレル信号に変換する複数のS/Pを有する第2のS/P変換部と、前記変換されたパラレル信号を入力とする複数のMUXを有する第2のMUX部と、前記第2MUX部からの信号を入力とする複数のMUXを有する第3のMUX部と、ACM(アドレスコントロールメモリ)とを備えたことを特徴とする。また、本発明に係わる多重回路及び分離回路請求項4に記載の発明は、前記請求項3記載の分離回路において、前記ACMは多種の加入者回路のそれぞれに対応する複数のACD(アドレスコントロールデータ)を備えており、外部から供給される加入者回路種別情報を有する制御信号により前記ACDを自動的に切替えることを特徴とする。

発明を実施するための最良の形態

0014

以下、図示した実施の形態例に基づいて本発明を詳細に説明する。図1及び図2は、本発明に係わる多重回路及び分離回路の実施の形態例を示す機能ブロック図である。

0015

図1に示す多重回路17は、S/P(シリアル/ハ゜ラレル)変換及びMUX部18a〜18hと、DMUX部19a〜19hと、多重選択部20と、RAM21と、P/S(ハ゜ラレル/シリアル)変換部22a〜22hと、MUX部23とを順に接続し、ACM33から前記各部にコントロール線を接続するよう構成している。そして、S/P変換及びMUX部18a〜18hには8本の入力ポートがあり、そのポートそれぞれに加入者回路5から装置内フォーマットに変換された信号(送信データ)が供給され、また、ACM24には制御信号25が供給されている。前記制御信号25は加入者回路5の種別を示す旨の信号であり、多重分離装置1に、何れかの加入者回路5が実装されると自動的に該制御信号25が多重回路17に供給されるようになっている。また、前記ACM24は予め加入者回路5の種類それぞれに対応する多重回路用の複数のアドレスコントロールデータ(ACD)を備えている。

0016

この図に示す本発明に係わる多重回路は以下のように機能する。なお、この例においては、加入者側の加入者インタフェースは従来技術で説明したものと同様にアナログインタフェースであり、加入者回路はアナログ用加入者回路5aであるとし、多重回路17はアナログ用多重回路として機能する場面を説明する。

0017

同図において、まず、ACM24は、制御信号25により加入者回路5の種類が何であるかを認識する。そして予め記憶された複数のACDのうち、加入者回路の種類に対応する当該ACDを自動的に設定し、これに基づいてS/P変換及びMUX部18a〜18h、DMUX部19a〜19h、多重選択部20、RAM21、P/S変換部22a〜22h、及びMUX部23の制御を行う。

0018

このような状態において、S/P変換及びMUX部18a〜18hに加入者回路5aからの送信データが入力される。この送信データの形態は従来技術において説明したものと同様のものであって、8本のポートそれぞれに6Mビットレートのフレームに3chづつが配置されたフレームフォーマットである。前記S/P変換及びMUX部18a〜18hは、入力された送信データを一旦ハ゜ラレル化し、8LINEの出力に3ch毎に出力するようマルチプレクス(多重)する。なお、この例に示すアナログインタフェースにあっては、元々3ch毎であるので、加工せずに出力される。

0019

3chづつにした送信データは、DMUX部19a〜19hにより、8ビットで構成される各chをビット毎に1ビット単位デマルチプレクス(分離)され、多重選択部20に出力される。前記多重選択部20は、前記ACM24が制御信号25に基づいて選択したACDによりコントロール信号を受けて、加入者回路5の種類に応じた多重制御を行ない、これにより統一されたRAM21への書き込み形態に変換しつつ多重し、RAM21に出力する。なお、RAM21のアドレス割当ては、従来と同様である。

0020

そして、前記RAM21から1ビット毎にパラレルに出力される各chの送信データは、更に8分岐してP/S変換部22a〜22hに入力され、前記P/S変換部22a〜22hは、ACM24からのコントロール信号に基づいて、順次シリアル変換出力を行なう。前記P/S変換部22a〜22hからの出力は、MUX23により順次多重化され、前記MUX23は、6.312Mb/sの装置内フレームに24chを多重した信号を、伝送路IF回路6に出力する。

0021

以上のように、本発明に係る多重回路17は、何れの種類の加入者回路5が実装されたとしても、多重回路17は、制御信号25によりACM24が予め記憶している複数のACDの中から、対応すべきACDを選択し、選択されたACDに基づいてACM24が各部を制御することにより、所定の装置内フォーマットに多重化することができる。

0022

次に、図2に示す分離回路26は、第1のS/P変換部27と、第1のMUX28a〜28hと、RAM29と、第2のS/P変換部30a〜30hと、第2のMUX31a〜31hと、第3のMUX32a〜32hとを順に接続し、ACM33から前記各部にコントロール線を接続するよう構成している。

0023

そして、第1のS/P変換部27には伝送路IF回路6から装置内フォーマットに変換された信号が供給され、ACM33には制御信号25が供給されている。前記制御信号25は加入者回路5の種別を示す旨の信号であり、多重分離装置1に何れかの加入者回路5が実装されると自動的に該制御信号25が分離回路26に供給されるようになっている。また、前記ACM33は予め加入者回路の種類それぞれに対応する分離回路用の複数のアドレスコントロールデータ(ACD)を備えている。

0024

この図に示す本発明に係わる分離回路は以下のように機能する。なお、この例においては、加入者側の加入者インタフェースは従来技術で説明したものと同様にアナログインタフェースであり、加入者回路5はアナログ用加入者回路5aであるとし、分離回路26はアナログ用分離回路として機能する場面を説明する。

0025

即ち、同図において、伝送路IF回路6が伝送路から1.544Mb/sの信号(24ch多重)を受け、伝送路IF回路6によりこれを6.312Mb/sの装置内フォーマットに変換した信号が、第1のS/P変換部27に入力される。第1のS/P変換部27は、8ビットからなるTS(タイムスロット)毎にシリアル信号をパラレル信号にして出力する。

0026

前記MUX28a〜28hは分配された8LINEのパラレル信号がそれぞれに入力され、RAM29に書き込む順に並べ替えてシリアル信号としてRAM29に出力する。このときRAM29に記憶されるデータのアドレス割当ては図6に示したものと同様である。前記RAM29はACM33からのコントロール信号によりデータの書き込み/読み出しを行なう。

0027

前記第2のS/P変換部30は、RAM29から読み出されたデータを、更に8LINEのパラレル信号に変換し、次段の第2のMUX31a〜31hによりシリアル信号に変換する。ここでは該第2のS/P変換部30a〜30hと第2のMUX31a〜31hとにより信号の速度変換を行なっている。

0028

第3のMUX32a〜32hは、第2のMUX31a〜31hからの出力信号をパラレル信号として受け、これを8つのポートにシリアル信号として出力している。この例においては加入者インタフェースがアナログインタフェースであるから8つのポートにそれぞれ3chづつを割当てた信号を出力する。上述したアナログ加入者インタフェースに対応するよう機能する場合の本発明に係わる分離回路26にあっては、第2のS/P変換部30a〜30hと、第2のMUX31a〜31hと、第3のMUX32a〜32hとを経て得られる信号は、RAM15の出力信号と同様のものである。また、前記ACM33は、制御信号25により加入者回路5の種類が何であるかを認識しており、予め記憶された複数のACDのうち、加入者回路5の種類に対応する当該ACDを自動的に設定し、これに基づいて第1のS/P変換部27、第1のMUX28a〜28h、RAM29、第2のS/P変換部30a〜30h、第2のMUX31a〜31h、及び第3のMUX32a〜32hの制御を行っている。

0029

次に、上述した本発明に係わる分離回路26を用いて、加入者インタフェースがISDN一次群速度インタフェース(23B+D)に対応する場合を説明する。なお、この場合加入者回路5はISDN用加入者回路5bである。まず、分離回路26に制御信号25が供給され、ACM33はISDN一次群速度インタフェース(23B+D)に対応するACDを選択設定する。そして、分離回路26は、上述したアナログインタフェースの時と同様に第2のMUX31a〜31hまでの処理を行う。そして、第3のMUX32aの出力から24ch(23B+D)をマルチプレクスした信号が加入者回路5bへ供給される。このとき第3のMUX32b〜32hは信号を出力しない。

0030

以上のように、本発明に係わる分離回路26は、加入者回路5の種類に基づいてACM33内のACDを自動的に切替え、第2のS/P変換部30a〜30hと第2のMUX31a〜31hと第3のMUX32a〜32hとにより信号形態の変換を行うので、1種類の分離回路により多種の加入者回路のサービス速度要求に対応することができる。

発明の効果

0031

以上のように本発明に係わる多重回路及び分離回路は、加入者インタフェースの種類に対応した複数のACDを予めACMに記憶しておき、多重分離装置に実装された加入者回路(加入者インタフェース)が何れのものであるかを示す制御信号に基づいて、前記ACDを自動的に選択設定し、多重回路及び分離回路の各機能ブロックが選択されたACDにより制御されることで、様々な加入者インタフェースにも柔軟に対応することができる多重回路及び分離回路が実現できる。したがって、多重分離装置が提供する加入者インタフェースを変更する際には、多重回路と分離回路を変更することなく加入者回路のみ変更することで対応できるので、従来多重化装置のユーザが負担していた多重回路及び分離回路の変更に伴うコストを削減することができる。

図面の簡単な説明

0032

図1本発明に係る多重回路の構成例を示すブロック図
図2本発明に係る分離回路の構成例を示すブロック図
図3従来の多重分離装置における多重/分離回路と加入者インタフェースの組み合わせ例を示す機能ブロック図
図4従来の多重回路の構成例を示すブロック図
図5従来の分離回路の構成例を示すブロック図
図6RAMへのデータ書き込み形態例を示す図
図7加入者インタフェース(ISDN又はI専用線の場合)のフレームフォーマット例を示す図

--

0033

1・・・多重/分離装置
2a〜2c・・・加入者インタフェース(アナログ、ISDN、I専用線)
3・・・伝送路
4・・・伝送路IF部
5a〜5c・・・加入者回路(アナログ専用、ISDN専用、I専用線専用)
6・・・伝送路IF回路
7a〜7c・・・多重回路
8a〜8c・・・分離回路
9a〜9h・・・第1のMUX
10,15・・・RAM(random access memory)
11・・・第2のMUX
12,16・・・ACM(address control memory)
12・・・分離回路
13・・・S/P変換部
14a〜14h・・・MUX部
17・・・多重回路
18a〜18h・・・S/P変換及びMUX部
19a〜19h・・・DMUX部
20・・・多重選択部
21,29・・・RAM(random access memory)
22a〜22h・・・P/S変換部
23・・・MUX部
24,33・・・ACM(address control memory)
25・・・制御信号
26・・・分離回路
27・・・第1のS/P変換部
28a〜28h・・・第1のMUX部
30a〜30h・・・第2のS/P変換部
31a〜31h・・・第2のMUX部
32a〜32h・・・第3のMUX部

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