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技術 半導体記憶装置

出願人 富士通セミコンダクター株式会社
発明者 鈴木孝章佐藤光徳
出願日 1999年10月29日 (20年11ヶ月経過) 出願番号 1999-310134
公開日 2000年9月22日 (20年1ヶ月経過) 公開番号 2000-260178
状態 特許登録済
技術分野 DRAM ダイナミックメモリ 静的メモリのアクセス制御
主要キーワード 比較部分 回路構成部分 書き込みデータバッファ 半導体記録装置 保持比 二アドレス リードコマンド信号 クローズコマンド
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図面 (20)

課題

リードデータレテンシーとライトデータレイテンシーとを同一にすることで、読み出し動作書き込み動作との間隔であるリードライトサイクルを短縮することが可能である半導体記憶装置を提供することを目的とする。

解決手段

取り込まれた書き込みコマンド信号に対応するアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段6,7と、前記書き込みコマンド信号に対応するデータ信号を保持する書き込みデータ保持手段28とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力する。

概要

背景

CPUの高速化に伴って、DRAM(Dynamic Random Access Memory)等の半導体記憶装置においては、より高い信号周波数データ信号入出力を行って、データ転送速度の高速化を図ることが要求される。この要求に応える半導体記憶装置として、例えば、SDRAM(Synchronous Dynamic Random Access Memory)及びFCRAM(Fast Cycle Random Access Memory)等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。

以下、従来の半導体記憶装置として、例えば、FCRAMの動作について説明する。尚、SDRAMのメモリセル周辺回路構成は、図1に示す回路構成と同様である。図1は、FCRAMのメモリセル周辺の一例の回路構成を示す。図1の回路は、容量501、NMOSトランジスタ502ないし512、PMOSトランジスタ513、PMOSトランジスタ521及び522、及びNMOSトランジスタ523及び524を含む。PMOSトランジスタ521及び522とNMOSトランジスタ523及び524は、センスアンプ520を構成する。

メモリセルである容量501には、1ビットの情報が記憶される。サブワード線選択信号SWが選択されると、セルゲートであるNMOSトランジスタ502が導通し、容量501のデータがビット線BLに読み出される。このときビット線トランスファー信号BLT1はHIGHになっており、NMOSトランジスタ503及び504は導通状態にある。一方、ビット線トランスファー信号BLT0はLOWになっており、NMOSトランジスタ505及び506は非導通状態にある。

従ってビット線BL及び/BLのデータは、NMOSトランジスタ503及び504を介して、センスアンプ520に読み込まれる。センスアンプ520は、ビット線BL及び/BLのデータを増幅する。増幅されたビット線BL及び/BLのデータは、コラム線選択信号CLが選択されると、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。

データ書き込みの場合は、上記読み出しの場合と逆の手順を経て、データバスDB及び/DBのデータが容量501に記憶される。図2は、上記図1に示すメモリセル周辺の回路を有するFCRAMのデータ読出し動作を示すタイミングチャートである。図1及び図2を参照して、データ読み出しのタイミング制御について説明する。尚、読出しデータバースト長は、バースト長BL=4とする。

アクティベーションコマンド(ACT)が入力されると、FCRAMは、内部で、各メモリセル201のデータを各センスアンプ220に取り込むことを指令する信号であるRASZを生成し、更にワード線選択信号MW及びSW、ビット線トランスファー信号BLT、及びセンスアンプ駆動信号SA1及びSA2を適切なタイミングで生成する。これにより、メモリセル201のデータは、ビット線BLに現われ、センスアンプ220に取り込まれ、更にセンスアンプ220内で振幅が増幅される。

更にFCRAMでは、信号RASZを受け取ってから所定の時間が経過した後に、内部プリチャージ信号PREを生成する。また、読み出しコマンド(RD)の入力に対応して、コラムアドレスが選択するコラムのコラム線選択信号CLがHIGHになり、センスアンプ220のデータがデータバスDB及び/DBに読み出される。読み出されたデータは、4ビットのパラレルデータであり、このデータがシリアルデータに変換され、読出しデータDQとして、外部に出力される。

上記のデータ読出し動作を繰り返し実行した場合、FCRAMでは、ランダムアクセスリードサイクルが短いため、例えば、バースト長BL=4のときは、図2に示す様に、連続した途切れのないデータ読出しを実現している。

概要

リードデータレテンシーとライトデータレイテンシーとを同一にすることで、読み出し動作書き込み動作との間隔であるリードライトサイクルを短縮することが可能である半導体記憶装置を提供することを目的とする。

取り込まれた書き込みコマンド信号に対応するアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段6,7と、前記書き込みコマンド信号に対応するデータ信号を保持する書き込みデータ保持手段28とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力する。

目的

本発明は、上記の点に鑑みなされたもので、リードデータレイテンシーとライトデータレイテンシーとを同一にすることで、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である半導体記憶装置を提供することを目的とする。

効果

実績

技術文献被引用数
2件
牽制数
6件

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請求項1

クロック信号に同期して動作する半導体記憶装置において、取り込まれた書き込みコマンド信号に対応するアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記書き込みコマンド信号に対応するデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする半導体記憶装置。

請求項2

前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である書き込みコマンド信号の取り込みタイミングまでの間隔と同一とすることを特徴とする請求項1記載の半導体記憶装置。

請求項3

前記書き込みデータ保持手段は、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記保持している書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする請求項1又は2記載の半導体記憶装置。

請求項4

前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする請求項1ないし3のいずれか一項記載の半導体記憶装置。

請求項5

クロック信号に同期して動作する半導体記憶装置において、取り込まれた複数の書き込みコマンド信号に対応する複数のアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記複数の書き込みコマンド信号に対応する複数のデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする半導体記憶装置。

請求項6

クロック信号に同期して動作する半導体記憶装置において、取り込まれた2つの書き込みコマンド信号に対応する2つのアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記2つの書き込みコマンド信号に対応する2つのデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする半導体記憶装置。

請求項7

前記アドレス保持比較手段は、前回の書き込みコマンド信号に対応するアドレス信号を保持する第一アドレス保持部と、前々回の書き込みコマンド信号に対応するアドレス信号を保持する第二アドレス保持部とを有することを特徴とする請求項6記載の半導体記憶装置。

請求項8

前記書き込みデータ保持手段は、前回又は前々回の書き込みコマンド信号のどちらか一方に対応するデータ信号を保持する第一書き込みデータ保持手段と、前回又は前々回の書き込みコマンド信号のうち第一書き込みデータ保持手段に書き込まれている他方の書き込みコマンド信号に対応するデータ信号を保持する第二書き込みデータ保持手段とを有し、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記第一書き込みデータ保持手段又は第二書き込みデータ保持手段のどちらか一方に保持している前回の書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする請求項7記載の半導体記憶装置。

請求項9

前記書き込みコマンドはページモードの書き込みコマンドであり、前記読み出しコマンドはページモードの読み出しコマンドであることを特徴とする請求項1ないし8のいずれか一項記載の半導体記憶装置。

請求項10

前記アドレス保持比較手段は、次のページモードの書き込みコマンド又はページモードの終了コマンドが取り込まれるまで、前記取り込まれたページモードの書き込みコマンドに対応するアドレス信号を保持することを特徴とする請求項1ないし9のいずれか一項記載の半導体記憶装置。

請求項11

前記データ保持手段は、半導体記憶装置内の複数の各バンク毎に設けられていることを特徴とする請求項1ないし10のいずれか一項記載の半導体記憶装置。

請求項12

ライトデータレテンシーとリードデータレイテンシーとは異なることを特徴とする請求項1又は5に記載の半導体記憶装置。

技術分野

0001

本発明は、一般の半導体記憶装置係り、特にクロックに同期して動作する半導体記憶装置に関する。

背景技術

0002

CPUの高速化に伴って、DRAM(Dynamic Random Access Memory)等の半導体記憶装置においては、より高い信号周波数データ信号入出力を行って、データ転送速度の高速化を図ることが要求される。この要求に応える半導体記憶装置として、例えば、SDRAM(Synchronous Dynamic Random Access Memory)及びFCRAM(Fast Cycle Random Access Memory)等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。

0003

以下、従来の半導体記憶装置として、例えば、FCRAMの動作について説明する。尚、SDRAMのメモリセル周辺回路構成は、図1に示す回路構成と同様である。図1は、FCRAMのメモリセル周辺の一例の回路構成を示す。図1回路は、容量501、NMOSトランジスタ502ないし512、PMOSトランジスタ513、PMOSトランジスタ521及び522、及びNMOSトランジスタ523及び524を含む。PMOSトランジスタ521及び522とNMOSトランジスタ523及び524は、センスアンプ520を構成する。

0004

メモリセルである容量501には、1ビットの情報が記憶される。サブワード線選択信号SWが選択されると、セルゲートであるNMOSトランジスタ502が導通し、容量501のデータがビット線BLに読み出される。このときビット線トランスファー信号BLT1はHIGHになっており、NMOSトランジスタ503及び504は導通状態にある。一方、ビット線トランスファー信号BLT0はLOWになっており、NMOSトランジスタ505及び506は非導通状態にある。

0005

従ってビット線BL及び/BLのデータは、NMOSトランジスタ503及び504を介して、センスアンプ520に読み込まれる。センスアンプ520は、ビット線BL及び/BLのデータを増幅する。増幅されたビット線BL及び/BLのデータは、コラム線選択信号CLが選択されると、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。

0006

データ書き込みの場合は、上記読み出しの場合と逆の手順を経て、データバスDB及び/DBのデータが容量501に記憶される。図2は、上記図1に示すメモリセル周辺の回路を有するFCRAMのデータ読出し動作を示すタイミングチャートである。図1及び図2を参照して、データ読み出しのタイミング制御について説明する。尚、読出しデータバースト長は、バースト長BL=4とする。

0007

アクティベーションコマンド(ACT)が入力されると、FCRAMは、内部で、各メモリセル201のデータを各センスアンプ220に取り込むことを指令する信号であるRASZを生成し、更にワード線選択信号MW及びSW、ビット線トランスファー信号BLT、及びセンスアンプ駆動信号SA1及びSA2を適切なタイミングで生成する。これにより、メモリセル201のデータは、ビット線BLに現われ、センスアンプ220に取り込まれ、更にセンスアンプ220内で振幅が増幅される。

0008

更にFCRAMでは、信号RASZを受け取ってから所定の時間が経過した後に、内部プリチャージ信号PREを生成する。また、読み出しコマンド(RD)の入力に対応して、コラムアドレスが選択するコラムのコラム線選択信号CLがHIGHになり、センスアンプ220のデータがデータバスDB及び/DBに読み出される。読み出されたデータは、4ビットのパラレルデータであり、このデータがシリアルデータに変換され、読出しデータDQとして、外部に出力される。

0009

上記のデータ読出し動作を繰り返し実行した場合、FCRAMでは、ランダムアクセスリードサイクルが短いため、例えば、バースト長BL=4のときは、図2に示す様に、連続した途切れのないデータ読出しを実現している。

発明が解決しようとする課題

0010

上記のように、従来のFCRAMは、読み出し動作又は書き込み動作を繰り返し実行する場合、効率良く読み出し動作又は書き込み動作が可能である。しかしながら、読み出し動作と書き込み動作とが交互に連続して実行される場合は、読み出し動作又は書き込み動作を繰り返し実行する場合のように効率良く読み出し動作又は書き込み動作ができない。

0011

以下、図3を利用して読み出し動作と書き込み動作とが交互に連続して実行される場合に効率良く読み出しできない理由について説明する。図3は、半導体記憶装置の読み出し動作と書き込み動作とを交互に連続して実行する動作を示す一例のタイミングチャートを示す。図3(A)に示すように、読み出し動作を実行する場合、リードコマンド(R)からリードデータ出力(Q)までに一定の時間が必要である。一般に、リードコマンドからリードデータ出力までの時間をクロックの整数倍で規定したものにクロック周期を乗じたものをリードデータレテンシーという。

0012

また、書き込み動作を実行する場合に、ライトコマンド(W)からライトデータ入力(D)までの時間をクロックの整数倍で規定したものにクロック周期を乗じたものをライトデータレイテンシーという。従来、書き込みデータはライトコマンド(W)と共に入力されるのが通例であり、ライトデータレイテンシーが”0”である。したがって、図3(A)に示すように、リードコマンド(R)入力後にライトコマンド(W)を入力するためには、そのリードコマンド(R)に対応するリードデータ出力(Q)が終了した後でなければならない。したがって、リードコマンド(R)からライトコマンド(W)までの間隔は、図3(A)の例の場合、9クロック必要である。

0013

また、図3(A)に示すように、ライトコマンド(W)入力後にリードコマンド(R)を入力するためには、そのライトコマンド(W)に対応するライトデータがメモリセルに格納された後でなければならない。したがって、ライトコマンド(W)からリードコマンド(R)までの間隔は、図3(A)の例の場合、6クロック必要である。

0014

したがって、図3(A)の例では、リードコマンド(R)とライトコマンド(W)との間隔であるリードライトサイクルが15クロックとなる。次に、リードデータレイテンシーとライトデータレイテンシーとを同一にした場合について、図3(B)を利用して説明する。図3(B)の場合、一般的な他バンク間のリードコマンド(R)とライトコマンド(W)との最小許容時間(lRC)までリードコマンド(R)とライトコマンド(W)とを詰めることが可能となる。

0015

これは、リードデータレイテンシーとライトデータレイテンシーとが同一であるため、リードコマンド(R)に対応するリードデータ出力(Q)が終了した後でライトコマンド(W)に対応するライトデータ入力(D)が実行されるからである。しかしながら、ライトコマンド(W)入力後にリードコマンド(R)を入力するためには、そのライトコマンド(W)に対応するライトデータがメモリセルに格納された後でなければならない。したがって、ライトコマンド(W)からリードコマンド(R)までの間隔は、図3(B)の例の場合、12クロック必要である。

0016

したがって、図3(B)の例では、リードコマンド(R)とライトコマンド(W)との間隔であるリードライトサイクルが16クロックとなる。以上のように、読み出し動作と書き込み動作とが交互に連続して実行される場合は、読み出し動作又は書き込み動作を繰り返し実行する場合のように効率良く読み出し動作又は書き込み動作ができない。

0017

本発明は、上記の点に鑑みなされたもので、リードデータレイテンシーとライトデータレイテンシーとを同一にすることで、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である半導体記憶装置を提供することを目的とする。

課題を解決するための手段

0018

そこで、上記課題を解決するため、請求項1記載の発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれた書き込みコマンド信号に対応するアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記書き込みコマンド信号に対応するデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。

0019

このように、書き込みコマンド信号に対応するアドレス信号及びデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。

0020

また、請求項2記載の発明は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である書き込みコマンド信号の取り込みタイミングまでの間隔と同一とすることを特徴とする。

0021

このように、コマンド信号の入力間隔が常に最小値で一定であり、読み出しコマンド信号−読み出しコマンド信号,書き込みコマンド信号−書き込みコマンド信号,読み出しコマンド信号−書き込みコマンド信号,及び書き込みコマンド信号−読み出しコマンド信号の入力間隔が常に最小値で一定である。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である。

0022

また、請求項3記載の発明は、前記書き込みデータ保持手段は、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記保持している書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。このように、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。

0023

また、請求項4記載の発明は、前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。

0024

このように、ライトマスク機能が使用されているデータ部分がある場合、書き込みデータ保持手段により保持している書き込みコマンド信号に対応するデータの内、ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することにより、ライトマスク機能を使用するときもライトコマンド信号による書き込み処理の終了を待たずにリードコマンド信号による読み出し処理を開始できる。

0025

また、請求項5記載の発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれた複数の書き込みコマンド信号に対応する複数のアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記複数の書き込みコマンド信号に対応する複数のデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。

0026

このように、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。

0027

また、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことが可能となる。

0028

また、請求項6記載の発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれた2つの書き込みコマンド信号に対応する2つのアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記2つの書き込みコマンド信号に対応する2つのデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。

0029

このように、書き込みコマンド信号に対応する2つのアドレス信号及び2つのデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。

0030

また、書き込みコマンド信号に対応する2つのアドレス信号及び2つのデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことがが可能となる。

0031

これは、書き込みコマンド信号に対応する2つのデータ信号を保持して、その2つのデータ信号を交互に読み出すことにより、メモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても処理が行えるようにしているためである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。

0032

また、請求項7記載の発明は、前記アドレス保持比較手段は、前回の書き込みコマンド信号に対応するアドレス信号を保持する第一アドレス保持部と、前々回の書き込みコマンド信号に対応するアドレス信号を保持する第二アドレス保持部とを有することを特徴とする。このように、前回の書き込みコマンド信号に対応するアドレス信号を第一アドレス保持部に保持しておき、前々回の書き込みコマンド信号に対応するアドレス信号を第二アドレス保持部に保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がなく、二つ後の書き込みコマンドのときにメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。

0033

また、請求項8記載の発明は、前記書き込みデータ保持手段は、前回又は前々回の書き込みコマンド信号のどちらか一方に対応するデータ信号を保持する第一書き込みデータ保持手段と、前回又は前々回の書き込みコマンド信号のうち第一書き込みデータ保持手段に書き込まれている他方の書き込みコマンド信号に対応するデータ信号を保持する第二書き込みデータ保持手段とを有し、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記第一書き込みデータ保持手段又は第二書き込みデータ保持手段のどちらか一方に保持している前回の書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。

0034

このように、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち読み出しコマンド信号に対応するアドレス信号と前回の書き込みコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は第一又は第二書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、第一又は第二書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。

0035

また、請求項9記載の発明は、前記書き込みコマンドはページモードの書き込みコマンドであり、前記読み出しコマンドはページモードの読み出しコマンドであることを特徴とする。ページモードであっても、前述した作用、効果が得られる。例えば、請求項記載の発明におけるページモードの場合、ページモードの書き込みコマンド信号に対応するアドレス信号及びデータを保持して、ページモードの書き込みコマンド信号に対応するアドレス信号とページモードの読み出しコマンド信号に対応するアドレス信号とを比較することにより、ページモードの書き込みコマンド直後にその書き込みコマンドに対応したデータをページモードの読み出しコマンドにより読み出す場合に対応できる。これは、ページモードの書き込みコマンド信号に対応するアドレス信号とページモードの読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されているページモードの書き込みコマンド信号に対応するデータをページモードの読み出しコマンドに対応するデータとして出力することが出来るからである。したがって、ページモードにおいて読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。

0036

請求項10記載の発明は、前記アドレス保持比較手段は、次のページモードの書き込みコマンド又はページモードの終了コマンドが取り込まれるまで、前記取り込まれたページモードの書き込みコマンドに対応するアドレス信号を保持することを特徴とする。これにより、ページモードの書き込みコマンド信号に対応するアドレス信号を次のページモードの書き込みコマンド信号又はページモードの終了コマンド信号が取り込まれるまで保持しておくことにより、ページモードの書き込みコマンド直後にデータをメモリセルに格納する必要がなく、次のページモードの書き込みコマンド又はページモードの終了コマンド信号のときにデータをメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次のページモードの読み出しコマンドを取り込むことが可能となる。

0037

請求項11に記載の発明は、前記データ保持手段は、半導体記憶装置内の複数の各バンク毎に設けられていることを特徴とする。バンク毎の制御が容易になる。請求項12に記載の発明は、ライトデータレイテンシーとリードデータレイテンシーとは異なることを特徴とする。データバスとのインタフェースを入出力共通にした場合、入出力データの衝突を容易に回避することができる。

発明を実施するための最良の形態

0038

次に、本発明の実施の形態について図面と共に説明する。最初に、本発明の概要について、タイミングチャートを利用して説明する。図4は、本発明の半導体記憶装置の読み出し動作と書き込み動作とを交互に連続して実行する動作を示す一例のタイミングチャートを示す。

0039

図4のタイミングチャートでは、リードデータレイテンシーとライトデータレイテンシーとを同一とし、一般的な他バンク間のリードコマンド(R)とライトコマンド(W)との最小許容時間(lRC)までリードコマンド(R)とライトコマンド(W)とを詰めている。この場合、従来のFCRAMの回路構成においては、ライトコマンド(W)入力後にリードコマンド(R)を入力するためには、そのライトコマンド(W)に対応するライトデータがメモリセルに格納された後でなければならなかった。これは、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合があるからである。

0040

そこで、本発明はライトコマンド(W)に対応したライトデータを次のライトコマンド(W)まで保持しておくライトデータバッファを設けると共に、そのライトデータのアドレス信号をラッチしておくアドレスラッチ回路含む構成としている。このアドレスラッチ回路は、ライトコマンド(W)のアドレス信号とリードコマンド(R)のアドレス信号とを比較して、アドレス信号が同一である場合にメモリセルからでなくライトデータバッファからデータを読み出すための信号を生成している。

0041

以上のような回路構成とすることにより、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合であっても、リードコマンド(R)とライトコマンド(W)との最小許容時間(lRC)までライトコマンド(W)とリードコマンド(R)とを詰めることが可能となる。

0042

以下、本発明の半導体記憶装置の実施例について、詳細に説明する。図5は、本発明の半導体記憶装置の第一実施例のブロック図を示す。尚、FCRAMとSDRAMとは、メモリセル周辺の回路構成が同様であるので、本発明の実施例として、FCRAMを具体例とする。本発明のFCRAMは、クロックバッファ1、コマンドデコーダ2、コントロール信号バッファ3、ローアドレスバッファ4、コラムアドレスバッファ5、アドレスラッチ比較器6,7、モードレジスタ8、データレイテンシーカウンタ9、データ変換器10,12、データ入力バッファ11、データ出力バッファ13、バンク(0)用回路14、及びバンク(1)用回路15を含む構成とする。

0043

また、バンク(0)用回路14とバンク(1)用回路15との内には、それぞれマトリクス状に配置されたメモリセルを含む複数のメモリブロック、RAS生成ユニット16、PRE生成ユニット17、コントロールユニット18、ブロックデコーダ19、プリデコーダ20−1,20−2、ワードデコーダ21、1/4デコーダ22、BLTデコーダ23、S/A生成ユニット24、コラムデコーダ25、コントロールユニット26、リードライトバッファ27、ライトデータバッファ28、コア回路29を含む。

0044

尚、本実施例のメモリセルは、例えばDRAM型のセル構造を有し、更に本実施例のメモリセル周辺の回路構成は、前述した図1と同様の構成とする。また、図5に示す本実施例は、説明の便宜上2バンク構成として図示するが、FCRAM内のバンク構成はこれに限らない。上記、本発明のFCRAMを構成する各部の機能について簡単に説明する。クロックバッファ1は、外部からのクロック信号(CLK)が入力され、FCRAMを構成する各部に同期クロックCLKを供給する。コントロール信号バッファ3は、外部からのコマンド、例えば、読み出しコマンド(WE)、書き込みコマンド(/WE)、チップセレクト信号(/CS)等が入力され、コマンドデコーダ2に必要な信号を供給する。なお、/は負論理の信号を表し、その他は正論理の信号を表す。

0045

コマンドデコーダ2は、コントロール信号バッファ3から供給された信号をデコードして後述するバンク(0)用回路14,バンク(1)用回路15,アドレスラッチ&比較器6,7,データレイテンシーカウンタ9等に通知する。ローアドレスバッファ4及びコラムアドレスバッファ5は、外部からのアドレス信号(A0〜An,B0〜Bn)を入力され、それぞれアドレスラッチ&比較器6,7にアドレス信号を供給する。尚、変数nはメモリ容量に応じた整数とする。

0046

アドレスラッチ&比較器6,7は、ライトコマンド時とリードコマンド時とではその動作が異なっている。ライトコマンド時、アドレスラッチ&比較器6は、ローアドレスバッファ4から供給されたローアドレス信号をラッチし、次のライトコマンド時にそのラッチされたローアドレス信号を利用して後述するライトデータバッファ28に保持されているデータをコア回路29部分に書き込む。

0047

リードコマンド時、アドレスラッチ&比較器6はローアドレスバッファ4から供給されたローアドレス信号と、前回のライトコマンド時にラッチされたローアドレス信号とを比較し、同一の場合にはライトデータバッファ28にラッチされているデータをリードコマンドに対応するデータとして出力する。また、アドレスラッチ&比較器6はローアドレスバッファ4から供給されたローアドレス信号と、前回のライトコマンド時にラッチされたローアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたローアドレス信号をそのままプリデコーダ20−1に供給する。したがって、そのリードコマンドに対応するデータがメモリセルから読み出される。

0048

続いて、アドレスラッチ&比較器7について説明する。ライトコマンド時、アドレスラッチ&比較器7は、コラムアドレスバッファ5から供給されたコラムアドレス信号をラッチし、次のライトコマンド時にそのラッチされたコラムアドレス信号を利用して後述するライトデータバッファ28に保持されているデータをコア回路29部分に書き込む。

0049

リードコマンド時、アドレスラッチ&比較器7はコラムアドレスバッファ5から供給されたコラムアドレス信号と、前回のライトコマンド時にラッチされたコラムアドレス信号とを比較し、同一の場合にはライトデータバッファ28にラッチされているデータをリードコマンドに対応するデータとして出力する。また、アドレスラッチ&比較器7はコラムアドレスバッファ5から供給されたコラムアドレス信号と、前回のライトコマンド時にラッチされたコラムアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたコラムアドレス信号をそのままプリデコーダ20−2に供給する。したがって、そのリードコマンドに対応するデータがメモリセルから読み出される。

0050

モードレジスタ8は、内部に使用するバースト長情報を生成する。データレイテンシーカウンタ9は、モードレジスタ8から供給されるバースト長情報に基づいてデータレイテンシーを計時する。データ変換器10は、外部からのデータ信号がデータ入力バッファ11を介して供給され、その供給された信号を変換してライトデータバッファ28に供給する。また、データ変換器12は、後述するリードライトバッファ27又はライトデータバッファ28からデータが供給され、その供給されたデータを変換してデータ出力バッファ13を介して外部に出力する。なお、データ変換器10,12は、データレイテンシーカウンタ9から供給される信号に基づいて適切なタイミングで処理を行う。

0051

本実施例では、データ入力バッファ11及びデータ出力バッファ13は、入力ピン出力ピンとが共通であるI/Oコモン形式インターフェースにより外部と接続されているが、入力ピンと出力ピンとが別々に設けられているI/Oセパレート形式のインターフェースにより外部と接続することも可能である。次に、ローアドレスバッファ4及びコラムアドレスバッファ5に選択される各バンク内の構成及び機能について説明する。ここでは、図示のバンク(0)用回路14についてのみ説明し、同様の構成を有するバンク(1)用回路15の構成及び機能については、同一の符号を付して説明を省略する。

0052

バンク(0)用回路14において、RAS生成ユニット16は、複数のメモリブロック内の各メモリセルのデータを対応するセンスアンプに読み出すことを指令する信号RASZを生成する。また、PRE生成ユニット17は内部RAS信号である信号RASZを受取ると、所定の時間が経過した後にプリチャージ信号PREを生成する。この内部生成されたプリチャージ信号PREは、外部からプリチャージ信号PREが供給された場合と同様に、RAS生成ユニット16をリセットしてプリチャージ動作を行わせる。この内部生成されたプリチャージ信号PREによるプリチャージ動作が自己プリチャージである。

0053

プリデコーダ20−1は、アドレスラッチ&比較器6から供給されたローアドレス信号をプリデコードする。プリデコード結果は、ブロックデコーダ19に供給されると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,及びS/A生成ユニット24に供給される。ブロックデコーダ19は、FCRAM内に配置された複数のメモリブロックの一つを選択する。この選択されたメモリブロックにおいてのみ、ワードデコーダ21、1/4デコーダ22,BLTデコーダ23,及びS/A生成ユニット24が作動し、コア回路29内でデータをメモリセルから読み出してセンスアンプに格納する。

0054

コア回路29は、図1に示すメモリセル501がロー及びコラムに関してアレイ状に配置されたものであり、各コラム毎図1のセンスアンプ520が設けられる。上記ローアドレス信号による読み出し動作によって、ローアドレス信号で選択されたワード線に対応する複数のメモリセルのデータが、複数のセンスアンプ520に格納される。

0055

プリデコーダ20−2は、アドレスラッチ&比較器7から供給されたコラムアドレス信号をプリデコードする。プリデコード結果は、コラムデコーダ25に供給されると共に、1/4デコーダ22,S/A生成ユニット24,及びコントロール回路26に供給される。コラムデコーダ25は、コラムアドレス信号で指定されるコラムに対してコラム線選択信号CLを供給し、そのコラムのセンスアンプ520からデータを読み出して、リードライトバッファ27に供給する。

0056

ワードデコーダ21は、コントロールユニット18の制御に基づいて、ワード線選択信号を生成する。1/4デコーダ22は、従来からある階層ワードデコード方式において、選択されたメインワードデコーダに従属する4つのサブワードデコーダから、一つのサブワードデコーダを選択するためのデコーダである。BLTデコーダ23は、コントロールユニット18の制御に基づいて、ビット線トランスファー信号を生成する。また、S/A生成ユニット24は、コントロールユニット18の制御に基づいて、センスアンプ駆動信号SA1及びSA2を生成する。

0057

コントロールユニット26は、アドレスラッチ&比較器6,7から供給される信号に基づいてリードライトバッファ27及びライトデータバッファ28を制御する。ライトコマンド時、コントロールユニット26は前回のライトコマンド時にライトデータバッファ28に格納されたデータをリードライトバッファ27を介してコア回路29に供給する。また、ライトデータバッファ28は、今回のライトコマンドによりデータ変換器10から供給されたデータを保持する。

0058

リードコマンド時、コントロールユニット26はアドレスラッチ&比較器6,7から前回のライトコマンド時に供給されたローアドレス信号及びコラムアドレス信号と今回のリードコマンド時に供給されたローアドレス信号及びコラムアドレス信号とが同一であるか否かの信号が供給される。同一であることを示す信号が供給されると、コントロールユニット26はライトデータバッファ28に保持されているデータを読み出し、データ変換器12に供給する。

0059

また、同一でないことを示す信号が供給されると、コントロールユニット26は通常の読み出し処理をリードライトバッファ27に行わせる。具体的には、コントロールユニット26は、データをセンスアンプ520から読み出してリードライトバッファ27に供給し、その読み出したデータをデータ変換器12に供給する。

0060

以上に述べた、アドレスラッチ&比較器6,7,コントロールユニット26,リードライトバッファ27,及びライトデータバッファ28は本願発明特有な処理を行う構成部分である。この構成部分を有することにより、ライトコマンド(W)とリードコマンド(R)とを一般的な他バンク間のリードコマンド(R)とライトコマンド(W)との最小許容時間(lRC)まで詰めることが可能となる。

0061

以下、第一実施例における半導体記憶装置の動作タイミングについて、動作タイミング図に基づいて説明する。図6は、第一実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。

0062

コマンドデコーダ2にライトコマンドが入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(A)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(B)をラッチする。

0063

アドレスラッチ&比較器6,7からアドレス信号(A)を供給されたプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンドに対応して、データ入力バッファ11に入力されたデータ(A)は、データ変換器10を介してライトデータバッファ28に供給され、続いてライトデータバッファ28からリードライトバッファ27に供給される。

0064

次に、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(A)がビット線BL及び/BLを介して容量501に記憶される。以上のような処理を繰り返すことによりライト連続動作が行われる。図7は、第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。また、図7のライトコマンド及びリードコマンドは、同一バンクに対するコマンドであるものとする。

0065

コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(A)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(B)をラッチする。

0066

アドレスラッチ&比較器6,7からアドレス信号(A)を供給されたプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンドに対応してデータ入力バッファ11に入力されたデータ(A)は、データ変換器10を介してライトデータバッファ28に供給され、ライトデータバッファ28からリードライトバッファ27に供給される。

0067

次に、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(A)がビット線BL及び/BLを介して容量501に記憶される。ライトコマンド(B)の2クロック後、コマンドデコーダ2にリードコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(C)とを比較する。

0068

比較の結果、アドレス信号(B)とアドレス信号(C)とが異なるので、今回のリードコマンド(C)時に供給されたアドレス信号(C)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。尚、アドレスラッチ&比較器6,7はコマンドデコーダ2に前回のリードコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。

0069

アドレスラッチ&比較器6,7からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンドに対応してデータ入力バッファ11に入力されたデータ(B)は、データ変換器10を介してライトデータバッファ28に供給される。

0070

次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(C)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。尚、ライトデータバッファ28は、前回のライトコマンドにより供給されたデータ(B)を、そのまま保持しておく。

0071

リードコマンド(C)の2クロック後、コマンドデコーダ2にリードコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(D)で供給されたアドレス信号(D)とを比較する。

0072

比較の結果、アドレス信号(B)とアドレス信号(D)とが異なるので、今回のリードコマンド(D)時に供給されたアドレス信号(D)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。尚、アドレスラッチ&比較器6,7はコマンドデコーダ2に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。

0073

アドレスラッチ&比較器6,7からアドレス信号(D)を供給されたプリデコーダ20−1,20−2は、アドレス信号(D)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0074

次に、プリデコードされたアドレス信号(D)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(D)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。

0075

リードコマンド(D)の2クロック後、コマンドデコーダ2にライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(B)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(E)をラッチする。

0076

アドレスラッチ&比較器6,7からアドレス信号(B)を供給されたプリデコーダ20−1,20−2は、アドレス信号(B)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。次に、プリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(B)がビット線BL及び/BLを介して容量501に記憶される。

0077

以上、図7は第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図であるが、ライトコマンドの後にそのライトコマンドとは異なるバンク(他バンク)に対するリードコマンドが供給される場合が含まれていない。続いて、図8を利用して、ライトコマンドの後にそのライトコマンドとは異なるバンク(他バンク)に対するリードコマンドが供給される場合の動作タイミングについて説明する。

0078

図8は、第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。また、図8中、例えば「Add.B for0」はバンク(0)用回路に対するアドレス信号(B)であることを示す。同様に、各回路構成部分名称の最後に添付されている数字は、バンク(0)用回路またはバンク(1)用回路のどちらに含まれているかを示し、例えば「R/W buffer0」の場合、バンク(0)用回路に含まれる回路構成部分であることを示す。

0079

コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にバンク(0)用回路に対するアドレス信号(B)が入力されると、バンク(0)用回路に対するアドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(A)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(B)をラッチする。

0080

アドレスラッチ&比較器6,7からアドレス信号(A)を供給されたバンク(0)用回路に含まれるプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンドに対応してデータ入力バッファ11に入力されたデータ(A)は、データ変換器10を介してバンク(0)用回路に含まれるライトデータバッファ28に供給され、ライトデータバッファ28からリードライトバッファ27に供給される。

0081

次に、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(A)がビット線BL及び/BLを介して容量501に記憶される。また、ライトコマンドに対応してデータ入力バッファ11に入力されたデータ(B)は、データ変換器10を介してバンク(0)用回路14に含まれるライトデータバッファ28に供給される。

0082

ライトコマンド(B)の2クロック後、コマンドデコーダ2にリードコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にバンク(1)用回路に対するアドレス信号(C)が入力されると、バンク(1)用回路に対するアドレスラッチ&比較器6,7は、以前のライトコマンド時にラッチしたアドレス信号(xx)と今回のリードコマンド(C)で供給されたアドレス信号(C)とを比較する。

0083

比較の結果、アドレス信号(xx)とアドレス信号(C)とが異なるので、今回のリードコマンド(C)時に供給されたアドレス信号(C)をバンク(1)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。尚、バンク(0)用回路に対するアドレスラッチ&比較器6,7は、ラッチしているアドレス信号(B)と異なるバンクに対するリードコマンド(C)が入力されたため、ラッチしているアドレス信号(B)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。

0084

アドレスラッチ&比較器6,7からアドレス信号(B)を供給されたバンク(0)用回路14に含まれるプリデコーダ20−1,20−2は、アドレス信号(B)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。次に、プリデコードされたアドレス信号(B)に基づいてバンク(0)用回路14に対するコラム線選択信号CLが選択されると、バンク(0)用回路14に含まれるリードライトバッファ27に保持されているデータ(B)がビット線BL及び/BLを介して容量501に記憶される。

0085

また、アドレスラッチ&比較器6,7からアドレス信号(C)を供給されたバンク(1)用回路15に含まれるプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0086

次に、プリデコードされたアドレス信号(C)に基づいてバンク(1)用回路に対するコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(C)は、バンク(1)用回路15に含まれるリードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。以下、図7のタイミング図と同様であるので説明を省略する。

0087

以上、図7及び図8は第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図であるが、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合は含まれていない。続いて、図9を利用して、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合の動作タイミングについて説明する。

0088

図9は、第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(A)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(B)をラッチする。

0089

アドレスラッチ&比較器6,7からアドレス信号(A)を供給されたプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンドに対応してデータ入力バッファ11に入力されたデータ(A)は、データ変換器10を介してライトデータバッファ28に供給され、ライトデータバッファ28からリードライトバッファ27に供給される。

0090

次に、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(A)がビット線BL及び/BLを介して容量501に記憶される。ライトコマンド(B)の2クロック後、コマンドデコーダ2にリードコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(B)とを比較する。

0091

比較の結果、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(B)とが同一であるので、バンク(0)用回路14内に含まれるコントロールユニット26に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット26は、前回のライトコマンド(B)時にライトデータバッファ28に保持したデータ(B)をデータ変換器12を介してデータ出力バッファ13から外部に出力する。尚、アドレスラッチ&比較器6,7は、コマンドデコーダ2に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ28は、前回のライトコマンドにより供給されたデータ(B)を、そのまま保持しておく。

0092

リードコマンド(C)の2クロック後、コマンドデコーダ2にリードコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(D)で供給されたアドレス信号(D)とを比較する。

0093

比較の結果、アドレス信号(B)とアドレス信号(D)とが異なるので、今回のリードコマンド(D)時に供給されたアドレス信号(D)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。尚、アドレスラッチ&比較器6,7はコマンドデコーダ2に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。

0094

アドレスラッチ&比較器6,7からアドレス信号(D)を供給されたプリデコーダ20−1,20−2は、アドレス信号(D)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0095

次に、プリデコードされたアドレス信号(D)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(D)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。

0096

リードコマンド(D)の2クロック後、コマンドデコーダ2にライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(B)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(E)をラッチする。

0097

アドレスラッチ&比較器6,7からアドレス信号(B)を供給されたプリデコーダ20−1,20−2は、アドレス信号(B)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。次に、プリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(B)がビット線BL及び/BLを介して容量501に記憶される。

0098

以上、第一実施例における半導体記憶装置は、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合に、コア回路29のメモリセルからデータを読み出すのではなく、ライトデータバッファ28から読み出すことにより、ライトコマンド(W)によるメモリセルへのデータの書き込み処理の終了を待たずにリードコマンド(R)の処理を開始できる。したがって、リードライトサイクルを短縮することができる。

0099

続いて、図10を利用して、同一バンク内において、ライトコマンド(W)にライトマスク機能を使用する場合の動作タイミングについて説明する。図10は、第一実施例における半導体記憶装置のライト(ライトマスク)・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。

0100

ここで、ライトマスク機能とは、ライトデータの一部をマスクすることにより、そのマスクされた部分のデータの書き込み処理を行わないことをいう。また、本実施例においては、リードマスク機能は含まないものとする。コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(A)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(B)をラッチする。

0101

アドレスラッチ&比較器6,7からアドレス信号(A)を供給されたプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンドに対応してデータ入力バッファ11に入力されたデータ(A0)及び(A1)は、データ変換器10を介してライトデータバッファ28に供給され、ライトデータバッファ28からリードライトバッファ27に供給される。

0102

次に、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(A0)及び(A1)がビット線BL及び/BLを介して容量501に記憶される。ライトコマンド(B)の2クロック後、コマンドデコーダ2にリードコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(B)とを比較する。

0103

比較の結果、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(B)とが同一であるので、バンク(0)用回路14内に含まれるコントロールユニット26に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット26は、前回のライトコマンド(B)により供給され、ライトデータバッファ28に保持されたデータ(B0)をデータ変換器12を介してデータ出力バッファ13から外部に出力する。

0104

同時に、ライトマスク機能によりマスクされたデータ(B1)は、通常の読み出し動作によりプリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(B1)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。尚、アドレスラッチ&比較器6,7は、コマンドデコーダ2に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ28は、前回のライトコマンドにより供給されたデータ(B0)を、そのまま保持しておく。

0105

リードコマンド(C)の2クロック後、コマンドデコーダ2にリードコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド(B)時にラッチしたアドレス信号(B)と今回のリードコマンド(D)で供給されたアドレス信号(D)とを比較する。

0106

比較の結果、アドレス信号(B)とアドレス信号(D)とが異なるので、今回のリードコマンド(D)時に供給されたアドレス信号(D)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。尚、アドレスラッチ&比較器6,7はコマンドデコーダ2に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。

0107

アドレスラッチ&比較器6,7からアドレス信号(D)を供給されたプリデコーダ20−1,20−2は、アドレス信号(D)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0108

次に、プリデコードされたアドレス信号(D)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(D0)及び(D1)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。

0109

リードコマンド(D)の2クロック後、コマンドデコーダ2にライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(B)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(E)をラッチする。

0110

アドレスラッチ&比較器6,7からアドレス信号(B)を供給されたプリデコーダ20−1,20−2は、アドレス信号(B)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。次に、プリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(B0)がビット線BL及び/BLを介して容量501に記憶される。このとき、ライトマスク機能によりマスクされたデータ(B1)は、新たに容量501に記憶されず、以前のデータを保持し続ける。

0111

このような、ライトマスク機能は同一アドレスに含まれる複数のデータの内、一部を書き換えるときに利用される。ライトマスク機能は、外部からの信号により制御され、例えば、マスクする部分がハイレベルとなるマスク信号により制御する方法,複数の信号の組み合わせによるコマンド信号により制御する方法等、様々な方法が考えられる。

0112

このようなライトマスク機能を制御する信号(以下、ライトマスク制御信号という)は、コマンドデコーダ2に入力され、RAS生成ユニット16,コントロールユニット18を介してコントロールユニット26に供給され、リードライトバッファ27及びライトデータバッファ28を制御している。したがって、図9のタイミング図に示すような、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合に、ライトマスク機能によりマスクされたデータをコア回路29のメモリセルからデータを読み出し、その他のデータをライトデータバッファ28から読み出すことにより、ライトマスク機能を使用するときもライトコマンド(W)によるメモリセルへのデータの書き込み処理の終了を待たずにライトコマンド(W)の処理を開始できる。したがって、リードライトサイクルを短縮することができる。

0113

続いて、図11を利用して、ページモードを含む場合の動作タイミングについて説明する。図11は、第一実施例における半導体記憶装置のライト・ライト(ページモードライト)・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。また、図11中、例えば「Pwrite−C」はページモードライトコマンド(C)であることを示す。

0114

ここで、ページモードとは、同一ワード線に対応しているデータをコラムアドレスを変えながら読み出す動作又は書き込む動作をいう。このようなページモードにおいては、図11のタイミング図の場合、1クロック間隔で動作可能となっている。コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド時にラッチしたアドレス信号(A)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のライトコマンドのアドレス信号(B)をラッチする。

0115

アドレスラッチ&比較器6,7からアドレス信号(A)を供給されたプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンドに対応してデータ入力バッファ11に入力されたデータ(A)は、データ変換器10を介してライトデータバッファ28に供給され、ライトデータバッファ28からリードライトバッファ27に供給される。

0116

次に、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(A)がビット線BL及び/BLを介して容量501に記憶される。ライトコマンド(B)の2クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、アドレスラッチ&比較器6,7は、前回のライトコマンド(B)時にラッチしたアドレス信号(B)を保持し続け、今回のページモードライトコマンド(C)で供給されたアドレス信号(C)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。また、ページモードライトコマンド(C)に対応してデータ入力バッファ11に入力されたデータ(C)はライトデータバッファ28に保持されずに、リードライトバッファ27に保持される。

0117

アドレスラッチ&比較器6,7からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(C)がビット線BL及び/BLを介して容量501に記憶される。以下、ページモードクローズコマンド信号(PC)が入力されるまでページモードライトコマンド(C)と同様にページモードライトコマンド(D),(E)が行われる。

0118

その後、ページモードクローズコマンド信号(PC)が入力されると、図6に示すようなライト連続動作に戻り、コマンドデコーダ2にライトコマンド(F)が入力され、ページモード時の間、アドレスラッチ&比較器6,7にラッチしていたアドレス信号(B)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給し、図6に示す連続動作により、ライトデータバッファ28に保持していたデータ(B)がビット線BL及び/BLを介して容量501に記憶される。

0119

したがって、図11のタイミング図に示すような、ページモード時には、前回のライトコマンド(W)に対応したライトデータ及びアドレス信号をアドレスラッチ&比較器6,7及びライトデータバッファ28に保持しておくことにより、ページモードを使用するときもライトコマンド(W)によるメモリセルへのデータの書き込み処理の終了を待たずにページモードライトコマンド(W)の処理を開始できる。したがって、リードライトサイクルを短縮することができる。

0120

次に、本発明の半導体記憶装置の他の実施例について、詳細に説明する。図12は、本発明の半導体記憶装置の第二実施例のブロック図を示す。なお、図12のブロック図は、図5に示す第一実施例のブロック図と一部を除いて同一であり、その同一部分については同一符号を付して説明を省略する。図12に示す本発明の第二実施例のブロック図は、二つのアドレス信号をラッチすることができるダブルアドレスラッチ&比較器30,31と、二つのライトデータバッファ32,33を含む構成であることが図5に示す第一実施例のブロック図と異なっている。

0121

上記構成は、例えばクロックの周期が長い場合などにリードレイテンシー及びライトレイテンシーが長くなったとしても、一般的な他バンク間のリードコマンド(R)とライトコマンド(W)との最小許容時間(lRC)までリードコマンド(R)とライトコマンド(W)とを詰めることが可能である。FCRAMにおいては、センスアンプの動作間隔に基づいてリードコマンド(R)とライトコマンド(W)との間隔が決定される。

0122

ダブルアドレスラッチ&比較器30,31は、第一のアドレスラッチ&比較部分と第二のアドレスラッチ&比較部分とで構成されている。以下、ダブルアドレスラッチ&比較器30,31の動作について、ライトコマンド時とリードコマンド時とに分けて説明する。ライトコマンド時、ダブルアドレスラッチ&比較器30は、ローアドレスバッファ4から供給されたローアドレス信号を第一のアドレスラッチ&比較部分でラッチすると共に、第一のアドレスラッチ&比較部分にラッチされていたローアドレス信号を第二のアドレスラッチ&比較部分にラッチする。また、第二のアドレスラッチ&比較部分は、第一のアドレスラッチ&比較部分から供給されたローアドレス信号をラッチすると共に、第二のアドレスラッチ&比較部分にラッチされていたローアドレス信号を、プリデコーダ20−1に供給する。

0123

つまり、第二のアドレスラッチ&比較部分にラッチされたローアドレス信号を利用して後述するライトデータバッファ32又はライトデータバッファ33に保持されているデータをコア回路29部分に書き込む。リードコマンド時、ダブルアドレスラッチ&比較器30はローアドレスバッファ4から供給されたローアドレス信号と第一のアドレスラッチ&比較部分にラッチされているローアドレス信号とを比較し、同一の場合にはコントロールユニット26に信号を供給する。そしてコントロールユニット26は、ライトデータバッファ32又はライトデータバッファ33に保持されているデータを出力させる。この時、どちらのライトデータバッファに保持されているデータを出力させるのかは後述するタイミングによる。

0124

また、ダブルアドレスラッチ&比較器30は今回のリードコマンド時にローアドレスバッファ4から供給されたローアドレス信号と、第二のアドレスラッチ&比較部分にラッチされたローアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたローアドレス信号に基づいて、コア回路29のメモリセルからデータを出力する。

0125

尚、ダブルアドレスラッチ&比較器31の動作は、コラムアドレスバッファ5からコラムアドレス信号が供給される点、及びプリデコーダ20−2にコラムアドレス信号を供給する点のみがダブルアドレスラッチ&比較器30と異なっており、説明を省略する。以下、第二実施例における半導体記憶装置の動作タイミングについて、動作タイミング図に基づいて説明する。図13は、第二実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。

0126

コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のライトコマンド時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(A)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(B)をラッチする。このとき、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(xx)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。

0127

ダブルアドレスラッチ&比較器30,31からアドレス信号(xx)を供給されたプリデコーダ20−1,20−2は、アドレス信号(xx)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0128

コマンドデコーダ2にライトコマンド(B)が供給されると、ライトデータバッファ33は保持しているデータ(xx)を続いてリードライトバッファ27に供給する。このとき、ライトデータバッファ32は、データ入力バッファ11に入力されたデータ(A)がデータ変換器10を介して供給される。そして、プリデコードされたアドレス信号(xx)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(xx)がビット線BL及び/BLを介して容量501に記憶される。

0129

ライトコマンド(B)の2クロック後、コマンドデコーダ2にライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のライトコマンド時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(B)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(C)をラッチする。

0130

このとき、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(A)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。ダブルアドレスラッチ&比較器30,31からアドレス信号(A)を供給されたプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0131

ライトデータバッファ32はデータ入力バッファ11から供給されたデータ(A)が保持されており、続いてリードライトバッファ27にデータ(A)が保持される。このとき、ライトデータバッファ33はデータ入力バッファ11に入力されたデータ(B)がデータ変換器10を介して供給される。そして、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(A)がビット線BL及び/BLを介して容量501に記憶される。

0132

以上のように、第2実施例における半導体装置は、コマンドデコーダ2に入力されるライトコマンドに対応するデータ信号を交互にライトデータバッファ32又は33に供給している。以上のような処理を繰り返すことによりライト連続動作が行われている。図14は、第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。

0133

コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のライトコマンド時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(A)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(B)をラッチする。このとき、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(xx)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。

0134

ダブルアドレスラッチ&比較器30,31からアドレス信号(xx)を供給されたプリデコーダ20−1,20−2は、アドレス信号(xx)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。コマンドデコーダ2にライトコマンド(B)が供給されると、ライトデータバッファ33にラッチされているデータ(xx)がリードライトバッファ27にラッチされる。

0135

そして、プリデコードされたアドレス信号(xx)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(xx)がビット線BL及び/BLを介して容量501に記憶される。また、データ入力バッファ11から入力されたデータ(A)は、データ変換器10を介してライトデータバッファ32に入力され、保持される。尚、ライトデータバッファ33は、以前のライトコマンドにより供給されたデータ(xx)を、そのまま保持しておく。

0136

ライトコマンド(B)の2クロック後、コマンドデコーダ2にリードコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のライトコマンド(B)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(C)とを比較する。

0137

比較の結果、アドレス信号(B)とアドレス信号(C)とが異なるので、今回のリードコマンド(C)時に供給されたアドレス信号(C)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。尚、ダブルアドレスラッチ&比較器30,31は、コマンドデコーダ2にリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。

0138

ダブルアドレスラッチ&比較器30,31からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0139

次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(C)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。また、データ入力バッファ11から入力されたデータ(B)は、データ変換器10を介してライトデータバッファ33に入力され、保持される。尚、ライトデータバッファ32は、前回のライトコマンドにより供給されたデータ(A)を、そのまま保持しておく。

0140

リードコマンド(C)の2クロック後、コマンドデコーダ2にライトコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のライトコマンド時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(B)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(D)をラッチする。

0141

このとき、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(A)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。ダブルアドレスラッチ&比較器30,31からアドレス信号(A)を供給されたプリデコーダ20−1,20−2は、アドレス信号(A)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。コマンドデコーダ2にライトコマンド(D)が供給されると、ライトデータバッファ32に保持されているデータ(A)がリードライトバッファ27に保持される。

0142

そして、プリデコードされたアドレス信号(A)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27に保持されているデータ(A)がビット線BL及び/BLを介して容量501に記憶される。以上のような処理を繰り返すことによりライト・リード・ライト・リード連続動作が行われている。

0143

以上、図14は第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図であるが、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合は含まれていない。続いて、図15を利用して、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合の動作タイミングについて説明する。

0144

図15は、第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のライトコマンド時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(A)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(B)をラッチする。このとき、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(xx)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。

0145

ダブルアドレスラッチ&比較器30,31からアドレス信号(xx)を供給されたプリデコーダ20−1,20−2は、アドレス信号(xx)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。コマンドデコーダ2にライトコマンド(B)が供給されると、ライトデータバッファ33に保持されているデータ(xx)がリードライトバッファ27に保持される。

0146

そして、プリデコードされたアドレス信号(xx)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(xx)がビット線BL及び/BLを介して容量501に記憶される。また、データ入力バッファ11から入力されたデータ(A)は、データ変換器10を介してライトデータバッファ32に入力され、保持される。尚、ライトデータバッファ33は、前回のライトコマンドにより供給されたデータ(xx)を、そのままラッチしておく。

0147

ライトコマンド(B)の2クロック後、コマンドデコーダ2にリードコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のライトコマンド(B)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(B)とを比較する。

0148

比較の結果、前回のライトコマンド(B)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(B)と今回のリードコマンド(C)で供給されたアドレス信号(B)とが同一なので、バンク(0)用回路14内に含まれるコントロールユニット26に二つのアドレス信号が同一であることを示す信号が供給される。

0149

コントロールユニット26は、前回のライトコマンド(B)に基づいてライトデータバッファ33に保持されているデータ(B)をデータ変換器12を介してデータ出力バッファ13から外部に出力する。尚、ダブルアドレスラッチ&比較器30,31は、コマンドデコーダ2にリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。

0150

尚、データ入力バッファ11から入力されたデータ(B)は、データ変換器10を介してライトデータバッファ33に入力され、保持される。また、ライトデータバッファ32は、前回のライトコマンドにより供給されたデータ(A)を、そのまま保持しておく。以下、図11のタイミング図と同一であるので説明を省略する。

0151

以上、第二実施例における半導体記憶装置は、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合に、コア回路29のメモリセルからデータを読み出すのではなく、ライトデータバッファ32又は33から読み出すことにより、ライトコマンド(W)によるメモリセルへのデータの書き込み処理の終了を待たずにリードコマンド(R)の処理を開始できる。

0152

更に、リードレイテンシー及びライトレイテンシーが長くなったとしても、複数のライトデータバッファを含む構成とすることにより、リードライトサイクルを短縮することができる。次に、本発明の半導体記憶装置の他の実施例について、詳細に説明する。図16は、本発明の半導体記憶装置の第三実施例のブロック図を示す。なお、図16のブロック図は、図12に示す第二実施例のブロック図と一部を除いて同一であり、その同一部分については同一符号を付して説明を省略する。

0153

図16に示す本発明の第三実施例のブロック図は、三つのアドレス信号をラッチすることができるトリプルアドレスラッチ&比較器35,36と、三つのライトデータバッファ32,33,37を含む構成であることが図12に示す第二実施例のブロック図と異なっている。上記構成は、例えばクロックの周期が長い場合などにリードレイテンシー及びライトレイテンシーが長くなったとしても、一般的な他バンク間のリードコマンド(R)とライトコマンド(W)との最小許容時間(lRC)までリードコマンド(R)とライトコマンド(W)とを詰めることが可能である。

0154

トリプルアドレスラッチ&比較器35,36は、第一のアドレスラッチ&比較部分と第二のアドレスラッチ&比較部分と第三の比較部分とで構成されている。以下、トリプルアドレスラッチ&比較器35,36の動作について、ライトコマンド時とリードコマンド時とに分けて説明する。ライトコマンド時、トリプルアドレスラッチ&比較器35は、ローアドレスバッファ4から供給されたローアドレス信号を第一のアドレスラッチ&比較部分でラッチすると共に、第一のアドレスラッチ&比較部分にラッチされていたローアドレス信号を第二のアドレスラッチ&比較部分にラッチする。また、第二のアドレスラッチ&比較部分は、第一のアドレスラッチ&比較部分から供給されたローアドレス信号をラッチすると共に、第二のアドレスラッチ&比較部分にラッチされていたローアドレス信号を第三のアドレスラッチ&比較部分にラッチする。

0155

また、第三のアドレスラッチ&比較部分は、第二のアドレスラッチ&比較部分から供給されたローアドレス信号をラッチすると共に、第三のアドレスラッチ&比較部分にラッチされていたローアドレス信号を、プリデコーダ20−1に供給する。つまり、第三のアドレスラッチ&比較部分にラッチされたローアドレス信号を利用して後述するライトデータバッファ32,33,及び37に保持されているデータをコア回路29部分に書き込む。

0156

リードコマンド時、トリプルアドレスラッチ&比較器35はローアドレスバッファ4から供給されたローアドレス信号と第一のアドレスラッチ&比較部分にラッチされているローアドレス信号とを比較し、同一の場合にはコントロールユニット26に信号を供給する。そしてコントロールユニット26は、ライトデータバッファ32,33,及び37のいずれか一つに保持されているデータを出力させる。この時、どのライトデータバッファに保持されているデータを出力させるのかは後述するタイミングによる。

0157

また、トリプルアドレスラッチ&比較器35は今回のリードコマンド時にローアドレスバッファ4から供給されたローアドレス信号と、第三のアドレスラッチ&比較部分にラッチされたローアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたローアドレス信号に基づいて、コア回路29のメモリセルからデータを出力する。

0158

尚、トリプルアドレスラッチ&比較器36の動作は、コラムアドレスバッファ5からコラムアドレス信号が供給される点、及びプリデコーダ20−2にコラムアドレス信号を供給する点のみがトリプルアドレスラッチ&比較器35と異なっており、説明を省略する。図17は、第三実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。

0159

コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、トリプルアドレスラッチ&比較器35,36は、前回のライトコマンド時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(A)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(B)をラッチする。また、前回のライトコマンド時に第二のアドレスラッチ&比較部分にラッチしたアドレス信号(xx)を第三のアドレスラッチ&比較部分にラッチすると共に、第三のアドレスラッチ&比較部分にラッチされていたアドレス信号(xxx)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。

0160

トリプルアドレスラッチ&比較器35,36からアドレス信号(xxx)を供給されたプリデコーダ20−1,20−2は、アドレス信号(xxx)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。コマンドデコーダ2にライトコマンドが供給されると、ライトデータバッファ37に保持されているデータ(xxx)がリードライトバッファ27に保持される。

0161

そして、プリデコードされたアドレス信号(xxx)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(xxx)がビット線BL及び/BLを介して容量501に記憶される。また、データ入力バッファ11から入力されたデータ(xx)は、データ変換器10を介してライトデータバッファ32に入力され、保持される。尚、ライトデータバッファ33は、以前のライトコマンドにより供給されたデータ(xxxx)を、そのままラッチしておく。

0162

ライトコマンド(B)の2クロック後、コマンドデコーダ2にライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、トリプルアドレスラッチ&比較器35,36は、前回のライトコマンド時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(B)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(C)をラッチする。

0163

また、前回のライトコマンド時に第二のアドレスラッチ&比較部分にラッチしたアドレス信号(A)を第三のアドレスラッチ&比較部分にラッチすると共に、第三のアドレスラッチ&比較部分にラッチされていたアドレス信号(xx)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。

0164

トリプルアドレスラッチ&比較器35,36からアドレス信号(xx)を供給されたプリデコーダ20−1,20−2は、アドレス信号(xx)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。コマンドデコーダ2にライトコマンドが供給されると、ライトデータバッファ32に保持されているデータ(xx)がリードライトバッファ27に保持される。

0165

そして、プリデコードされたアドレス信号(xx)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(xx)がビット線BL及び/BLを介して容量501に記憶される。また、データ入力バッファ11から入力されたデータ(A)は、データ変換器10を介してライトデータバッファ33に入力され、保持される。尚、ライトデータバッファ37は、以前のライトコマンドにより供給されたデータ(xxx)を、そのままラッチしておく。以下、同様な処理を繰り返すことによりライト連続動作が行われている。

0166

以上、第三実施例における半導体記憶装置は、同一バンク内において、ライトコマンド(W)直後に、そのライトコマンド(W)に対応したライトデータをリードコマンド(R)により読み出す場合に、コア回路29のメモリセルからデータを読み出すのではなく、ライトデータバッファ32,33,又は37から読み出すことにより、ライトコマンド(W)によるメモリセルへのデータの書き込み処理の終了を待たずにリードコマンド(R)の処理を開始できる。

0167

更に、リードレイテンシー及びライトレイテンシーが第二実施例の場合より長くなったとしても、複数のライトデータバッファを含む構成とすることにより、リードライトサイクルを短縮することができる。次に、第一実施例における半導体記憶装置のページモードにおける動作タイミングについて、動作タイミング図に基づいて説明する。図18は、第一実施例ににける半導体記憶装置のページモードライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが1であるものとする。また、図18中、例えば「Pwrite−C」はページモードライトコマンド(C)であることを示す。

0168

ここで、ページモードとは、同一ワード線に対応しているデータをコラムアドレスを変えながら読み出す動作又は書き込む動作をいう。このようなページモードにおいては、図18のタイミング図の場合、1クロック間隔で動作可能となっている。コマンドデコーダ2にライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2はアドレス信号(B)を供給される。

0169

ローアドレスバッファ4及びコラムアドレスバッファ5からアドレス信号(B)を供給されたプリデコーダ20−1,20−2は、アドレス信号(B)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ライトコマンド(B)に対応して、データ入力バッファ11に入力されたデータ(B)は、データ変換器10を介してリードライトバッファ27に供給される。

0170

次に、プリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(B)がビット線BL及び/BLを介して容量501に記憶される。ライトコマンド(B)の2クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、アドレスラッチ&比較器6,7は、今回のページモードライトコマンド(C)時に供給されたアドレス信号(C)をラッチする。なお、今回のページモードライトコマンド(C)は、通常モードからページモードへ移行させる最初のページモードライトコマンド(C)であり、ワード線を活性化させる。

0171

ページモードライトコマンド(C)の1クロック後、コマンドデコーダ2にページモードライトコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のページモードライトコマンド(D)のアドレス信号(D)をラッチする。

0172

アドレスラッチ&比較器6,7からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ページモードライトコマンド(C)に対応して、データ入力バッファ11に入力されたデータ(C)は、データ変換器10を介してライトデータバッファ28に供給され、続いてライトデータバッファ28からリードライトバッファ27に供給される。

0173

次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(C)がビット線BL及び/BLを介して容量501に記憶される。ページモードライトコマンド(D)の1クロック後、コマンドデコーダ2にページモードライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(D)時にラッチしたアドレス信号(D)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のページモードライトコマンド(E)のアドレス信号(E)をラッチする。

0174

アドレスラッチ&比較器6,7からアドレス信号(D)を供給されたプリデコーダ20−1,20−2は、アドレス信号(D)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ページモードライトコマンド(D)に対応して、データ入力バッファ11に入力されたデータ(D)は、データ変換器10を介してライトデータバッファ28に供給され、続いてライトデータバッファ28からリードライトバッファ27に供給される。

0175

次に、プリデコードされたアドレス信号(D)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(D)がビット線BL及び/BLを介して容量501に記憶される。ページモードライトコマンド(E)の1クロック後、コマンドデコーダ2にページモードクローズコマンド信号(PC)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(E)時にラッチしたアドレス信号(E)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。

0176

アドレスラッチ&比較器6,7からアドレス信号(E)を供給されたプリデコーダ20−1,20−2は、アドレス信号(E)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ページモードライトコマンド(E)に対応して、データ入力バッファ11に入力されたデータ(E)は、データ変換器10を介してライトデータバッファ28に供給され、続いてライトデータバッファ28からリードライトバッファ27に供給される。

0177

次に、プリデコードされたアドレス信号(E)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(E)がビット線BL及び/BLを介して容量501に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド(B)と同様にライトコマンド(F),(G)が行われる。

0178

図19は、第一実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが1であるものとする。また、図19中、例えば「PRead−D」は、ページモードリードコマンド(D)であることを示す。

0179

コマンドデコーダ2にライトコマンド(B)が入力されると、図18を利用して説明したように、プリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択され、リードライトバッファ27にラッチされているデータ(B)がビット線BL及び/BLを介して容量501に記憶される。ライトコマンド(B)の2クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、アドレスラッチ&比較器6,7は、今回のページモードライトコマンド(C)時に供給されたアドレス信号(C)をラッチする。なお、今回のページモードライトコマンド(C)は、通常モードからページモードへ移行させる最初のページモードライトコマンド(C)であり、ワード線を活性化させる。

0180

ページモードライトコマンド(C)の1クロック後、コマンドデコーダ2にページモードリードコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)と今回のページモードリードコマンド(D)で供給されたアドレス信号(D)とを比較する。

0181

比較の結果、アドレス信号(C)とアドレス信号(D)とが異なるので、今回のページモードリードコマンド(D)時に供給されたアドレス信号(D)をプリデコーダ20−1,20−2に供給する。尚、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)をそのままラッチしておく。

0182

アドレスラッチ&比較器6,7からアドレス信号(D)を供給されたプリデコーダ20−1,20−2は、アドレス信号(D)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ページモードライトコマンド(C)に対応してデータ入力バッファ11に入力されたデータ(C)は、データ変換器10を介してライトデータバッファ28に供給される。

0183

次に、プリデコードされたアドレス信号(D)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(D)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。尚、ライトデータバッファ28は、前回のライトコマンドに対応して供給されたデータ(C)を、そのままラッチしておく。

0184

ページモードリードコマンド(D)の1クロック後、コマンドデコーダ2にページモードライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のページモードライトコマンド(E)のアドレス信号(E)をラッチする。

0185

アドレスラッチ&比較器6,7からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0186

次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、ライトデータバッファにラッチされているデータ(C)がリードライトバッファ27に供給され、ビット線BL及び/BLを介して容量501に記憶される。ページモードライトコマンド(E)の1クロック後、コマンドデコーダ2にページモードクローズコマンド信号(PC)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(E)時にラッチしたアドレス信号(E)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。

0187

アドレスラッチ&比較器6,7からアドレス信号(E)を供給されたプリデコーダ20−1,20−2は、アドレス信号(E)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ページモードライトコマンド(E)に対応して、データ入力バッファ11に入力されたデータ(E)は、データ変換器10を介してライトデータバッファ28に供給され、続いてライトデータバッファ28からリードライトバッファ27に供給される。

0188

次に、プリデコードされたアドレス信号(E)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(E)がビット線BL及び/BLを介して容量501に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド(B)と同様にライトコマンド(F),(G)が行われる。

0189

続いて、図20を利用して、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合の動作タイミングについて説明する。図20は、第一実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが1であるものとする。

0190

コマンドデコーダ2にライトコマンド(B)が入力されると、図18を利用して説明したように、プリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択され、リードライトバッファ27にラッチされているデータ(B)がビット線BL及び/BLを介して容量501に記憶される。ライトコマンド(B)の2クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、アドレスラッチ&比較器6,7は、今回のページモードライトコマンド(C)時に供給されたアドレス信号(C)をラッチする。なお、今回のページモードライトコマンド(C)は、通常モードからページモードへ移行させる最初のページモードライトコマンド(C)であり、ワード線を活性化させる。

0191

ページモードライトコマンド(C)の1クロック後、コマンドデコーダ2にページモードリードコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)と今回のページモードリードコマンド(D)で供給されたアドレス信号(C)とを比較する。

0192

比較の結果、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)と今回のページモードリードコマンド(D)で供給されたアドレス信号(C)とが同一であるので、バンク(0)用回路14内に含まれるコントロールユニット26に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット26は、前回のページモードライトコマンド(C)に対応してデータ入力バッファ11から入力され、データ変換器10を介してライトデータバッファ28に供給されたデータ(C)をリードライトバッファ27及びデータ変換器12を介してデータ出力バッファ13から外部に出力する。

0193

尚、アドレスラッチ&比較器6,7は、コマンドデコーダ2にページモードライトコマンドの次にページモードリードコマンドが入力された場合、次のページモードライトコマンドまでページモードライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ28は、前回のページモードライトコマンド(C)により供給されたデータ(C)を、そのまま保持しておく。

0194

ページモードリードコマンド(D)の1クロック後、コマンドデコーダ2にページモードライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のページモードライトコマンド(E)のアドレス信号(E)をラッチする。

0195

アドレスラッチ&比較器6,7からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0196

次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、ライトデータバッファ28にラッチされているデータ(C)がリードライトバッファ27に供給され、ビット線BL及び/BLを介して容量501に記憶される。ページモードライトコマンド(E)の1クロック後、コマンドデコーダ2にページモードクローズコマンド信号(PC)が入力されると、アドレスラッチ&比較器6,7は、前回のページモードライトコマンド(E)時にラッチしたアドレス信号(E)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。

0197

アドレスラッチ&比較器6,7からアドレス信号(E)を供給されたプリデコーダ20−1,20−2は、アドレス信号(E)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ページモードライトコマンド(E)に対応して、データ入力バッファ11に入力されたデータ(E)は、データ変換器10を介してライトデータバッファ28に供給され、続いてライトデータバッファ28からリードライトバッファ27に供給される。

0198

次に、プリデコードされたアドレス信号(E)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(E)がビット線BL及び/BLを介して容量501に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド(B)と同様にライトコマンド(F),(G)が行われる。

0199

以上、第一実施例における半導体記憶装置のページモードにおける動作は、ページモードライトコマンド直後にそのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合に、コア回路29のメモリセルからデータを読み出すのではなくライトデータバッファ28から読み出すことができる。

0200

したがって、ページモードライトコマンドによるメモリセルへのデータの書き込み処理の終了を待たずにページモードリードコマンドの処理を開始でき、ページモードにおけるリードライトサイクルを短縮することができる。次に、第二実施例における半導体記憶装置のページモードにおける動作タイミングについて、動作タイミング図に基づいて説明する。図21は、第二実施例における半導体記憶装置のぺージモードライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが2であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。

0201

ライトコマンド(B)の3クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、ダブルアドレスラッチ&比較器30,31は、第一のアドレスラッチ&比較部分にアドレス信号(C)をラッチする。なお、今回のページモードライトコマンド(C)は、通常モードからページモードへ移行させる最初のページモードライトコマンド(C)であり、ワード線を活性化させる。

0202

ページモードライトコマンド(C)の1クロック後、コマンドデコーダ2にページモードライトコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(C)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(C)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(D)をラッチする。

0203

ページモードライトコマンド(D)の1クロック後、コマンドデコーダ2にページモードライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(D)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(D)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(E)をラッチする。このとき、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(C)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。

0204

ダブルアドレスラッチ&比較器30,31からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0205

また、ページモードライトコマンド(C)に対応して、データ入力バッファ11に入力されたデータ(C)は、データ変換器10を介してライトデータバッファ32に供給され、続いてライトデータバッファ32からリードライトバッファ27に供給される。次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(C)がビット線BL及び/BLを介して容量501に記憶される。

0206

ページモードライトコマンド(E)の1クロック後、コマンドデコーダ2にページモードクローズコマンド信号(PC)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(E)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(E)を第二のアドレスラッチ&比較部分にラッチする。このとき、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(D)は、バンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給される。

0207

ダブルアドレスラッチ&比較器30,31からアドレス信号(D)を供給されたプリデコーダ20−1,20−2は、アドレス信号(D)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0208

また、ページモードライトコマンド(D)に対応して、データ入力バッファ11に入力されたデータ(D)は、データ変換器10を介してライトデータバッファ33に供給され、続いてライトデータバッファ33からリードライトバッファ27に供給される。次に、プリデコードされたアドレス信号(D)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(D)がビット線BL及び/BLを介して容量501に記憶される。

0209

ページモードクローズコマンド(PC)の1クロック後、ダブルアドレスラッチ&比較器30,31は、第二のアドレスラッチ&比較部分にラッチされていたアドレス信号(E)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。ダブルアドレスラッチ&比較器30,31からアドレス信号(E)を供給されたプリデコーダ20−1,20−2は、アドレス信号(E)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0210

また、ページモードライトコマンド(E)に対応して、データ入力バッファ11に入力されたデータ(E)は、データ変換器10を介してライトデータバッファ32に供給され、続いてライトデータバッファ32からリードライトバッファ27に供給される。次に、プリデコードされたアドレス信号(E)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(E)がビット線BL及び/BLを介して容量501に記憶される。

0211

図22は、第二実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが2であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。

0212

ライトコマンド(B)の3クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、ダブルアドレスラッチ&比較器30,31は、第一のアドレスラッチ&比較部分にアドレス信号(C)をラッチする。なお、今回のページモードライトコマンド(C)は、通常モードからページモードへ移行させる最初のページモードライトコマンド(C)であり、ワード線を活性化させる。

0213

ページモードライトコマンド(C)の1クロック後、コマンドデコーダ2にページモードリードコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)と今回のページモードリードコマンド(D)で供給されたアドレス信号(D)とを比較する。

0214

比較の結果、アドレス信号(C)とアドレス信号(D)とが異なるので、今回のページモードリードコマンド(D)時に供給されたアドレス信号(D)をプリデコーダ20−1,20−2に供給する。尚、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)をそのままラッチしておく。

0215

アドレス信号(D)を供給されたプリデコーダ20−1,20−2は、アドレス信号(D)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。次に、プリデコードされたアドレス信号(D)に基づいてコラム線選択信号CLが選択されると、容量501のデータがビット線BL及び/BLに読み出され、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。そして、データバスDB及び/DBに読み出されたデータ(D)は、リードライトバッファ27に供給され、データ変換器12を介してデータ出力バッファ13から外部に出力される。

0216

ページモードリードコマンド(D)の1クロック後、コマンドデコーダ2にページモードライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給すると共に、今回のページモードライトコマンド(E)のアドレス信号(E)を第二のアドレスラッチ&比較部分にアドレス信号(E)をラッチする。

0217

ダブルアドレスラッチ&比較器30,31からアドレス信号(C)を供給されたプリデコーダ20−1,20−2は、アドレス信号(C)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0218

また、ページモードライトコマンド(C)に対応して、データ入力バッファ11に入力されたデータ(C)は、データ変換器10を介してライトデータバッファ32に供給され、続いてライトデータバッファ32からリードライトバッファ27に供給される。次に、プリデコードされたアドレス信号(C)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(C)が、ビット線BL及び/BLを介して容量501に記憶される。

0219

ページモードライトコマンド(E)の1クロック後、コマンドデコーダ2にページモードクローズコマンド信号(PC)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(E)時に第二のアドレスラッチ&比較部分にラッチしたアドレス信号(E)をバンク(0)用回路14内に含まれるプリデコーダ20−1,20−2に供給する。

0220

ダブルアドレスラッチ&比較器30,31からアドレス信号(E)を供給されたプリデコーダ20−1,20−2は、アドレス信号(E)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。また、ページモードライトコマンド(E)に対応して、データ入力バッファ11に入力されたデータ(E)は、データ変換器10を介してライトデータバッファ33に供給され、続いてライトデータバッファ33からリードライトバッファ27に供給される。

0221

次に、プリデコードされたアドレス信号(E)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(E)がビット線BL及び/BLを介して容量501に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド(B)と同様にライトコマンド(F)が行われる。

0222

続いて、図23を利用して、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合の動作タイミングについて説明する。図23は、第二実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが2であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。

0223

ライトコマンド(B)の3クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、ダブルアドレスラッチ&比較器30,31は、第一のアドレスラッチ&比較部分にアドレス信号(C)をラッチする。なお、今回のページモードライトコマンド(C)は、通常モードからページモードへ移行させる最初のページモードライトコマンド(C)であり、ワード線を活性化させる。

0224

ページモードライトコマンド(C)の1クロック後、コマンドデコーダ2にページモードリードコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、ダブルアドレスラッチ&比較器30,31は、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)と今回のページモードリードコマンド(D)で供給されたアドレス信号(D)とを比較する。

0225

比較の結果、前回のページモードライトコマンド(C)時にラッチしたアドレス信号(C)と今回のページモードリードコマンド(D)で供給されたアドレス信号(C)とが同一であるので、バンク(0)用回路14内に含まれるコントロールユニット26に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット26は、前回のページモードライトコマンド(C)に対応してデータ入力バッファ11から入力され、データ変換器10を介してライトデータバッファ32に供給されたデータ(C)をリードライトバッファ27及びデータ変換器12を介してデータ出力バッファ13から外部に出力する。

0226

尚、ダブルアドレスラッチ&比較器30,31は、コマンドデコーダ2にページモードライトコマンドの次にページモードリードコマンドが入力された場合、次のページモードライトコマンドまでページモードライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ32は、前回のページモードライトコマンド(C)により供給されたデータ(C)を、そのままラッチしておく。

0227

以下、ページモードライトコマンド(E)及びページモードクローズコマンド信号(PC)の処理については図11の動作タイミング図と同様であり説明を省略する。以上、第二実施例における半導体記憶装置におけるページモードの動作は、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合に、コア回路29のメモリセルからデータを読み出すのではなく、ライトデータバッファ32又は33から読み出すことにより、ページモードライトコマンドによるメモリセルへのデータの書き込み処理の終了を待たずにページモードリードコマンドの処理を開始できる。

0228

更に、リードレイテンシー及びライトレイテンシーが長くなったとしても、複数のライトデータバッファを含む構成とすることにより、リードライトサイクルを短縮することができる。次に、第三実施例における半導体記憶装置のページモードにおける動作タイミングについて、動作タイミング図に基づいて説明する。図24は、第三実施例における半導体記憶装置のぺージモードライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図4に示すクロック信号の周期の2倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが3であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。

0229

コマンドデコーダ2にページモードライトコマンド(B)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(B)が入力されると、トリプルアドレスラッチ&比較器35,36は、第一のアドレスラッチ&比較部分にアドレス信号(B)をラッチする。なお、今回のページモードライトコマンド(B)は、通常モードからページモードへ移行させる最初のページモードライトコマンド(B)であり、ワード線を活性化させる。

0230

ページモードライトコマンド(B)の1クロック後、コマンドデコーダ2にページモードライトコマンド(C)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(C)が入力されると、トリプルアドレスラッチ&比較器35,36は、前回のページモードライトコマンド(B)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(B)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(C)をラッチする。

0231

ページモードライトコマンド(C)の1クロック後、コマンドデコーダ2にページモードライトコマンド(D)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(D)が入力されると、トリプルアドレスラッチ&比較器35,36は、前回のページモードライトコマンド(C)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(C)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(D)をラッチする。また、前回のページモードライトコマンド(C)時に第二のアドレスラッチ&比較部分にラッチしたアドレス信号(B)を第三のアドレスラッチ&比較部分にラッチする。

0232

ページモードライトコマンド(D)の1クロック後、コマンドデコーダ2にページモードライトコマンド(E)が入力され、ローアドレスバッファ4及びコラムアドレスバッファ5にアドレス信号(E)が入力されると、トリプルアドレスラッチ&比較器35,36は、前回のページモードライトコマンド(D)時に第一のアドレスラッチ&比較部分にラッチしたアドレス信号(D)を第二のアドレスラッチ&比較部分にラッチすると共に、第一のアドレスラッチ&比較部分にアドレス信号(E)をラッチする。また、前回のページモードライトコマンド(D)時に第二のアドレスラッチ&比較部分にラッチしたアドレス信号(C)を第三のアドレスラッチ&比較部分にラッチすると共に、第三のアドレスラッチ&比較部分にラッチされていたアドレス信号(B)をバンク(0)用回路内に含まれるプリデコーダ20−1,20−2に供給する。

0233

トリプルアドレスラッチ&比較器35,36からアドレス信号(B)を供給されたプリデコーダ20−1,20−2は、アドレス信号(B)をプリデコードし、ブロックデコーダ19に供給すると共に、ワードデコーダ21,1/4デコーダ22,BLTデコーダ23,S/A生成ユニット24,及びコラムデコーダ25等に供給する。

0234

また、ページモードライトコマンド(B)に対応して、データ入力バッファ11に入力されたデータ(B)は、データ変換器10を介してライトデータバッファ32に供給され、続いてライトデータバッファ32からリードライトバッファ27に供給される。次に、プリデコードされたアドレス信号(B)に基づいてコラム線選択信号CLが選択されると、リードライトバッファ27にラッチされているデータ(B)がビット線BL及び/BLを介して容量501に記憶される。

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