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技術 移動平均フィルタ

出願人 タナベセイヤクカブシキガイシヤ
発明者 佐藤久武
出願日 1999年2月26日 (21年9ヶ月経過) 出願番号 1999-050625
公開日 2000年9月14日 (20年3ヶ月経過) 公開番号 2000-252795
状態 拒絶査定
技術分野 ディジタル回路網 圧縮、伸長・符号変換及びデコーダ
主要キーワード 移動平均出力 移動平均データ 移動平均フィルター 移動平均計算 平均値演算回路 係数処理 キャリーイン シグナルフロー
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2000年9月14日)のものです。
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図面 (9)

目的

演算誤差が少なくハードも少ない移動平均フィルタ

構成

連続する複数のデータを保持するデータ保持部と、係数を記憶する係数記憶部と前記データ保持部に保持されたデータのうち所定の組み合わせのデータを加算する加算器と、該加算結果に前記係数記憶部から得られる係数データを乗算する乗算器と、前記乗算器の乗算結果を所定個数加算する加算器とを有することを特徴とする移動平均フィルタ

概要

背景

概要

演算誤差が少なくハードも少ない移動平均フィルタ

連続する複数のデータを保持するデータ保持部と、係数を記憶する係数記憶部と前記データ保持部に保持されたデータのうち所定の組み合わせのデータを加算する加算器と、該加算結果に前記係数記憶部から得られる係数データを乗算する乗算器と、前記乗算器の乗算結果を所定個数加算する加算器とを有することを特徴とする移動平均フィルタ

目的

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

連続する複数のデータを保持するデータ保持部と、係数を記憶する係数記憶部と前記データ保持部に保持されたデータのうち所定の組み合わせのデータを加算する加算器と、該加算結果に前記係数記憶部から得られる係数データを乗算する乗算器と、前記乗算器の乗算結果を所定個数加算する加算器とを有することを特徴とする移動平均フィルタ

請求項2

連続する複数のデータを保持するデータ保持部と、係数を記憶する係数記憶部と前記データ保持部に保持されたデータのうち所定の組み合わせのデータを加算し、該加算結果に応じた信号を出力するデコード値信号出力部と、前記デコード値信号出力部から出力されるデコード値信号に基づいて、前記係数記憶部から得られる係数データを処理し、加算データとして出力する係数処理部と、前記加算データを所定個数連続して加算する加算器とを有することを特徴とする移動平均フィルタ。

請求項3

前記デコード値信号出力部は前記係数記憶部から得られる係数データに関わらず出力を固定する第1の信号と、前記係数記憶部から得られる係数データを通過させる第2の信号と、前記係数記憶部から得られる係数データを所定ビット数シフトさせる第3の信号とを出力することを特徴とする請求項2記載の移動平均フィルタ。

請求項4

前記デコード値信号出力部は前記係数記憶部から得られる係数データに関わらず出力を固定する第1の信号と、前記係数記憶部から得られる係数データを通過させる第2の信号と、前記係数記憶部から得られる係数データを反転させる第3の信号とを出力することを特徴とする請求項2記載の移動平均フィルタ。

技術分野

0001

本発明は、入力信号平均値を計算して出力する平均値演算回路に関するものであり、特に移動平均値を算出するための移動平均フィルタに関するものである。

0002

信号を平滑化する一つの方法として移動平均法を称される方法がある(例えば文献I:「ビギナーズデジタルフィルタ」(1989.11.30)中尚吾著、東京電機大学出版局、pp.9〜15)。この移動平均法による移動平均の具体的な算出法は、k番目に移動平均値が求まっていてk+1番目の移動平均値を求める際に、k番目の移動平均値を求める際に用いたデータ中の最も古いデータとk+1番目の移動平均値を求めるため入力される新しいデータとの差をk番目の移動平均値に加算して、移動平均値を求める方法である(文献Iの第14頁)。この方法は、移動平均値を求める際の計算量を減らせるという利点がある。

発明が解決しようとする課題

0003

しかしながら、最も古いデータと新しいデータとの差を、いままで求めてあった移動平均値に加算して移動平均値を求めるという従来の方法では、次々の移動平均値の算出の際にそれ以前の演算結果を用いたため、一度ノイズあるいは誤動作によって演算誤差が生じるとそれがどこまでも影響してしまうという問題点があった。

0004

また、従来は移動平均をとった結果のさらに移動平均をとるような場合があり、移動平均の段数多段になる場合には、移動平均の段数に応じてハードの量が極端に増加するといった問題点があった。

課題を解決するための手段

0005

上記の問題点を解決するために本発明の代表的な移動平均フィルタでは連続する複数のデータを保持するデータ保持部と、係数を記憶する係数記憶部と前記データ保持部に保持されたデータのうち所定の組み合わせのデータを加算する加算器と、該加算結果に前記係数記憶部から得られる係数データを乗算する乗算器と、前記乗算器の乗算結果を所定個数加算する加算器とを有することを特徴とする。

発明を実施するための最良の形態

0006

(第1の実施の形態)従来、移動平均値の移動平均値を取るような場合は、移動平均計算回路複数段接続されていたが、本発明ではFIR(Finite Impulse Response:有限インパルス応答)型のフィルタ構成で行う。以下、図面を参照して、本発明の実施の形態について説明する。

0007

図1は本発明第1の実施の形態に関わる移動平均値演算回路の構成を示したブロック図である。

0008

第1の実施の形態における移動平均値演算回路では、1ビットの入力信号がRAMまたはシフトレジスタで構成されたデータ保持部101に入力されている。このデータ保持部101は、本発明における移動平均値を出すのに最低限必要な数のデータが保持されている。本実施の形態では後述するように、少なくとも連続する22個のデータが保持されている。データ保持部101からは必要に応じて2つのデータが読み出される。この2つのデータは加算器102の2つの入力端子に入力される。この加算器102から出力される信号は乗算器103に入力される。また乗算器103には係数記憶部である係数ROM104より、係数データが入力されている。この乗算器103からの出力信号は2つの入力端子を有する加算器105の一方の入力に入力される。加算器105からの出力信号はD-F/F106に入力される。このD-F/F106の出力信号は加算器105の他方の入力およびラッチ回路107に入力されている。ラッチ回路107からの出力信号が移動平均の出力信号OUTとなる。

0009

本実施の形態では、従来構成で、1段の移動平均フィルタが移動平均を取るデータの個数を8個、移動平均フィルタを従属に3段接続した場合を例に説明する。

0010

まず、移動平均を取る対象となる一つ目のデータをD0とする。平均値の対象となるデータはD0から順にサンプリングタイムt毎にD1、D2…と入力される。入力データが8個すなわちD7まで入力された時刻をT=0とする。T=0の時の1段目の移動平均値データの出力は、
Ma0=(D0+D1+D2+…+D5+D6+D7)/8
となる。移動平均値であるので、この値はサンプリングタイムtの期間経過するたびに変化する。

0011

データがDn+7まで入力された時刻をT=n(nは自然数)とした場合、T=nの時の1段目の移動平均データManは、
Man=(Dn+Dn+1+ Dn+2+…+Dn+5+Dn+6+ Dn+7)/8 (1)
となる。

0012

1段目の移動平均フィルタに接続された2段目の移動平均フィルタは、1段目の出力の8個の移動平均をとる。

0013

T=7の時の2段目の移動平均データの出力をMb0とすると、
Mb0=(Ma0+Ma1+Ma2+…+Ma5+Ma6+Ma7)/8
となる。

0014

Ma0〜Ma7に、それぞれ前述の(1)式を代入すると
Mb0=(D0+2D1+3D2+…+6D5+7D6+8D7+7D8+6D9+…+3D12+2D13+D14)/82
となる。

0015

T=nの時、2段目の移動平均フィルタの出力は
Mbn=(Dn+2Dn+1+3Dn+2+4Dn+3+5Dn+4+6Dn+5+7Dn+6+8Dn+7+7Dn+8+6Dn+9+5Dn+10+4Dn
+11+3Dn+12+2Dn+13+Dn+14)/82 (2)
となる。

0016

更に2段目の移動平均出力に接続された3段目の移動平均フィルタは、2段目の出力の8個の移動平均をとる。T=14 の時の3段目の移動平均データをMc0とすると、
Mc0=(Mb0+Mb1+Mb2+…+Mb5+Mb6+Mb7)/8
となる。

0017

Mb0〜Mb7に前述の(2)式を代入すると、T=nの時の3段目の移動平均フィルタの出力は
Mcn=(Dn+3Dn+1+6Dn+2+10Dn+3+15Dn+4+21Dn+5+28Dn+6+36Dn+7+42Dn+8+46Dn+9+48D
n+10+48Dn+11+46Dn+12+42Dn+13+36Dn+14+28Dn+15+21Dn+16+15Dn+17+ 10Dn+18+6D
n+19+3Dn+20+Dn+21)/83
={(Dn+Dn+21)+3(Dn+1+Dn+20)+6(Dn+2+Dn+19)+10(Dn+3+Dn+18)+15(Dn+4+Dn+17) +
21(Dn+5+Dn+16)+28(Dn+6+Dn+15)+36(Dn+7+Dn+14)+42(Dn+8+Dn+13) +46(Dn+9+Dn+
12)+48(Dn+10+Dn+11)}/83
(3)
となる。

0018

これは11次のFIR(Finite Impulse Response:有限インパルス応答)型のフィルタで実現可能であることを示している。図2は前述の(3)式を実現するためのFIRフィルタシグナルフローを示す図である。

0019

以下、図1及び図2を用いて、本発明の第1の実施の形態の動作について説明する。

0020

データ保持部101には、1ビットのデータが連続して入力されている。このデータ保持部は連続する22個のデータを保持している。データ保持部101からは、最新データDn+21と最古のデータDnが読み出される。読み出されたデータDn+21とDnとが加算器102により加算される。この加算結果は乗算器103に入力される。乗算機103では、係数ROM104より読み出された係数k0=1が入力された加算結果に乗算される。この乗算結果は加算器105に入力される。その後加算器105の出力データはD-F/F106に一時的に保持される。

0021

次に、データ保持部101から、2つのデータDn+1とDn+20が読み出され、加算器102により加算される。この加算結果が乗算器103に入力される。係数ROM104より読み出された係数k1=3がこの加算結果に乗算される。この乗算結果が加算器105の一方の入力へと入力される。加算器105の他方の入力には、(Dn+1+Dn+20)*k1の乗算結果が入力されるタイミングに合せて、D-F/F106に一時的に保持されていた加算器105の結果が入力される。つまり一つ前のタイミングで加算器105によって計算された結果が累積加算される。以下同様にしてデータ保持部101から読み出されたDmとD2n+21-m(m=n,n+1,…,n+10)が加算器102により加算され、この加算結果と係数ROM104より読み出された係数kl(l=1〜10)が乗算器103により乗算され、この乗算結果が加算器105により累積加算されという動作を繰り返す。前述の(3)式の分子に当る部分、つまり図2のすべてが累積加算されたタイミングで図示しないタイミング発生回路に基づいて、ラッチ回路107に対してラッチ信号が与えられ、ラッチ回路107は計算結果ラッチする。ラッチ回路は最終出力としての移動平均値を出力する。ここで正確な最終出力を得るためには、(3)式の分母に当る部分を計算し、k11 =1/83の乗算(83の除算)を行う必要がある。一般に2進数における計算では2のn乗の乗算、除算は出力をそれぞれnビット上方、下方にシフトすることにより実現する事が出来る。そこで実際にはD-F/F(F)からラッチ回路107へ配線を行う場合に、下方に9ヒ゛ットシフトさせるような接続とすること等により実現できる。よって83の除算に関しては、特別なハードウェアの増加などはなく、簡単に行う事が可能である。

0022

以上のように、本発明の第1の実施の形態の発明によればを、FIR型フィルタの構成を用いたため、一度ノイズあるいは誤動作によって演算誤差が生じても、次の演算サイクルでは正常な出力結果を得ることができる。また、移動平均の平均個数、従属接続段数が変わっても、加算器、乗算器等のビット数及び係数ROMを変更するだけで対応できるため、比較的ハードの面積を増加させることなく実現できる。

0023

(第2の実施の形態)図3は本発明の第2の実施の形態の移動平均値演算回路の構成を示すブロック図である。

0024

第2の実施の形態における移動平均値演算回路では、第1の実施の形態同様、1ビットの入力信号がRAMまたはシフトレジスタで構成されたデータ保持部201に入力されている。データ保持部201からは2つのデータが読み出される。この2つのデータはデコーダ210の2つの入力端子に入力される。このデコーダ210から出力される信号はセレクタ220のセレクト端子に入力される。セレクタ220には係数ROM204より、係数データが入力されている。このセレクタ220からの出力信号は2つの入力端子を有する加算器205の一方の入力に入力される。加算器205からの出力信号はD-F/F206に入力される。このD-F/F206の出力信号は加算器205の他方の入力およびラッチ回路207に入力されている。ラッチ回路207からの出力信号が移動平均の出力信号OUTとなる。

0025

以下、本発明第2の実施の形態の動作について説明する。データ保持部201には、1ビットのデータが連続して入力されている。このデータ保持部は連続する22個のデータを保持している。データ保持部201からは、第1の実施の形態と同様に、それぞれDnとDn+21、Dn+1とDn+20、・・・・Dn+10とDn+11といった組み合わせの2つのデータが読み出される。この組み合わせは(3)式に示された通りのものである。

0026

このデコーダは、読み出された二つのデータのそれぞれの値に応じて表1に示すようなデコード値信号を出力するデコーダである。

0027

0028

つまり、デコーダへの二つの入力信号の和が0となる時はゼロ信号を出力し、デコーダへの二つの入力信号の和が1となる時はスルー信号を出力し、デコーダへの二つの入力信号の和が2となる時はシフト信号を出力する。このデコーダ210の回路例を図4に示す。デコーダ210はAND回路、EX-OR回路NOR回路のそれぞれに前記の2つの入力データが与えられる。またその出力はそれぞれシフト、スルー、ゼロ信号である。これは前述の表1の論理を満たす論理回路であれば適宜変更も可能である。

0029

係数処理部であるセレクタ220はデコーダ210からのデコード値信号に応じて動作を行う。デコーダ210からゼロ信号を受けた場合、セレクタ220は、係数ROM204からの信号には関係なく"L"レベル信号加算データとして出力する。デコーダ210からスルー信号を受けた場合には、係数ROM204からの信号をそのまま出力する。またデコーダ210からシフト信号を受けた場合には係数ROM204からの信号を1ヒ゛ット上方にシフトして出力する。このセレクタ220の回路例を図5に示す。

0030

加算器205ではD-F/F206に保持されていた一つ前の加算結果と、セレクタ220から受け取った加算データを加算し、新たにD-F/F206に出力する。

0031

全てが加算されるとラッチ信号によりD-F/F206の出力信号がラッチ回路207にラッチされる。

0032

ラッチ回路207からの出力信号は、移動平均値として出力される。

0033

このように式(3)の ( )の中だけの演算、つまりDnとDn+21、Dn+1とDn+20、・・・・Dn+10とDn+11といった組み合わせの2つのデータの加算をデコーダを用いて行い、演算結果に応じたデコード値信号を出力する。このデコード値信号に基づいて係数ROM204から読み出された係数値を処理をする。この処理された係数値を累積加算することにより移動平均値を算出することができる。

0034

以上のように、本発明の第2の実施例を用いると、第1の実施の形態と同様効果を得ると同時に、乗算器を用いず、簡単なデコード回路セレクタ回路で実現できるため、ハードウェアに要する面積をより小さくすることができる。

0035

(第3の実施の形態)図6は本発明の第3の実施の形態の移動平均値演算回路の構成を示すブロック図である。図6において第2の実施の形態と同様の構成に関しては同一の符号を用いるものとする。

0036

第3の実施の形態では、第2の実施の形態と、デコーダ310とセレクタ320、キャリーイン端子付き加算器350が異なる構成となっている。デコーダ310からの出力信号は、セレクタに入力されるとともにキャリーイン端子付き加算器のキャリーイン信号端子Ciに入力される。

0037

デコーダが読み出す二つのデータは第2の実施の形態と同様である。このデコーダでは、表2に示すデコードを行い、この結果をセレクタ及びキャリーイン端子付き加算器のキャリーイン信号端子Ciにセレクト信号として出力する。

0038

0039

例えば、デコーダ310に入力されたDnとDn+21の和が0であった場合には、セレクト信号としてマイナス信号を出力する。和が1であった場合にはゼロ信号を出力する。和が10であった場合にはスルー信号を出力する。このデコーダからの出力信号を受けて、セレクタはマイナス信号を受けた場合には、係数ROM204からの信号のを反転させた信号を出力する。ゼロ信号を受けた場合には、係数ROM204からの信号によらず"L"レベル信号を出力する。スルー信号を受けた場合には係数ROM204からの信号をそのまま出力する。また、デコーダからマイナス信号が出力された場合のみデコーダ310からキャリーイン端子付き加算器350へ"H"レベル信号を出力される。デコーダ310からのデコーダ値信号がその他の信号の場合には、キャリーイン端子付き加算器へ"L"レベル信号を出力する。

0040

一般に、ΔΣ方式のA/Dコンバータより出力される1ビットデータは、"H"または"L"の2値のレベルデータであるが、移動平均フィルター以後のブロックでの演算では、2の補数形式のデータが使用される。実施例2の回路では、この移動平均ブロック後に、この2値レベル信号から2の補数形式への変換ブロックを必要とするが、第3の実施の形態のデコーダ310の回路を用いることにより、このブロック内で2値レベル信号から2の補数形式への変換も同時に行うことができる。すなわち、式(3)の ( )の中だけの加算値が10であった場合には係数値を加え、演算値が1であった場合には加算せず、演算値が0であった場合には係数値を減算することにより、出力値が符号をもった2の補数形式へと変換できる。このように、演算をデコーダを用いて行い、その演算結果により係数値を処理し、累積加算することにより移動平均値を算出することができる。このデコーダと、セレクタの回路例をそれぞれ図7、図8に示す。

0041

以上のように、本発明の第3の実施例を用いると、第1、第2の実施例と同様効果を得ると同時に、2値レベル信号から、2の補数形式への変換回路も含んでいるため、ハードウェアに要する面積をより小さくすることができる。

図面の簡単な説明

0042

図1本発明の第1の実施の形態のブロック図を示す。
図2本発明のFIRフィルタのシグナルフローを示す。
図3本発明の第2の実施の形態のブロック図を示す。
図4本発明の第2の実施の形態におけるデコーダの回路図を示す。
図5本発明第2の実施の形態におけるセレクタの回路図を示す。
図6本発明の第3の実施の形態のブロック図を示す。
図7本発明の第3の実施の形態におけるデコーダの回路図を示す。
図8本発明の第3の実施の形態におけるセレクタの回路図を示す。

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