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技術 非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法

出願人 プロモステクノロジーインコーポレイテッドモーゼルバイテリックインコーポレイテッドジーメンス・アー・ゲー
発明者 何巧玲蕭家順
出願日 1999年5月31日 (21年7ヶ月経過) 出願番号 1999-152044
公開日 2000年8月29日 (20年4ヶ月経過) 公開番号 2000-236093
状態 特許登録済
技術分野 半導体の電極 絶縁ゲート型電界効果トランジスタ 絶縁ゲート型電界効果トランジスタ
主要キーワード ベスト状 構成空間 窒化シリコン材料 応力変化 フィールド絶縁層 種形成 ポリシリ ゲートポリシリコン層
関連する未来課題
重要な関連分野

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図面 (12)

課題

より確実に、シリコン化タングステン外向きに異常成長した欠陥の形成を防ぐ。

解決手段

基板を提供する工程と、該基板の表面に酸化層を形成する工程と、該酸化層の表面にポリシリコン層を形成する工程と、該ポリシリコン層の表面に、既定シリコン/タングステン比(原子数の比)を有するようなシリコン化タングステン層を形成する工程と、該シリコン化タングステン層の表面に、該シリコン化タングステン層が有する既定のシリコン/タングステン比により厚さが決定されるような、非晶質シリコンよりなるキャップ層を形成する工程と、非晶質シリコンよりなる該キャップ層の表面に窒化シリコン層を形成する工程と、並びに前記各層をパターン形成し、ポリサイドゲートを形成する工程とを含んでいる。

概要

背景

集積回路の応用には導体半導体絶縁層等の材料が幅広く使用されており、薄膜堆積(Thin Film Deposition)が主要半導体技術の1つとなっている。

半導体集積回路において、素子がますます小型化する現状下では、ゲート電極導電度を高めるため、通常はポリシリコン及び金属シリコン化物を利用して半導体素子ゲートを形成する。図1は、従来のMOS(metal oxide semiconductor)素子の構成を示した断面図である。図1に示されるように、MOS素子の構成は、シリコン基板10の活性領域にソースドレイン11を形成し、該ソース/ドレイン11に挟まれた領域の表面に、ポリサイドゲートG1及び、ポリサイドゲートG1の側壁側に窒化シリコンよりなるスペーサ(spacer)19を形成したものである。このポリサイドゲートG1は、シリコン基板10側からゲート酸化層12、ゲートポリシリコン層14、シリコン化タングステン層16、及び窒化シリコン層18を有している。また、一般的に、窒化シリコンよりなるスペーサ19の形成前にRTO(Rapid Thermal Oxidation)工程を実施し、シリコン基板10、ゲートポリシリコン層14、及びシリコン化タングステン層16の側壁に、薄い酸化層17を形成するようにしている。

概要

より確実に、シリコン化タングステン外向きに異常成長した欠陥の形成を防ぐ。

基板を提供する工程と、該基板の表面に酸化層を形成する工程と、該酸化層の表面にポリシリコン層を形成する工程と、該ポリシリコン層の表面に、既定シリコン/タングステン比(原子数の比)を有するようなシリコン化タングステン層を形成する工程と、該シリコン化タングステン層の表面に、該シリコン化タングステン層が有する既定のシリコン/タングステン比により厚さが決定されるような、非晶質シリコンよりなるキャップ層を形成する工程と、非晶質シリコンよりなる該キャップ層の表面に窒化シリコン層を形成する工程と、並びに前記各層をパターン形成し、ポリサイドゲートを形成する工程とを含んでいる。

目的

本発明は、上記従来の問題を解決するもので、より確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

(a)基板を提供する工程と、(b)該基板の表面に絶縁層を形成する工程と、(c)該絶縁層の表面にポリシリコン層を形成する工程と、(d)該ポリシリコン層の表面に、既定シリコンタングステン比(原子数の比)を有するようなシリコン化タングステン層を形成する工程と、(e)該シリコン化タングステン層の表面に、該シリコン化タングステン層が有する既定のシリコン/タングステン比により厚さが決定されるような、非晶質シリコンよりなるキャップ層を形成する工程と、(f)非晶質シリコンよりなる該キャップ層の表面にマスク層を形成する工程と、並びに(g)これらマスク層、非晶質シリコンよりなるキャップ層、シリコン化タングステン層、ポリシリコン層、及び絶縁層をパターン形成し、ポリサイドゲートを形成する工程と、の各工程を含むことを特徴とする非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項2

前記工程(e)で形成する非晶質シリコンのキャップ層の厚さと、前記シリコン化タングステン層のシリコン/タングステン比とが正の関係にあることを特徴とする請求項1記載の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項3

前記工程(e)の、シリコン化タングステン層のシリコン/タングステン比の範囲が、およそ2.3〜2.8であることを特徴とする請求項1または2記載の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項4

前記工程(e)で形成する非晶質シリコンのキャップ層の厚さの範囲が、およそ15〜50Åであることを特徴とする請求項1〜3の何れかに記載の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項5

前記工程(f)で形成するマスク層が窒化シリコン材料よりなることを特徴とする請求項1記載の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項6

前記工程(f)の後に、RTA(Rapid Thermal Annealing)を実施する工程をさらに含むことを特徴とする請求項1記載の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項7

前記工程(g)の後に、RTO(Rapid Thermal Oxidation)の実施により、前記ポリサイドゲートのポリシリコン層及びシリコン化タングステン層の側壁、並びに前記基板の表面に薄い酸化層を形成する工程(h)をさらに含むことを特徴とする請求項1記載の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項8

前記工程(g)の後に、前記ポリサイドゲート電極の側壁に窒化シリコンよりなるスペーサを形成する工程(i)をさらに含むことを特徴とする請求項1記載の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項9

(a)基板を提供する工程と、(b)該基板の表面に酸化層を形成する工程と、(c)該酸化層の表面にポリシリコン層を形成する工程と、(d)該ポリシリコン層の表面に、既定のシリコン/タングステン比(原子数の比)を有するようなシリコン化タングステン層を形成する工程と、(e)該シリコン化タングステン層の表面に、その厚さと該シリコン化タングステン層が有する既定のシリコン/タングステン比とが正の関係にあるような、非晶質シリコンよりなるキャップ層を形成する工程と、(f)非晶質シリコンよりなる該キャップ層の表面に窒化シリコン層を形成する工程と、並びに(g)これら窒化シリコン層、非晶質シリコンよりなるキャップ層、シリコン化タングステン層、ポリシリコン層、及び酸化層をパターン形成し、ポリサイドゲート電極を形成する工程と、の各工程を含むことを特徴とする非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

請求項10

(a)シリコン基板を提供する工程と、(b)該シリコン基板の表面に酸化層を形成する工程と、(c)該酸化層の表面にポリシリコン層を形成する工程と、(d)該ポリシリコン層の表面に、既定のシリコン/タングステン比(原子数の比)を有し、その範囲がおよそ2.3〜2.8であるようなシリコン化タングステン層を形成する工程と、(e)該シリコン化タングステン層の表面に、厚さがおよそ15〜50Åであり、該厚さと前記シリコン化タングステン層が有する既定のシリコン/タングステン比とが正の関係にあるような、非晶質シリコンよりなるキャップ層を形成する工程と、(f)非晶質シリコンよりなる該キャップ層の表面に窒化シリコン層を形成する工程と、(g)これら窒化シリコン層、非晶質シリコンよりなるキャップ層、シリコン化タングステン層、ポリシリコン層、及び酸化層をパターン形成し、ポリサイドゲート電極を形成する工程と、(h)該ポリサイドゲート電極の前記ポリシリコン層及びシリコン化タングステン層の側壁、並びに前記シリコン基板の表面に薄い酸化層を形成する工程と、並びに(i)前記ポリサイドゲート電極の窒化シリコン層及び薄い酸化層の側壁に、窒化シリコンよりなるスペーサを形成する工程と、の各工程を含むことを特徴とする非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法。

技術分野

0001

本発明は、半導体集積回路の製造工程に関するもので、特に、非晶質シリコンよりなるキャップ層を有するようなポリサイドゲート(polycide gate)の製造方法に関するものである。

背景技術

0002

集積回路の応用には導体半導体絶縁層等の材料が幅広く使用されており、薄膜堆積(Thin Film Deposition)が主要半導体技術の1つとなっている。

0003

半導体集積回路において、素子がますます小型化する現状下では、ゲート電極導電度を高めるため、通常はポリシリコン及び金属シリコン化物を利用して半導体素子ゲートを形成する。図1は、従来のMOS(metal oxide semiconductor)素子の構成を示した断面図である。図1に示されるように、MOS素子の構成は、シリコン基板10の活性領域にソースドレイン11を形成し、該ソース/ドレイン11に挟まれた領域の表面に、ポリサイドゲートG1及び、ポリサイドゲートG1の側壁側に窒化シリコンよりなるスペーサ(spacer)19を形成したものである。このポリサイドゲートG1は、シリコン基板10側からゲート酸化層12、ゲートポリシリコン層14、シリコン化タングステン層16、及び窒化シリコン層18を有している。また、一般的に、窒化シリコンよりなるスペーサ19の形成前にRTO(Rapid Thermal Oxidation)工程を実施し、シリコン基板10、ゲートポリシリコン層14、及びシリコン化タングステン層16の側壁に、薄い酸化層17を形成するようにしている。

発明が解決しようとする課題

0004

しかしながら、上記従来のMOS素子の製造では、シリコン化タングステン層16を形成後、高温処理工程を3工程ほど経る必要があるため、このシリコン化タングステン層が外向きに異常成長(abnormal growth)した欠陥が形成される。特に、この欠陥が窒化シリコンよりなるスペーサ19にまで侵入すると、MOS素子のゲート電極が短絡し易くなるという問題が生じる。

0005

従来、シリコン化タングステン層16の表面に非晶質シリコンよりなるキャップ層を形成することにより、このような問題の解決を図っている。こうすることにより、一方ではシリコン化タングステン層16にシリコン原子を補充することができ、一方では酸素ガスを隔離し応力を低下させ、異常成長による欠陥が形成されるのを防ぐことができる。

0006

しかしながら、シリコン化タングステン層16の表面に非晶質シリコンよりなるキャップ層を形成させる方法は、時に予期した効果を達成できないことがあり、ひいては歩留りの低下という事態も発生し得るという虞があった。

0007

本発明は、上記従来の問題を解決するもので、より確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法を提供することを目的とする。

課題を解決するための手段

0008

本発明の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法は、基板を提供する工程と、該基板の表面に絶縁層を形成する工程と、該絶縁層の表面にポリシリコン層を形成する工程と、該ポリシリコン層の表面に、既定シリコン/タングステン比(原子数の比)を有するようなシリコン化タングステン層を形成する工程と、該シリコン化タングステン層の表面に、該シリコン化タングステン層が有する既定のシリコン/タングステン比により厚さが決定されるような、非晶質シリコンよりなるキャップ層を形成する工程と、非晶質シリコンよりなる該キャップ層の表面に絶縁マスク層を形成する工程と、並びにこれら絶縁マスク層、非晶質シリコンのキャップ層、シリコン化タングステン層、ポリシリコン層及び絶縁層をパターン形成し、ポリサイドゲート電極を形成する工程と、の各工程を含むことを特徴とする。

0009

この構成により、非晶質シリコンキャップ層の厚さはシリコン化タングステン層のシリコン/タングステン比により決定されるので、より確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成が防止される。

0010

また、本発明の非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法において、上記のうち、好ましくは、非晶質シリコンよりなるキャップ層の厚さとシリコン化タングステン層のシリコン/タングステン比は正の関係にあり、かつ又、シリコン化タングステン層のシリコン/タングステン比がおよそ2.3〜2.8の範囲にある時、非晶質シリコンよりなるキャップ層の厚さはおよそ15〜50Åである。

0011

この構成により、より効率よく確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成が防止される。

発明を実施するための最良の形態

0012

本発明の上述及びその他の目的、特徴、及び長所をいっそう明瞭にするため、以下に好ましい実施の形態を挙げ、図面を参照にして詳細に説明する。

0013

比較のため、先ず図2〜4に示された従来型ポリサイドゲートの製造工程を説明する。図2に示されるように、まず、シリコン等の半導体材料よりなる基板20を提供する。薄膜形成方法にはエピタキシャル成長法又はSOI(silicon oninsulator)法等があり、簡単のため、ここではp形シリコン基板を例にとって説明する。

0014

次に、熱酸化等の隔離工程を利用してフィールド絶縁層(field insulator)を形成し、フィールド絶縁層により活性領域(図示せず)を隔離した後、薄膜堆積などの半導体工程を実施し、前記活性領域上に酸化層等の絶縁層22、ポリシリコン層24、シリコン化タングステン層26、及びマスク層28を順に形成する。

0015

例えば、先ず熱酸化によりシリコン基板20の表面に薄いゲート酸化層22を形成し、ついでCVD(化学蒸着)工程により前記薄いゲート酸化層22の表面にポリシリコン層24を形成することができる。この他、ポリシリコンを堆積させる工程中、同環境下で不純物混入させ、導電率の向上を図ることもできる。

0016

ついで、温度約550℃でCVD工程を実施し、前記ポリシリコン層24の表面を覆うように、シリコン化タングステン層26(WSix:xはシリコン/タングステン比)を形成する。

0017

次に、前記シリコン化タングステン層26を覆うように、絶縁マスク層を形成する。例えば、ジクロロシリコメタンSiH2Cl2及びアンモニウムNH3を主要反応物とし、温度約800℃でLPCVD(低圧化学蒸着)工程を実施し、絶縁マスク層としての窒化シリコン層28を沈積させることができる。

0018

ついで、前記シリコン基板20に対してRTA(Rapid Thermal Annealing)工程を実施する。例えば、温度約800℃でRTA工程を実施し、前記シリコン化タングステン層26の応力を部分的に開放させ、その強度を向上させることができる。

0019

次に、光露光及びエッチングの工程を利用して、窒化シリコン層28、シリコン化タングステン層26、ポリシリコン層24、及び酸化層22を順にパターン形成し、図3に示されるように、ゲート酸化層22a、ゲートポリシリコン層24a、パターン形成後のシリコン化タングステン層26a、及びパターン形成後の窒化シリコン層28aより構成されるポリサイドゲートG2を形成する。

0020

ついで、図4に示されるように、先ず温度約1050℃でRTO工程を実施し、シリコン基板20の表面、並びにゲートポリシリコン層24a及びシリコン化タングステン層26aの側壁に薄い酸化層27を形成した後、ポリサイドゲートG2の側壁、例えば窒化シリコン層28a及び薄い酸化層27の側壁に、絶縁物よりなるスペーサ29を形成する。例えば、ジクロロシリコメタンSiH2Cl2及びアンモニウムNH3を主要反応物としたLPCVD工程を実施し、窒化シリコン層を堆積させた後、ついでエッチバック(etchback)工程を実施して窒化シリコンよりなるスペーサを形成する。

0021

上述した従来型ポリサイドゲートの製造工程では、シリコン化タングステン層26を形成した後、約800℃における窒化シリコンの沈積、約800℃におけるRTA工程、及び約1050℃におけるRTO工程など計3度の高温処理工程を経る必要があるため、シリコン化タングステン層26が外向きに異常成長した欠陥30を形成し易い。特に、該欠陥30が窒化シリコンよりなるスペーサ29にまで侵入すると、MOS素子が短絡し易いという問題が生じる。

0022

図5は、上述した問題点の解決を図るため、従来型ポリサイドゲートのシリコン化タングステン層の表面に、非晶質シリコンよりなるキャップ層40を形成したものである。例えば、温度約550℃で、シリコメタンSiH4を主要反応物としてLPCVD工程を実施することができる。こうすることにより、一方ではシリコン化タングステン層26aにシリコン原子を補充することができ、もう一方では酸素ガスを隔離して応力を低下させ、異常成長による欠陥が生じるのを防ぐことができる。

0023

この場合に、本発明において、より効率よく確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる条件に付いて、以下のような結論を得ることができた。

0024

図6は、前記シリコン化タングステン層26のシリコン/タングステン比をx=2.8に固定し、非晶質シリコンよりなるキャップ層の厚さを10Å、30Å、50Å、70Åに変化させた際の、シリコン化タングステン層の応力と工程温度との関係を示したものである。図7は、図6の各場合につきMOS素子の歩留りを測定して図示したものである。

0025

図6および図7により、シリコン化タングステン層26のシリコン/タングステン比がx=2.8、非晶質シリコンのキャップ層の厚さが10Åの時は、応力変化が大きすぎ、歩留りが75%に満たないことがわかる。一方、非晶質シリコンのキャップ層の厚さが70Åの場合、応力は明らかに低下するものの、歩留りはやはり低い水準に留まる。したがって、本実施の形態の条件下では、非晶質シリコンのキャップ層の厚さが30〜50Åの範囲においてのみ、歩留り80%以上を達成することができ、且つ又、非晶質シリコンのキャップ層の厚さが50Åの場合の方が、厚さ30Åの場合よりも高い歩留りを達成することができる。この場合に、最も効率よく確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができるものである。

0026

また、シリコン化タングステン層26のシリコン/タングステン比と、非晶質シリコンによるキャップ層の堆積時間との関係を分析してみる。図8図10は、シリコン/タングステン比が固定値2.3/2.5/2.8である非晶質シリコンキャップ層の、堆積時間が0秒/15秒/30秒の各場合における工程温度と応力の関係を示した図である。

0027

図8特性曲線から、シリコン化タングステン層26のシリコン/タングステン比がx=2.8で、主要ガスとしてシリコメタンSiH4を使用して薄膜堆積を行った場合、約30秒間堆積させた場合の応力変化が比較的安定していることがわかる。また、図9の特性曲線から、シリコン化タングステン層26のシリコン/タングステン比がx=2.5で、主要ガスとしてシリコメタンSiH4を使用して薄膜堆積を行った場合、15秒間堆積させた場合の応力変化が比較的安定していることがわかる。同様にまた、図10の特性曲線から、シリコン化タングステン層26のシリコン/タングステン比がx=2.3で、主要ガスとしてシリコメタンSiH4を使用して薄膜堆積を行った場合、約15秒間堆積させた場合の応力変化が比較的安定していることがわかる。そして、図8図10のいずれにおいても、非晶質シリコンよりなるキャップ層がまだ堆積されていない状態、即ち堆積時間が0秒の場合の応力変化が最も大きい。

0028

図11は、図6図10に示された結果中ベストな状態に基づき、非晶質シリコンキャップ層の厚さと、シリコン化タングステン層のシリコン/タングステン比との関係を示したものである。図11から、非晶質シリコンキャップ層の厚さとシリコン化タングステン層のシリコン/タングステン比が正の関係にあり、且つ又、シリコン化タングステン層のシリコン/タングステン比が2.3〜2.8の範囲にある時、非晶質シリコンキャップ層の厚さはおよそ15〜50Åであることがわかる。この場合、非晶質シリコンよりなるキャップ層の厚さが、シリコン化タングステン層が有する既定のシリコン/タングステン比により決定されており、より効率よく確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる。

0029

なお、本発明で使用することのできる材料は、実施の形態で挙げた物質に限らず、適当な特性を有した各種物質及び各種形成方法により置き換えることができる。本発明による構成空間も又、実施の形態で引用した寸法に制限されないことは言うまでもないことである。

0030

また、以上に好ましい実施の形態を開示したが、これらは決して本発明の範囲を限定するものではなく、当該技術に熟知した者ならば誰でも、本発明の概念と技術的範囲を脱しない範囲内で各種の変動や潤色を加えられるべきであって、従って本発明の保護範囲は特許請求の範囲で指定した内容を基準とするものであることは言うまでもないことである。

0031

なお、本実施形態では、非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法(ポリサイドゲート電極を有した半導体装置の製造方法)ついて説明したが、ポリサイドゲート電極を有した半導体装置についても、同様に、以下のように説明することができる。

0032

ポリサイドゲート電極を有した半導体装置は、基板上に、絶縁層、ポリシリコン層、既定のシリコン/タングステン比(原子数の比)を有するような高融点金属シリサイド層、該シリコン化タングステン層が有する既定のシリコン/タングステン比により厚さが決定されるような、非晶質シリコンよりなるキャップ層、およびマスク層が順に設けられたことを特徴とするものである。このシリサイド層はシリコン化タングステン層であってもよいし、高融点金属としてモリブデンを用いた場合のシリコン化モリブデン層であってもよい。この場合の製造方法の一例としては、例えばゲート電極のパターン形状レジスト層(マスク層)をマスクとしてキャップ層、シリサイド層、ポリシリコ層および絶縁層をエッチイングして、主にシリサイド層およびポリシリコ層よりなるゲート電極をパターン形成する。さらに、レジスト層(マスク層)を除去した後に、ゲート電極を覆うようにシリコン基板全面にCVD法などにより酸化膜を堆積させる。さらに、ドライエッチングなどにより全面をエッチバックしてゲート電極の側壁側に酸化膜側壁を残して、側壁を有するゲート電極を形成する。

0033

この構成により、非晶質シリコンキャップ層の厚さが例えばシリコン化タングステン層のシリコン/タングステン比により決定されるため、より確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる。

0034

また、好ましくは、本発明のポリサイドゲート電極を有した半導体装置における非晶質シリコンのキャップ層の厚さと、前記シリコン化タングステン層のシリコン/タングステン比とが正の関係にある。また、好ましくは、本発明のポリサイドゲート電極を有した半導体装置におけるシリコン化タングステン層のシリコン/タングステン比の範囲が、およそ2.3〜2.8である。さらに、好ましくは、本発明のポリサイドゲート電極を有した半導体装置における非晶質シリコンのキャップ層の厚さ範囲が、およそ15〜50Åである。

0035

これらの条件が組み合わさった場合に、最も効率よく確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる。また、これらの条件のうち少なくとも何れかの条件がある場合に、より効率よく確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる。

0036

さらに、好ましくは、本発明のポリサイドゲート電極を有した半導体装置におけるマスク層が窒化シリコン材料よりなる。また、好ましくは、本発明のポリサイドゲート電極を有した半導体装置は、RTA(Rapid Thermal Annealing)が実施されている。さらに、好ましくは、本発明のポリサイドゲート電極を有した半導体装置において、RTO(Rapid Thermal Oxidation)の実施により、前記ポリサイドゲートのポリシリコン層及びシリコン化タングステン層の側壁、並びに前記基板の表面に薄い酸化層が設けられている。好ましくは、本発明のポリサイドゲート電極を有した半導体装置において、前記ポリサイドゲート電極の側壁に窒化シリコンよりなるスペーサが設けられている。

0037

以上の条件の組み合わせとして具体的に、好ましくは、本発明のポリサイドゲート電極を有した半導体装置は、基板上に、酸化層、ポリシリコン層、既定のシリコン/タングステン比(原子数の比)を有するようなシリコン化タングステン層、該シリコン化タングステン層の厚さと該シリコン化タングステン層が有する既定のシリコン/タングステン比とが正の関係にあるような、非晶質シリコンよりなるキャップ層、非晶質シリコンよりなる該キャップ層が順に設けられたことを特徴とするものである。また、好ましくは、本発明のポリサイドゲート電極を有した半導体装置は、シリコン基板上に、酸化層、ポリシリコン層、既定のシリコン/タングステン比(原子数の比)を有し、その範囲がおよそ2.3〜2.8であるようなシリコン化タングステン層、該シリコン化タングステン層の厚さがおよそ15〜50Åであり、該厚さと前記シリコン化タングステン層が有する既定のシリコン/タングステン比とが正の関係にあるような、非晶質シリコンよりなるキャップ層、窒化シリコン層が順に設けられ、前記ポリシリコン層及びシリコン化タングステン層の側壁、並びに前記シリコン基板の表面に薄い酸化層が設けられ、窒化シリコン層及び薄い酸化層の側壁に、窒化シリコンよりなるスペーサが設けられたことを特徴とするものである。

発明の効果

0038

以上のように本発明によれば、非晶質シリコンキャップ層の厚さはシリコン化タングステン層のシリコン/タングステン比により決定されるため、より確実に、シリコン化タングステンが外向きに異常成長した欠陥の形成を防ぐことができる。

図面の簡単な説明

0039

図1従来型のポリサイドゲートの構成を示した断面図である。
図2従来型のポリサイドゲートの各製造工程を示した断面図である。
図3従来型のポリサイドゲートの各製造工程を示した断面図である。
図4従来型のポリサイドゲートの各製造工程を示した断面図である。
図5非晶質シリコンよりなるキャップ層を有した従来型のポリサイドゲートの構成を示した断面図である。
図6シリコン化タングステン層のシリコン/タングステン比を2.8に固定し、非晶質シリコンよりなるキャップ層の厚さを様々に変化させた際の、シリコン化タングステン層の応力と工程温度の関係を示した図である。
図7各種厚さの非晶質シリコンよりなるキャップ層に対し、MOS素子の歩留りを測定して示した図である。
図8シリコン/タングステン比が固定値2.8である非晶質シリコンキャップ層の、堆積時間が0秒/15秒/30秒の各場合における応力と工程温度の関係を示した図である。
図9シリコン/タングステン比が固定値2.5である非晶質シリコンキャップ層の、堆積時間が0秒/15秒/30秒の各場合における応力と工程温度の関係を示した図である。
図10シリコン/タングステン比が固定値2.3である非晶質シリコンキャップ層の、堆積時間が0秒/15秒/30秒の各場合における応力と工程温度の関係を示した図である。
図11非晶質シリコンよりなるキャップ層の厚さとシリコン化タングステン層のシリコン/タングステン比の、ベスト状態における関係を示した図である。

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0040

10基板
11ソース/ドレイン
12ゲート絶縁層
14ポリシリコン層
16シリコン化タングステン層
17 薄い酸化層
18窒化シリコン層
19窒化シリコンよりなるスペーサ
20 基板
21 ソース/ドレイン
22 ゲート絶縁層
24 ポリシリコン層
26 シリコン化タングステン層
27 薄い酸化層
28 窒化シリコン層
22aゲート酸化層
24aゲートポリシリコン層
26aパターン形成後のシリコン化タングステン層
28a パターン形成後の窒化シリコン層
29 窒化シリコンよりなるスペーサ
30 異常成長による欠陥
40非晶質シリコンよりなるキャップ層
G1ポリサイドゲート
G2 ポリサイドゲート
G3ポリサイドゲート

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