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課題

解決手段

ダイナミック論理回路において、充電回路によりノード電圧源が接続されることにより初期電荷が該ノードに置かれ、電圧転送回路は入力データ及び入力ストローブパルス応動して入力データをノードに転送し、出力回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、立ち下がりエッジ検出器は出力ストローブパルスの立ち下がりエッジを検出することによりデータの出力への結合の完了を検出し、次の入力ストローブパルスのためにノードを高レベル状態充電するよう構成される。

概要

背景

公知のように、多くの応用分野においてデータ記憶が必要とされる。そのような記憶回路の一例として先着順処理(FIFO)回路がある。FIFO回路は一般的にFIFOに入力されるデータとFIFOから読み出されるデータとの間の遅延又は待ち時間を変化ないし制御するために使用される。この待ち時間制御は例えばパイプライン演算における各ステージの同期において重要である。図1にはバスアーキテクチャ、すなわち装置10が示されている。装置10はステージ0ドライバ100とステージ1FIFO記憶部110を有する。ドライバ100はここではCMOSドライバであり、図示のように配設された一対のCMOSトランジスタ101,102を有するインバータから構成される。ドライバ100は、バスRWDを駆動してRWD上のデータをFIFO記憶部110へ送るために使用される。データは一定の待ち時間の後、出力ラインDQ転送される。より詳細には、トランジスタ101はpチャネルMOSFETであり、そのソースは+2.1ボルト電源に、ゲートライン103に供給される論理入力信号に接続され、ドレインはnチャネルMOSFET102のソースに接続されている。MOSFET102のゲートもまたライン103に接続され、ドレインは基準電位すなわちアース電位に接続されている。ライン103に供給される論理入力信号はアース(すなわち論理0、ここでは“低レベル”)と+2.1ボルト(すなわち論理1、ここでは“高レベル”)の間で変化する。トランジスタ102はここでは0.6ボルトのしきいレベルを有する。従って、論理入力信号が論理0の時、インバータすなわち読み出し書き込み駆動(RWD)バスの出力が2.1ボルトになる。他方、入力論理信号が論理1の時、バスRWDは0ボルトになる。この例では、RWDバスは約6mmの長さを有し、抵抗性(約200オーム)であり、容量性(約5pF)である。

ステージ1FIFOは記憶部110を含む。記憶部は複数、ここでは3個の並列記憶ユニットないしレジスタ1101〜1103を含む。記憶レジスタ1101〜1103はそれぞれ同じ構成を有し、そのうちの1つレジスタ1101が例として詳細に図示されている。レジスタ1101〜1103にはそれぞれ、図示のようなラインPNTi1、PNTo1;PNTi2,PNTo2;及びPNTi3,PNTo3のライン上のストローブパルス対が供給される。ラインPNTi1,PNTi2,及びPNTi3はポインタ入力ラインと呼ばれることもある。ラインPNTo1,PNTo2,及びPNTo3はポインタ出力ラインと呼ばれることもある。ストローブパルスPNTi1,PNTo1; PNTi2,PNTo2;及びPNTi3,PNTo3の電圧変化はここでは0ボルト(すなわち“低レベル”又は論理0)から+2.1ボルト(すなわち“高レベル”又は論理1)である。

従って、例示レジスタ1101の場合、レジスタ1101は入力CMOS伝達ないし伝送ゲート120と、出力CMOS伝送ゲート140,及びラッチ130を含む。ラッチ130は図示のように、入力CMOS伝送ゲート120と出力CMOS伝送ゲート140間に接続されている。入力CMOS伝送ゲート120はnチャネルMOSFET121とpチャネルMOSFET123を含む。これらFETのゲートはPNTi1ラインに接続されている。MOSFET123のゲートは図示のようにインバータを介してPNTi1ラインに接続されている。MOSFET121,123のソースは共通にRWDバスに接続されている。ラッチ130は公知のように接続された一対のインバータを含む。出力CMOS伝送ゲート140はnチャネルMOSFET141とpチャネルMOSFET143を含む。これらFETのゲートはPNTo1ラインに接続されている。MOSFET143のゲートは図示のように、インバータを介してPNTo1ラインに接続されている。MOSFET141,143のソースは共通にラッチ130の出力に接続され、ドレインは図示のようにデータ出力ラインDQに接続されている。従って、出力CMOS伝送ゲート140の出力はラインDQ上に現れる。

動作時において、FIFO記憶部110は図示しないマスタークロックから供給される制御信号により動作すると考える。マスタークロックは図2Aに示すクロックパルスCLKを出力する。次に、一連の3個の連続クロックパルスCLKに応動して、図2B、2C、2Dそれぞれに示されたようなストローブパルスがPNTi1,PNTi2,PNTi3に供給されると想定する。そのような例において、ライン103上の第1論理入力信号はバスCMOSドライバ100により駆動され、ストローブパルスPNTi1に応動して入力伝送ゲート120を通過し、ラッチ130にラッチされる。ライン103上の第2論理入力信号はストローブパルスPNTi2に応動してレジスタ1102内にラッチされる。同様に、ライン103上の第3論理入力信号もストローブパルスPNTi3に応動してレジスタ1101内にラッチされる。FIFO 10がFIFOとして動作するためには、レジスタ1101内のデータ(すなわち第1論理入力信号)を、次のPNTi1の前にラインDQ上に読み出さなければならない。そうすることにより、レジスタ1101は再びRWDバス上の後続データを取り込むことができる。従って、この例では、ラインPNTo1上のストローブパルスは図2Eに示すようなストローブパルスPNTi2、又は図2Fに示すようなストローブパルスPNTi3の時間内に生じなければならない。すなわち、レジスタ内ラッチデータ破壊を防止するために、ラッチデータをレジスタから伝送した後に新しいデータを同レジスタにラッチする必要がある。従って、個々の論理入力信号(すなわちデータ)は、3個のレジスタを有した例において、1個又は2個いずれかのクロックパルス分の待ち時間を有しており、それによってデータの破壊を防止している。FIFOがN個のレジスタを有している、より一般的な場合を考える。Nは1より大きい整数である。この場合、待ち時間は1〜(N−1)クロックパルス分になる。従って、この待ち時間を1〜(N−1)の間で変化させることにより、パイプライン演算において図示しない後続の段階における同期を最適化することができる。

レジスタ1101,1102,又は1103のラッチ内に記憶されたデータは、それぞれ、ポインタ出力PNTo1,PNTo2,PNTo3がCMOS出力伝送ゲート140を開く時にデータ出力に転送される。低電圧RWDシグナリングを使用することにより、ドライバ100の電流が低減され、その一方でシグナリングのデータ速度が改善される。この方法は現在及び将来のVLSIにとってますます重要となる。ただし、このFIFO10は、低電圧シグナリング法を使用するために、低電圧変化RWDバスから高電圧FIFOへのレベル変換が必要である。この電圧レベル変換は、別個ロジックを必要とし、その結果、FIFO10の速度が遅くなり、その設計空間が増大する。

また、公知のように、ダイナミック論理回路は、図1において説明したようなCMOS型(すなわちスタティックな)論理によって得られるより以上の速度を必要とする分野において使用され始めている。スタティック論理と異なり、ダイナミック論理回路はデータを電荷として記憶する。従って、適切に動作させるためには、ダイナミック論理回路への入力信号論理状態に反応する前に、ダイナミック論理回路のノードプリチャージしておく必要がある。

概要

NMOSトランジスタとダイナミック論理回路のみを有したバスドライバの使用が可能な低電圧バスシグナリングアーキテクチャを提供する。

ダイナミック論理回路において、充電回路によりノードに電圧源が接続されることにより初期電荷が該ノードに置かれ、電圧転送回路は入力データ及び入力ストローブパルスに応動して入力データをノードに転送し、出力回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、立ち下がりエッジ検出器は出力ストローブパルスの立ち下がりエッジを検出することによりデータの出力への結合の完了を検出し、次の入力ストローブパルスのためにノードを高レベル状態充電するよう構成される。

目的

本発明の課題は、NMOSトランジスタとダイナミック論理回路しか有しないバスドライバの使用が可能な、低電圧バスシグナリングアーキテクチャを提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

記憶回路と、出力回路と、リセット回路を備えた回路において、前記記憶回路はセットされた後、データを記憶し、前記出力回路は出力ストローブパルス応動して、記憶されたデータを出力に結合し、前記リセット回路は前記出力ストローブパルスの立ち下がりエッジに応動して前記記憶回路をリセットするよう構成された回路。

請求項2

記憶回路と、出力回路と、リセット回路を備えた回路において、前記記憶回路はそのノード充電された後、データを記憶し、前記出力回路は出力ストローブパルスに応動するよう構成され、出力ストローブパルスのイネーブルに応動して記憶データを出力に結合し、前記リセット回路は出力ストローブパルスの立ち下がりエッジの検出に応動して前記ノードを再充電するよう構成された回路。

請求項3

充電回路と、データ転送回路と、出力回路を備え、前記充電回路は入力ストローブパルスに応動してノード上に初期電荷を置き、前記データ転送回路は入力データと入力ストローブパルスに応動して、該入力データをノードに転送し、前記出力回路は出力ストローブパルスに応動して、ノード上のデータを出力に結合し、また、出力ストローブパルスに応動してノードを充電するよう構成された回路。

請求項4

前記出力回路は、出力ストローブパルスの立ち下がりエッジに応動してノード上のデータの出力への結合を開始し、また、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合するよう構成された、請求項3記載の回路。

請求項5

充電回路と、データ転送回路と、ラッチと、出力回路を備え、前記充電回路は入力ストローブパルスに応動して初期電荷をノード上に置き、前記データ転送回路は入力データと入力ストローブパルスに応動して、該入力データをノードに転送し、前記ラッチはノード上のデータを記憶し、前記出力回路は出力ストローブパルスに応動して、ラッチデータを出力に結合し、また、出力ストローブパルスに応動してノードを充電するよう構成された回路。

請求項6

前記出力回路は、出力ストローブパルスの立ち上がりエッジに応動してラッチデータを出力に結合し、また、出力ストローブパルスの立ち下がりエッジに応動して電荷をノード上に結合するよう構成された、請求項5記載の装置。

請求項7

充電回路と、データ転送回路と、出力回路を備え、前記充電回路は第1トランジスタを有し、該トランジスタの第1ソースドレイン電極電圧源に結合されるよう構成され、第2ソース/ドレイン電極はノードに接続されており、該充電回路は前記電圧源をノードに結合して初期電荷を該ノード上に置くよう構成され、前記データ転送回路は第2トランジスタを有し、該第2トランジスタのゲートは入力ストローブパルスに結合されるよう構成され、第1ソース/ドレイン電極は前記ノードに接続され、第2ソース/ドレイン電極は入力データと入力ストローブパルスに応動して入力データをノードに転送し、前記出力回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、また、出力ストローブパルスに応動してノードを充電するよう構成された回路。

請求項8

前記出力回路は出力ストローブパルスの立ち上がりエッジに応動してノード上のデータの出力への結合を開始し、また、出力ストローブパルスの立ち下がりエッジに応動してノードに電荷を結合するよう構成された、請求項7記載の回路。

請求項9

前記出力回路は立ち下がりエッジ検出器を有し、該立ち下がりエッジ検出器は出力ストローブパルスの立ち下がりエッジを検出し、該立ち下がりエッジ検出器はまた、検出された立ち下がりエッジに応動して、第1トランジスタのゲートに信号を出力するよう構成された、請求項8記載の回路。

請求項10

充電回路と、データ転送回路と、ラッチと、出力回路を備え、前記充電回路は第1トランジスタを有し、該第1トランジスタの第1ソース/ドレイン電極は電圧源に結合するよう構成され、第2ソース/ドレイン電極はノードに接続されており、該充電回路は前記電圧源をノードに結合することにより初期電荷をノード上に置くよう構成され、前記データ転送回路は第2トランジスタを有し、そのゲートは入力ストローブパルスに結合されるよう構成されており、第1ソース/ドレイン電極はノードに接続されており、第2ソース/ドレイン電極は入力データと入力ストローブパルスに応動して、入力データをノードに転送し、前記ラッチはノード上のデータを記憶し、前記出力回路は出力ストローブパルスに応動して、記憶データを出力に結合し、また、出力ストローブパルスに応動してノードを充電するよう構成された回路。

請求項11

前記出力回路は、出力ストローブパルスの立ち上がりエッジに応動して、ノード上の記憶データを出力に結合し、また、出力ストローブパルスの立ち下がりエッジに応動してノードに電荷を結合するよう構成された、請求項10記載の回路。

請求項12

前記出力回路は立ち下がりエッジ検出器を有し、該立ち下がりエッジ検出器は出力ストローブパルスの立ち下がりエッジを検出し、また、立ち下がりエッジが検出されると第1トランジスタのゲートに信号を出力するよう構成された、請求項11記載の回路。

請求項13

充電回路と、データ転送回路と、出力回路を備え、前記充電回路は第1トランジスタを有し、その第1ソース/ドレイン電極は電圧源に結合されるよう構成され、第2ソース/ドレイン電極はノードに接続され、また、該充電回路は電圧源をノードに結合して初期電荷を該ノード上に置き、前記データ転送回路は第2トランジスタを有し、そのゲートは入力ストローブパルスに結合されるよう構成され、第1ソース/ドレイン電極はノードに接続され、第2ソース/ドレイン電極は入力データと入力ストローブパルスに応動して該入力データをノードに転送し、前記出力回路は遅延回路を有し、該遅延回路は出力ストローブパルスに反応するよう構成され、出力ストローブパルスに応動してノードを充電し、また、出力ストローブに応動してノード上のデータを出力に結合するよう構成された回路。

請求項14

前記出力回路は出力ストローブパルスの立ち上がりエッジに応動してノード上のデータを出力に結合し、また、出力ストローブパルスの立ち下がりエッジに応動してノードに電荷を結合するよう構成された、請求項13記載の回路。

請求項15

前記出力回路は出力ストローブパルスの立ち上がりエッジに応動して、ノード上の記憶データの出力への結合を開始し、また、出力ストローブパルスの立ち下がりエッジに応動して、ノードに電荷を結合するよう構成された請求項14記載の回路。

請求項16

前記出力回路は立ち下がりエッジ検出器を有し、該立ち下がりエッジ検出器は出力ストローブパルスの立ち下がりエッジを検出し、立ち下がりエッジの検出に応動して、第1トランジスタのゲートに信号を送出するよう構成された、請求項15記載の回路。

請求項17

充電回路と、データ転送回路と、ラッチと、出力回路を備えた回路において、前記充電回路は第1トランジスタを有し、その第1ソース/ドレイン電極は電圧源に結合されるよう構成され、第2ソース/ドレイン電極はノードに接続され、該充電回路は電圧源をノードに結合することにより初期電荷をノード上に置くよう構成され、前記データ転送回路は第2トランジスタを有し、そのゲートは入力ストローブパルスに結合されるよう構成され、第1ソース/ドレイン電極はノードに接続され、第2ソース/ドレイン電極は入力データと入力ストローブパルスに応動して、入力データをノードに転送し、前記ラッチはノード上のデータを記憶し、前記出力回路は遅延回路を有し、該遅延回路は出力ストローブパルスに応動してノードに電荷を結合し、また、出力ストローブに応動して、ラッチデータを出力に結合するよう構成された回路。

請求項18

前記出力回路は出力ストローブパルスの立ち上がりエッジに応動して、ノード上のラッチデータを出力に結合し、また、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合するよう構成された、請求項17記載の回路。

請求項19

前記出力回路は、出力ストローブパルスの立ち下がりエッジを検出するための立ち下がりエッジ検出器を有し、該立ち下がりエッジ検出器は立ち下がりエッジの検出に応動して第1トランジスタのゲートに信号を送出するよう構成された、請求項18記載の回路。

請求項20

ドライバ記憶レジスタを有した装置において、前記ドライバには入力論理信号が供給され、比較的低い電圧変化を有した出力論理信号を出力し、前記記憶レジスタはダイナミック論理を有し、比較的大きな電圧変化を有したストローブパルスに応動して、出力論理信号を記憶するよう構成された装置。

請求項21

前記記憶レジスタは電荷記憶ノードを有し、該電荷記憶ノードは基準電位に、一対のトランジスタを介して直列に結合されており、前記トランジスタの一方はノードに接続され、そのゲートはストローブパルスに結合するよう構成されており、前記トランジスタの他方は第1トランジスタと基準電位間に結合されており、第2トランジスタのゲートにはドライバ出力論理信号が供給されるよう構成された、請求項20記載の装置。

請求項22

前記一対のトランジスタがNMOSトランジスタである、請求項21記載の装置。

請求項23

前記第1トランジスタが比較的高いしきいレベルを有し、前記第2トランジスタが比較的低いしきいレベルを有している、請求項21記載の装置。

請求項24

ドライバは、前記記憶レジスタの第2トランジスタのゲートに供給される出力論理信号を出力するためのNMOSトランジスタを有する、請求項23記載の装置。

請求項25

記憶レジスタはFIFO記憶レジスタである、請求項24記載の装置。

技術分野

0001

本発明は論理回路、より詳細にはダイナミック論理回路に関する。

背景技術

0002

公知のように、多くの応用分野においてデータ記憶が必要とされる。そのような記憶回路の一例として先着順処理(FIFO)回路がある。FIFO回路は一般的にFIFOに入力されるデータとFIFOから読み出されるデータとの間の遅延又は待ち時間を変化ないし制御するために使用される。この待ち時間制御は例えばパイプライン演算における各ステージの同期において重要である。図1にはバスアーキテクチャ、すなわち装置10が示されている。装置10はステージ0ドライバ100とステージ1FIFO記憶部110を有する。ドライバ100はここではCMOSドライバであり、図示のように配設された一対のCMOSトランジスタ101,102を有するインバータから構成される。ドライバ100は、バスRWDを駆動してRWD上のデータをFIFO記憶部110へ送るために使用される。データは一定の待ち時間の後、出力ラインDQ転送される。より詳細には、トランジスタ101はpチャネルMOSFETであり、そのソースは+2.1ボルト電源に、ゲートライン103に供給される論理入力信号に接続され、ドレインはnチャネルMOSFET102のソースに接続されている。MOSFET102のゲートもまたライン103に接続され、ドレインは基準電位すなわちアース電位に接続されている。ライン103に供給される論理入力信号はアース(すなわち論理0、ここでは“低レベル”)と+2.1ボルト(すなわち論理1、ここでは“高レベル”)の間で変化する。トランジスタ102はここでは0.6ボルトのしきいレベルを有する。従って、論理入力信号が論理0の時、インバータすなわち読み出し書き込み駆動(RWD)バスの出力が2.1ボルトになる。他方、入力論理信号が論理1の時、バスRWDは0ボルトになる。この例では、RWDバスは約6mmの長さを有し、抵抗性(約200オーム)であり、容量性(約5pF)である。

0003

ステージ1FIFOは記憶部110を含む。記憶部は複数、ここでは3個の並列記憶ユニットないしレジスタ1101〜1103を含む。記憶レジスタ1101〜1103はそれぞれ同じ構成を有し、そのうちの1つレジスタ1101が例として詳細に図示されている。レジスタ1101〜1103にはそれぞれ、図示のようなラインPNTi1、PNTo1;PNTi2,PNTo2;及びPNTi3,PNTo3のライン上のストローブパルス対が供給される。ラインPNTi1,PNTi2,及びPNTi3はポインタ入力ラインと呼ばれることもある。ラインPNTo1,PNTo2,及びPNTo3はポインタ出力ラインと呼ばれることもある。ストローブパルスPNTi1,PNTo1; PNTi2,PNTo2;及びPNTi3,PNTo3の電圧変化はここでは0ボルト(すなわち“低レベル”又は論理0)から+2.1ボルト(すなわち“高レベル”又は論理1)である。

0004

従って、例示レジスタ1101の場合、レジスタ1101は入力CMOS伝達ないし伝送ゲート120と、出力CMOS伝送ゲート140,及びラッチ130を含む。ラッチ130は図示のように、入力CMOS伝送ゲート120と出力CMOS伝送ゲート140間に接続されている。入力CMOS伝送ゲート120はnチャネルMOSFET121とpチャネルMOSFET123を含む。これらFETのゲートはPNTi1ラインに接続されている。MOSFET123のゲートは図示のようにインバータを介してPNTi1ラインに接続されている。MOSFET121,123のソースは共通にRWDバスに接続されている。ラッチ130は公知のように接続された一対のインバータを含む。出力CMOS伝送ゲート140はnチャネルMOSFET141とpチャネルMOSFET143を含む。これらFETのゲートはPNTo1ラインに接続されている。MOSFET143のゲートは図示のように、インバータを介してPNTo1ラインに接続されている。MOSFET141,143のソースは共通にラッチ130の出力に接続され、ドレインは図示のようにデータ出力ラインDQに接続されている。従って、出力CMOS伝送ゲート140の出力はラインDQ上に現れる。

0005

動作時において、FIFO記憶部110は図示しないマスタークロックから供給される制御信号により動作すると考える。マスタークロックは図2Aに示すクロックパルスCLKを出力する。次に、一連の3個の連続クロックパルスCLKに応動して、図2B、2C、2Dそれぞれに示されたようなストローブパルスがPNTi1,PNTi2,PNTi3に供給されると想定する。そのような例において、ライン103上の第1論理入力信号はバスCMOSドライバ100により駆動され、ストローブパルスPNTi1に応動して入力伝送ゲート120を通過し、ラッチ130にラッチされる。ライン103上の第2論理入力信号はストローブパルスPNTi2に応動してレジスタ1102内にラッチされる。同様に、ライン103上の第3論理入力信号もストローブパルスPNTi3に応動してレジスタ1101内にラッチされる。FIFO 10がFIFOとして動作するためには、レジスタ1101内のデータ(すなわち第1論理入力信号)を、次のPNTi1の前にラインDQ上に読み出さなければならない。そうすることにより、レジスタ1101は再びRWDバス上の後続データを取り込むことができる。従って、この例では、ラインPNTo1上のストローブパルスは図2Eに示すようなストローブパルスPNTi2、又は図2Fに示すようなストローブパルスPNTi3の時間内に生じなければならない。すなわち、レジスタ内ラッチデータ破壊を防止するために、ラッチデータをレジスタから伝送した後に新しいデータを同レジスタにラッチする必要がある。従って、個々の論理入力信号(すなわちデータ)は、3個のレジスタを有した例において、1個又は2個いずれかのクロックパルス分の待ち時間を有しており、それによってデータの破壊を防止している。FIFOがN個のレジスタを有している、より一般的な場合を考える。Nは1より大きい整数である。この場合、待ち時間は1〜(N−1)クロックパルス分になる。従って、この待ち時間を1〜(N−1)の間で変化させることにより、パイプライン演算において図示しない後続の段階における同期を最適化することができる。

0006

レジスタ1101,1102,又は1103のラッチ内に記憶されたデータは、それぞれ、ポインタ出力PNTo1,PNTo2,PNTo3がCMOS出力伝送ゲート140を開く時にデータ出力に転送される。低電圧RWDシグナリングを使用することにより、ドライバ100の電流が低減され、その一方でシグナリングのデータ速度が改善される。この方法は現在及び将来のVLSIにとってますます重要となる。ただし、このFIFO10は、低電圧シグナリング法を使用するために、低電圧変化RWDバスから高電圧FIFOへのレベル変換が必要である。この電圧レベル変換は、別個ロジックを必要とし、その結果、FIFO10の速度が遅くなり、その設計空間が増大する。

0007

また、公知のように、ダイナミック論理回路は、図1において説明したようなCMOS型(すなわちスタティックな)論理によって得られるより以上の速度を必要とする分野において使用され始めている。スタティック論理と異なり、ダイナミック論理回路はデータを電荷として記憶する。従って、適切に動作させるためには、ダイナミック論理回路への入力信号論理状態に反応する前に、ダイナミック論理回路のノードプリチャージしておく必要がある。

発明が解決しようとする課題

0008

本発明の課題は、NMOSトランジスタとダイナミック論理回路しか有しないバスドライバの使用が可能な、低電圧バスシグナリングアーキテクチャを提供することである。

課題を解決するための手段

0009

上記課題は以下のような構成を有した本発明の回路により解決される。すなわち本発明の回路は、該回路がセット状態に置かれた後にデータを記憶する記憶回路と、出力ストローブパルスに応動して記憶データを出力に結合する出力回路と、出力ストローブパルスの立ち下がりエッジに応動して記憶回路をリセットするリセット回路を有する。

発明を実施するための最良の形態

0010

本発明の実施例では、ノード上に初期電荷を置くための充電回路を有した回路が提供される。この回路はまた、データ転送回路を有する。データ転送回路は入力データ及び入力ストローブパルスに応動して入力データをノードに転送する。さらに出力回路が使用され、該回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、また出力ストローブパルスに応動してノードを充電する。

0011

別の実施例では、出力回路は出力ストローブパルスの立ち上がりエッジに応動してノード上のデータを出力に結合し、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合する。

0012

さらに別の実施例では、ノード上に初期電荷を置くための充電回路を有した回路が提供される。この回路はデータ転送回路を含む。該データ転送回路は入力データと入力ストローブパルスに応動して、入力データをノードに転送する。ノード上のデータを記憶するためにラッチが使用される。出力回路は出力ストローブパルスに応動してラッチされたデータを出力に結合し、出力ストローブパルスに応動してノードを充電する。

0013

別の実施例では、出力回路はラッチされたデータを、出力ストローブパルスの立ち上がりエッジに応動して出力に結合し、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合する。

0014

さらに別の実施例では、充電回路を有した回路が提供される。この充電回路は第1トランジスタを有し、その第1のソース/ドレイン電極電圧源に結合されるよう構成され、第2のソース/ドレイン電極はノードに結合される。充電回路は電圧源をノードに結合し、ノード上に初期電荷を置く。また、データ転送回路が使用され、該回路は第2トランジスタを有する。第2トランジスタのゲートは入力ストローブパルスに結合するよう構成され、第1ソース/ドレイン電極はノードに接続され、第2ソース/ドレイン電極は入力データと入力ストローブパルスに応動して入力データをノードに転送する。出力回路は出力ストローブパルスに応動してノード上のデータを出力に結合し、出力ストローブパルスに応動してノードを充電する。

0015

別の実施例では、出力回路はノード上のデータを、出力ストローブパルスの立ち上がりエッジに応動して出力に結合し、出力ストローブパルスの立ち下がりエッジに応動して電荷をノードに結合する。

0016

別の実施例では、出力回路は出力ストローブパルスの立ち下がりエッジに応動して第1トランジスタのゲートにパルスを出力する。

0017

図3には、NMOSバスドライバとダイナミック論理FIFOレジスタを有した低電圧シグナリングアーキテクチャ20が示されている。アーキテクチャ20は、ドライバ200と記憶部210(すなわちFIFOレジスタ)を有する。ドライバ200は、図示の例ではnチャネルMOSFET(すなわちNMOSトランジスタ)インバータであり、ライン203上の入力論理信号が供給される。以下に詳細に説明するように、記憶部210は記憶回路、出力回路260、及びリセット回路270を有する。記憶回路は例えば、記憶部210がセット状態に置かれた後にデータを記憶するよう構成されたラッチ250である。出力回路260は出力ストローブパルスPNTo1に応動して記憶データを出力DQに結合する。リセット回路270は出力ストローブパルスの立ち下がりエッジに応動して、pMOSトランジスタ240を介して記憶回路210をプリチャージする。

0018

より詳細には、図示の例では低電圧ドライバ200であるインバータは、図示のように配置された一対のnチャネルMOSトランジスタ201,202を有する。より詳細には、トランジスタ201は低しきい値nチャネルMOSFETであり、そのソースが+1ボルトの電源に接続され、ゲートはインバータ205を介して、ライン203に供給される論理入力信号に接続され、ドレインはnチャネルMOSFET202のソースに接続されている。nチャネルMOSFET202も低しきい値トランジスタである。MOSFET202のゲートもライン203に接続され、ドレインは図示の例ではアースである基準電位に接続される。ライン203に供給される論理入力信号は、アース(すなわち論理0、ここでは“低レベル”)と+2.1ボルト(すなわち論理1、ここでは高速論理動作のための“高レベル”)の間で変化する(他方、図3の低電圧バスドライバ200内のNMOS昇圧デバイス201は+1ボルトの電源を使用する。これは、CMOS電圧バスドライバ100と+2.1ボルト電源を使用していた図1の通常のPMOS昇圧デバイス101と異なる。)。トランジスタ201と202は図示の例では高速動作のための0.2ボルトという低いしきい値レベルを有する。従って、論理入力信号が論理0の場合、インバータ(すなわち読み取り書き込み(RWD)バス)の出力が+1ボルトになり、他方、入力論理信号が論理1の時、バスRWDは0ボルトになる。低レベルNMOSトランジスタ201と202を使用することは重要な構成であり、RWDバス変化が0〜1ボルトというように小さいため可能となる。そうでなければ、NMOSトランジスタのショートチャネル効果により、ソース(例えば2.1ボルト)からアース(0ボルト)への漏れ電流が常に生ずる可能性がある。

0019

以下に記憶部210をより詳細に説明する。記憶部210は複数、ここでは3個の並列記憶ユニットないしレジスタ2101〜2103を有する。記憶レジスタ2101〜2103はそれぞれ同じ構造であり、例としてレジスタ2101が詳細に示されている。レジスタ2101〜2103にはそれぞれ、ラインPNTi1,PNTo1; PNTi2,PNTo2; 及びPNTi3,PNTo3上の一対のストローブパルスが供給される。ラインPNTi1,PNTi2,PNTi3はポインタ入力ラインと呼ばれる。ラインPNTo1,PNTo2,PNTo3はポインタ出力ラインと呼ばれる。

0020

レジスタ2101は第1トランジスタ240から構成された充電回路251を有する。第1トランジスタ240はここではpチャネルMOSFETであり、その第1ソース/ドレイン電極はここでは+2.1ボルトの電源249に結合されるよう構成され、第2のソース/ドレイン電極はノードFIFOに接続される。充電回路251は+2.1ボルトの電源249をノードFIFOに結合し、初期電荷をノードFIFOに置く。FIFOレジスタ210は従って、RWD上の低電圧入力変化(すなわち0から1ボルト)をノードFIFOにおけるCMOS電圧レベル変化(すなわち0から2.1ボルト)に変換できる。

0021

データ転送回路259は第2トランジスタ230を有し、該トランジスタのゲートは入力ストローブパルスPNTi1に結合するよう構成され、第1ソース/ドレイン電極はノードFIFOに接続され、第2ソース/ドレイン電極はバスRWD上の入力データ、並びに入力ストローブパルスPNTi1に応動して、バスRWD上の低電圧変化(0〜1ボルト)入力データをノードFIFOに転送する。ノードFIFOは、ノードFIFOからラインDQへの以前のデータ出力動作の直後にイネーブルされた高電圧レベルでプリチャージされる。ノードFIFOにおける電荷又はその不在により表された論理状態は、入力ストローブPNTi1に応動して、ノードFIFOの充電の後、ラッチ250に記憶ないしラッチされる。従って、ラッチ250はノードFIFOのデータ(すなわち論理状態)を記憶する。

0022

より詳細には、データ転送回路259は、第2トランジスタ230の他に、第3のトランジスタ220を有する。トランジスタ230はnチャネルMOSFETであり、高いしきいレベル、ここでは0.6ボルトを有する。トランジスタ220もまたnチャネルMOSFETであり、低いしきいレベル、図示の例では0.2ボルトを有する。トランジスタ220のゲートはRWDバスに接続され、ソース/ドレイン電極の一方は基準電位すなわちアースに接続され、外側のソース/ドレイン電極はトランジスタ230のソース/ドレインの1つに接続されている。トランジスタ230のゲートは上記の如く、入力ストローブパルスPNTi1に接続される。トランジスタ230の高いしきいレベルは、ノードFIFOからアースへの漏れ電流を防止するために使用される。トランジスタ220の低いしきいレベルはバスRWD上の0〜1ボルトの変化との対応を図るためである。このように、バスRWD上とラインPNTi1、PNTo1には異なる電圧変化が存在する。すなわち、前者は0〜1ボルトの変化であり、後者は0〜2.1ボルトの変化である。

0023

リセット回路270はプリチャージPMOSトランジスタ240を制御することによりノードFIFOを初期化する。ノードFIFOはラッチ回路250によりラッチされる。出力ストローブパルスPNTo1はリセット回路270(すなわち立ち下がりエッジ検出器)と、出力回路260の両方に結合されている。出力ストローブパルスPNTo1が“高レベル”(すなわち論理1)になると、出力回路260すなわちゲート制御インバータがイネーブルされる。インバータ260がイネーブルされることにより、ノードFIFOの反転論理状態が出力ラインDQに駆動される。出力回路260は、ストローブパルスPNTo1が“低レベル”(すなわち論理0)になるまで、出力ラインDQを駆動する。

0024

リセット回路270、図示の例では立ち下がりエッジ検出器は、出力ストローブパルスPNTo1の立ち下がりエッジに応動して論理“低レベル”(すなわち論理0)を出力する。立ち下がりエッジ検出回路270はORゲート300と奇数個の直列接続されたインバータ302を有する。ORゲート300の一方の入力にはインバータ272の出力が入力される。3個のインバータ302は、出力ストローブパルスPNTo1に遅延を与えて、図4A−G、特に図4Gを参照して説明するような小さなパルスを発生するよう選択される。パルス(図4G)の幅はノードFIFOを十分にプリチャージできるよう調節され、典型的には約2ナノセコンドである。このようにして、ORゲート300は出力ストローブパルスPNTo1の立ち下がりエッジに応動して論理0から論理1へと変化する。ORゲート300の出力はトランジスタ240のゲートに供給される。従って、以下に説明するように、トランジスタ240は出力ストローブパルスPNTo1の立ち下がりエッジに応動してターンオンされ、電圧源249をノードFIFOに結合することにより、ラッチ250に記憶されたデータがラインDQに送られた後、ノードFIFOに電荷を供給(すなわち再初期化又はリセット)する。

0025

より詳細には、リセット回路270は出力ストローブパルスPNTo1に応動してノードFIFOを充電(すなわちリセット、又は再初期化)する。リセット回路270は、ノードFIFO上のラッチデータが上記のように出力ストローブパルスPNTo1により出力DQに転送された直後にイネーブルされる。より詳細には、リセット回路270は出力ストローブパルスPNTo1の立ち上がりエッジに応動して、ノードFIFOのラッチデータの出力DQへの結合を開始し、出力ストローブパルスPNTo1の立ち下がりエッジに応動して電荷をノードFIFOに結合(すなわちリセットないし再チャージ)する。バスRWD上の低電圧シグナリング(すなわち0から1ボルト)は、この自己リセット式FIFO210により、より高い変化(すなわち0から+2.1ボルト)に変換される。

0026

図4Aから4Gには、記憶部210の動作を説明するための例が示されている。ノードFIFOは当初、図4Cに示すように、+2.1ボルト電源249からPMOSトランジスタ240を介して該ノードFIFOに送られる電荷により充電されていると想定する。PNTo1の“高レベル”から“低レベル”への移行が検出されない限り、当初、リセット回路270の出力は図4Gに示すように高レベルである(すなわち論理1)である。先行サイクルが終了すると、ノードFIFOはプリチャージされ高レベルすなわち+2.1ボルトにラッチされる。この例で、時間t1においてラインRWDの状態が、図4Aに示すように、1ボルト又は論理1であると仮定する。さらに時間t1において、図4Bに示すように入力ストローブパルスPNTi1が供給される。従って、トランジスタ230と220が導通し、ノードFIFOを“低レベル”(すなわちアース)に駆動する。これは図4Cにおいて矢印500により示されている。この例で、図4Dに示すように出力ストローブパルスPNTo1が時間t2において生ずると仮定する。そのような出力ストローブパルスPNTo1に応動して、出力ラインDQにはラッチ250の出力、すなわちラッチ250によりノードFIFO内に記憶された反転論理状態(すなわち“高レベル”又は論理1)が供給される。これは、図4Eに示されている。図4Dと4Eの矢印502により示すように、ラッチデータは出力ストローブパルスPNTo1の立ち上がりエッジに応動してラインDQに送られる。

0027

図4Dにおいて、出力ストローブパルスPNTo1の時間履歴が示されている(すなわち、出力ストローブパルスPNTo1もまた、図3のORゲート300の2つの入力のうちの1つである)。3個のインバータ302(図3)の出力、すなわちORゲート300に対する第2入力が図4Fに示されている。ORゲート300の出力(すなわち、リセット、又は立ち下がりエッジ検出器270の出力)が図4Gに示されている。出力ストローブパルスPNTo1の立ち下がりエッジ504に応動して、立ち下がりエッジ検出器270は、出力ストローブパルスPNTo1の立ち下がりエッジ504に応動して時間t3において論理1状態(すなわち高レベル)になるパルスである。立ち下がりエッジ検出回路270(図4G)の出力するパルスは記憶部210をリセットする。つまり、出力ストローブパルスPNTo1の立ち下がりエッジ504に応動して、立ち下がりエッジ検出回路270はトランジスタ240を“オン”し、それによって+2.1ボルト電源249をノードFIFOに接続し、次のPNTo1サイクルのために初期電荷をノードFIFO上に置く。パルスはすぐに中断されるが、生じたノードFIFOはラッチ250により2.1ボルトを維持する。

0028

バスRWD上の論理状態が“低レベル”すなわち論理0の場合を考慮する。これは、例えば、入力ストローブパルスPNTi1が高レベルとなる時間t4である。バスRWD上の信号は時間t3において“低レベル”であるため、電荷は図4Cに示すように、ノードFIFO上に残る。時間t5(図4D)における出力ストローブパルスPNTo1の立ち上がりエッジ501′に応動して、ラッチ250に記憶された論理1は、時間t5において図4Dと4Eの矢印502′に示すように反転されてラインDQに送られる。出力ストローブパルスPNTo1(図4D)の立ち下がりエッジ504′に応動して、ノードFIFO上の電荷は残るか、又は、減衰していれば、立ち下がりエッジ検出270の出力が時間t6において“高レベル”(図4G)になりトランジスタ240をオンにする時(図3)、回復(すなわち再チャージ)される。

0029

通常の動作の前に、ノードFIFOを初期化するために、論理0(すなわち“低レベル”)パルスをpチャネルMOSFET400(すなわちラインSTARTUP)のゲートに印加して、トランジスタ400を一定時間オンし、ノードFIFOを電源249を介して充電する。

0030

上記以外のその他の実施例も可能である。例えば、前述の自己リセット動作はFIFO回路以外の回路にも適用可能である。従って、自己リセット動作はその他のチップ、装置、又はソフトウェアに対しても適用可能である。

図面の簡単な説明

0031

図1公知技術における、CMOSバスドライバとCMOSFIFOレジスタを有した低電圧シグナリングアーキテクチャのブロック図である。
図2図1のアーキテクチャを理解するために有用なタイミング図である。
図3本発明による、NMOSバスドライバとダイナミック論理FIFOレジスタを有したアーキテクチャのブロック図である。
図4図3のアーキテクチャの動作を理解するために有用なタイミング図である。

--

0032

20低電圧シグナリングアーキテクチャ
200ドライバ
201,202pチャネルMOSFET
210 記憶部
230 第2トランジスタ
240 第1トランジスタ
249電圧源
250ラッチ
251充電回路
260出力回路
270リセット回路
300ORゲート
501立ち上がりエッジ
504 立ち下がりエッジ

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