図面 (/)

技術 位相同期回路

出願人 株式会社日立国際電気
発明者 田中正樹久保光生
出願日 1999年1月6日 (21年11ヶ月経過) 出願番号 1999-000858
公開日 2000年7月18日 (20年5ヶ月経過) 公開番号 2000-201282
状態 特許登録済
技術分野 TVの同期 デジタル伝送方式における同期
主要キーワード 基準発信 周波数分周回路 パルス信号入力 レベル最大 混信波 読み込み回数 アドレス検出器 位相毎
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2000年7月18日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

課題

従来の位相同期回路では、混信波があると、同期動作の不良を引き起こすという問題点があり、また、混信条件下でも高精度な再生クロックを得るよう提案された位相同期回路では、レベル最大値の検出誤差によりレベル最大値アドレスがばらつき、位相差付近で再生クロックが不安定(ジッタ)になるという点についての配慮が不十分であったため、ジッタを防ぎ、安定した再生クロックを生成する位相同期回路を提供する。

解決手段

位相制御回路32の最大カウントアドレス検出部34が、時間窓クローズになるとレベル最大値アドレスレジスタ31からレベル最大値アドレスを読み込み、アドレス毎にレベル最大値アドレスとして読み込まれた回数カウントし、予め設定された回数nだけ読み込むと、n回の内で最も多くカウントされたアドレスを最大カウントアドレスとして検出して出力し、位相制御部35が、該最大カウントアドレスの変化に基づいてVCO4における位相制御を行う位相同期回路である。

概要

背景

位相同期回路は、同期信号周期的に挿入された同期多重信号を受信して、当該多重信号位相同期した信号を再生するものである。ここでは同期多重信号としてテレビ信号を、同期信号として水平同期信号を例として説明する。

従来の位相同期回路について図5を使って説明する。図5は、従来の位相同期回路の一構成例を示すブロック図である。従来の位相同期回路は、しきい値判定回路41と、ワンショット回路42と、PLL回路50とから構成され、更にPLL回路50は、位相比較器43と、ループフィルタ44と、VCO45と、分周器46とを備えている。

従来の位相同期回路の各部について説明する。しきい値判定回路41は、入力されるNTSC(National Television SystemCommittee)反転信号と予め設定されているしきい値とを比較し、入力信号がしきい値よりも大きい場合にパルス信号を出力するものである。

ワンショット回路42は、ワンショットゲート回路であり、ゲートが開いている場合のパルス入力に対してはスルー出力し、一旦、パルス信号を入力するとHS周期の2分の1以上の一定時間ゲートを閉じ、パルス信号の入力を受け付けないものである。尚、この回路は、NTSC信号垂直帰線期間等化パルス(HSの2分の1の周期で水平同期パルスと同電圧レベルとなる信号)が伝送される際に、不要パルスの発生を防止するための保護回路である。

PLL回路50は、ワンショット回路42からのパルス信号を基準信号として入力し、この基準信号と局部発振器出力との位相を比較して、その誤差情報から局部発信出力周波数及び位相を基準信号と一致させて、同期するクロックを再生する一般的なPLL回路である。

ここで位相比較器43は、ワンショット回路42からのパルス信号と、分周器46からの信号との位相を比較し、その差に比例した直流電圧を出力するものである。ループフィルタ44は、位相比較器43からの直流電圧出力から雑音を除去するループフィルタである。VCO45は、電圧制御発振器(Voltage Controlled Oscillator:VCO)で、入力電圧によって発振周波数可変にできる発振器である。分周器46は、入力信号の周波数を整数分の一にする装置である。

従来の位相同期回路の動作は、NTSC反転信号が入力され、しきい値判定回路41で予め設定されているしきい値と比較されて、入力信号がしきい値よりも大きい場合にパルス信号が出力され、ワンショット回路42でパルス信号入力後特定時間はパルス信号入力を受け付けないようにして不要パルスの発生を防止し、PLL回路50でパルス信号の同期した再生クロックを発生させるようになっている。

概要

従来の位相同期回路では、混信波があると、同期動作の不良を引き起こすという問題点があり、また、混信条件下でも高精度な再生クロックを得るよう提案された位相同期回路では、レベル最大値の検出誤差によりレベル最大値アドレスがばらつき、位相差付近で再生クロックが不安定(ジッタ)になるという点についての配慮が不十分であったため、ジッタを防ぎ、安定した再生クロックを生成する位相同期回路を提供する。

位相制御回路32の最大カウントアドレス検出部34が、時間窓クローズになるとレベル最大値アドレスレジスタ31からレベル最大値アドレスを読み込み、アドレス毎にレベル最大値アドレスとして読み込まれた回数カウントし、予め設定された回数nだけ読み込むと、n回の内で最も多くカウントされたアドレスを最大カウントアドレスとして検出して出力し、位相制御部35が、該最大カウントアドレスの変化に基づいてVCO4における位相制御を行う位相同期回路である。

目的

周波数分周回路5は、入力信号の周波数を整数分の一にする装置であって、入力信号に含まれる同期信号と同一周波数を得る回路であるため、ここではHS周期(水平同期信号周期)のアドレス情報を提供するものである。

本発明は上記実状に鑑みて為されたもので、周期的に同期信号が挿入された同期信号に混信波が含まれる場合でも、高精度で再生クロックを生成することができ、更に位相差0付近で再生クロックが安定しない状態(ジッタ)を防ぎ、安定した再生クロックを生成できる位相同期回路を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

同期信号周期的に挿入された同期多重信号から前記同期信号の周波数成分以外の不要成分を除去し、同期信号と同周期で、周期長以内の任意の時間開かれる時間窓内において、前記不要成分が除去された同期多重信号の出力レベルが最大となったタイミングを検出し、前記タイミングで位相同期ループにより再生されたクロック位相を読み込み、前記再生されたクロックの位相の読み込みを予め設定された回数行って、最大数読み込まれた位相に基づいて再生するクロックの位相を制御することを特徴とする位相同期回路

請求項2

同期信号が周期的に挿入された同期多重信号を入力し、前記同期信号の周波数成分以外の不要成分を除去する不要信号除去フィルタと、前記不要信号が除去された同期多重信号の出力レベルの最大値を周期的に繰り返される特定期間で検出し、前記最大値を検出したタイミングをレベル最大値タイミングとして出力するレベル最大値タイミング検出回路と、再生するクロックの位相を制御する位相比較制御回路と、前記位相比較/制御回路からの制御に従ってクロックを再生する電圧制御発振器と、前記電圧制御発振器で再生されたクロックを周波数分周し、前記同期信号と同一の周波数を有する分周出力を得る周波数分周器と、前記レベル最大値タイミング検出回路の動作タイミングを制御する時間窓のオープンクローズを制御する時間窓信号を出力する時間窓発生回路とを備え、前記レベル最大値タイミング検出回路は、前記時間窓発生回路からの時間窓信号に従って時間窓がオープンされている期間を前記特定期間として動作する回路であり、前記位相比較/制御回路は、前記レベル最大値タイミング検出回路からのレベル最大値タイミングにおける前記周波数分周回路からの分周出力の位相を保持し、前記特定期間の終了毎に前記保持された位相を読み込み、前記位相の読み込み動作所定回数行って、前記位相毎に読み込まれた数を記憶し、前記読み込まれた数が最大となった位相を検出し、前記検出された位相の変化状態によって前記分周出力の位相の進み/遅れを判断し、再生するクロックの位相を制御すると共に、前記検出された位相により前記時間窓発生回路に対して時間窓位置を制御する情報を出力する回路であり、前記時間窓発生回路が、前記位相比較/制御回路からの時間窓位置を制御する情報と、前記周波数分周器からの分周出力に従って同期信号と同周期で時間が繰り返される時間窓信号を出力する回路であることを特徴とする位相同期回路。

請求項3

位相比較/制御回路が、レベル最大値タイミングにおける周波数分周回路からの分周出力の位相をレベル最大値アドレスとして保持するレベル最大値アドレスレジスタと、特定期間終了毎に、前記レベル最大値アドレスレジスタに保持されたレベル最大値アドレスを読み込み、前記レベル最大値アドレスの読み込みが予め設定された回数に達するまで、前記読み込まれたアドレス毎に読み込まれた数をカウントし、前記設定された回数に達した場合に、前記読み込まれた数が最大となったアドレスを最大カウントアドレスとして出力する最大カウントアドレス検出部と、前記最大カウントアドレス検出部から最大カウントアドレスを入力し、前回入力した最大カウントアドレスと比較して、増加方向の変化又は減少方向の変化を判断し、当該判断によって周波数分周回路からの分周出力の位相の進み/遅れを判断し、再生するクロックの位相を制御する制御信号と、前記入力した最大カウントアドレスにより時間窓位置を制御する情報を出力する位相制御部とを有する位相比較/制御回路であることを特徴とする請求項2記載の位相同期回路。

請求項4

最大カウントアドレス部に設定される回数を、同期多重信号中の同期信号と再生されたクロックとの位相差に応じて可変とすることを特徴とする請求項3記載の位相同期回路。

技術分野

0001

本発明は、送受信システム受信機に用いられる位相同期回路係り、特に高精度で安定した再生クロックを得ることができる位相同期回路に関する。

背景技術

0002

位相同期回路は、同期信号周期的に挿入された同期多重信号を受信して、当該多重信号位相同期した信号を再生するものである。ここでは同期多重信号としてテレビ信号を、同期信号として水平同期信号を例として説明する。

0003

従来の位相同期回路について図5を使って説明する。図5は、従来の位相同期回路の一構成例を示すブロック図である。従来の位相同期回路は、しきい値判定回路41と、ワンショット回路42と、PLL回路50とから構成され、更にPLL回路50は、位相比較器43と、ループフィルタ44と、VCO45と、分周器46とを備えている。

0004

従来の位相同期回路の各部について説明する。しきい値判定回路41は、入力されるNTSC(National Television SystemCommittee)反転信号と予め設定されているしきい値とを比較し、入力信号がしきい値よりも大きい場合にパルス信号を出力するものである。

0005

ワンショット回路42は、ワンショットゲート回路であり、ゲートが開いている場合のパルス入力に対してはスルー出力し、一旦、パルス信号を入力するとHS周期の2分の1以上の一定時間ゲートを閉じ、パルス信号の入力を受け付けないものである。尚、この回路は、NTSC信号垂直帰線期間等化パルス(HSの2分の1の周期で水平同期パルスと同電圧レベルとなる信号)が伝送される際に、不要パルスの発生を防止するための保護回路である。

0006

PLL回路50は、ワンショット回路42からのパルス信号を基準信号として入力し、この基準信号と局部発振器出力との位相を比較して、その誤差情報から局部発信出力周波数及び位相を基準信号と一致させて、同期するクロックを再生する一般的なPLL回路である。

0007

ここで位相比較器43は、ワンショット回路42からのパルス信号と、分周器46からの信号との位相を比較し、その差に比例した直流電圧を出力するものである。ループフィルタ44は、位相比較器43からの直流電圧出力から雑音を除去するループフィルタである。VCO45は、電圧制御発振器(Voltage Controlled Oscillator:VCO)で、入力電圧によって発振周波数可変にできる発振器である。分周器46は、入力信号の周波数を整数分の一にする装置である。

0008

従来の位相同期回路の動作は、NTSC反転信号が入力され、しきい値判定回路41で予め設定されているしきい値と比較されて、入力信号がしきい値よりも大きい場合にパルス信号が出力され、ワンショット回路42でパルス信号入力後特定時間はパルス信号入力を受け付けないようにして不要パルスの発生を防止し、PLL回路50でパルス信号の同期した再生クロックを発生させるようになっている。

発明が解決しようとする課題

0009

しかしながら、上記従来の位相同期回路では、例えばテレビ信号に混信波が混在する場合、しきい値判定が的確にできずに同期動作の不良を引き起こすという問題があった。尚、混信波については、「スポディックE層伝搬と外国電波混信テレビジョン学会誌Vol.36、No5(1982)に詳しく記載されている。

0010

例えば、混信波を含むNTSC反転信号を復調するための同期動作では、混信波は時間と共に、電界強度レベル周波数等が変動するため、しきい値判定回路41の出力タイミングが不安定となり、正確なPLL基準信号が検出不能となる。

0011

そのため、PLLが混信波変動に追従しようとしてPLLの出力である再生クロックにジッタが生じることになり、再生クロックをA/D変換器サンプリングクロックとして使用すると、復調映像輝度がゆらゆらと変動する現象フリッカ)の発生を引き起こすという問題点があった。

0012

また、受信した映像信号のレベルに応じてしきい値判定回路41におけるしきい値の調整が必要で、特に混信波が混在する場合においてはよりシビアな調整が要求されるという問題点があった。

0013

そこで、上記従来例の問題点を解決して、周期的に同期信号が挿入された同期多重信号に混信波が含まれる場合においても、安定したPLL基準信号を検出でき、高精度の再生クロックを得ることができる位相同期回路が提案されている。

0014

提案された位相同期回路は、多重信号から同期信号以外の不要成分を除去し、同期信号の周期長以内の特定時間開かれる時間窓において、不要成分が除去された信号の出力レベルの最大タイミングを検出し、当該タイミングにおける位相同期ループからの分周出力の位相の変化状態(位相の進み/遅れ)によって再生クロックの位相を制御するようになっている。

0015

ここで、同期多重信号に混信波が混在していても高精度の再生クロックを得ることができる上記位相同期回路について図6を使って説明する。図6は、フェージング下においても高精度の再生クロックを得るよう提案されている位相同期回路の構成ブロック図である。提案されている位相同期回路は、図6に示すように、不要信号除去フィルタ1と、レベル最大タイミング検出回路2と、位相比較制御回路3と、VCO4と、周波数分周回路5と、時間窓発生回路6とから構成されており、更に、位相比較/制御回路3は、レベル最大値アドレスレジスタ36と、位相制御回路37とから構成されている。

0016

次に、上記提案された位相同期回路の各部について具体的に説明する。不要信号除去フィルタ1は、同期信号が周期的に挿入された同期多重信号を入力し、同期信号の周波数成分以外の不要成分を除去するものであり、具体的には、低域フィルタ(Low Pass Filter)、帯域フィルタ(Band Pass Filter)等である。

0017

VCO4は、従来と同様の入力電圧によって発信周波数を可変にできる発振器であり、位相制御回路37からの制御信号に従って基準発信周波数に対し±Δfだけ周波数オフセットした再生クロックを出力するものである。

0018

周波数分周回路5は、入力信号の周波数を整数分の一にする装置であって、入力信号に含まれる同期信号と同一周波数を得る回路であるため、ここではHS周期(水平同期信号周期)のアドレス情報を提供するものである。

0019

時間窓発生回路6は、レベル最大値タイミング検出回路2を動作させる特定期間である時間窓のオープンクローズを制御する時間窓信号を出力するものであり、位相比較/制御回路3からの時間窓位置アドレスと、周波数分周器5からの分周出力とに従って、時間窓位置アドレスの前後特定時間で時間窓をオープンするような、同期信号と同周期で同期信号周期長以内に設定される時間窓がくり返される時間窓信号を出力する。

0020

そして、レベル最大値タイミング検出回路2は、時間窓発生回路6からの時間窓信号に従って、時間窓がオープンの場合に動作するものであり、不要信号除去フィルタ1の出力レベルの最大値が得られたタイミングを検出し、レベル最大値タイミング信号後段の位相比較/制御回路3に基準信号として出力するものである。不要信号除去フィルタ1の出力レベルが最大となるタイミングが、すなわち、検出すべき同期信号のタイミングとなっている。

0021

位相比較/制御回路3は、レベル最大値タイミング検出回路2から入力されたレベル最大値タイミング信号を受けて、当該タイミングにおける周波数分周回路5からの分周出力の位相を参照し、前回参照した位相からの変化に従ってVCO4の位相を制御し、参照した位相に従って時間窓発生回路6に対して時間窓位置アドレスを出力するものである。

0022

具体的には、位相比較/制御回路3のレベル最大値アドレスレジスタ36は、レベル最大値タイミング検出回路2からのレベル最大値タイミング信号を受けて、当該タイミングにおける水平同期信号の位相情報であるHS周期アドレス(レベル最大値アドレス)を保持するものである。

0023

また、位相制御回路37は、レベル最大値アドレスレジスタ36からのレベル最大値アドレスを、内部記憶エリアに保持している前回のレベル最大値アドレスと比較して、位相の変化、つまりレベル最大値アドレスの進み/遅れを判断し、VCO4のクロックの位相を制御する制御信号を出力し、参照したレベル最大値アドレスに従って時間窓発生回路6に時間窓位置アドレスを出力するものである。

0024

次に、上記提案された位相同期回路の動作について図6を用いて説明する。上記位相同期回路に同期多重信号が入力されると、不要信号除去フィルタ1において、同期信号成分以外の不要信号が除去され、レベル最大値検出回路2に入力される。レベル最大値検出回路2は、時間窓がオープンになると動作を開始し、時間窓内において入力信号のレベルが最大となったタイミング(レベル最大値タイミング)を検出して、レベル最大値タイミング信号を位相比較/制御回路3のレベル最大値アドレスレジスタ36に出力する。

0025

そして、位相比較/制御回路3のレベル最大値アドレスレジスタ36が、レベル最大値タイミング信号のタイミングで、周波数分周回路5からのHSアドレスをラッチし、時間窓がクローズとなると、位相制御回路37が、レベル最大値アドレスレジスタ36からレベル最大値アドレスを読み込む。

0026

そして、位相制御回路37が、前回のレベル最大値アドレスと、今回参照したレベル最大値アドレスとを比較して、位相の進み/遅れを判断し、それに従ってVCO4に対して位相を制御する制御信号を出力し、それと共に時間窓発生回路6に時間窓位置の制御のための時間窓アドレスを出力するようになっていた。

0027

すなわち、前回のレベル最大値アドレスより今回検出したレベル最大値アドレスが進んているならば、VCO4を制御して再生クロックの位相を遅らせ、また、前回より今回が遅れているならば、再生クロックを進ませるようにVCO4を制御する。この制御により再生クロックと同期多重信号に含まれる同期信号の位相はほぼ一致する(同期信号と再生クロックとの位相差0となる)ものである。

0028

ここで、レベル最大値アドレスは理論的にはHS周期毎に一定になるはずであるが、実際にはレベル最大値タイミング検出回路2のレベル最大値の検出誤差によりレベル最大値アドレスが微小な範囲で変動してしまう。しかしながら、提案された位相同期回路では、レベル最大値アドレスの変動についての配慮が十分に為されてはいなかった。

0029

そのため、提案された位相同期回路の位相比較/制御回路は、位相差0から少しでも位相が進むと位相を遅らせ、少しでも位相が遅れると位相を進めるように動作することになり、レベル最大値アドレスの変動に伴って、位相差0付近で再生クロックが安定しない状態(ジッタ)になってしまうことがあった。

0030

本発明は上記実状に鑑みて為されたもので、周期的に同期信号が挿入された同期信号に混信波が含まれる場合でも、高精度で再生クロックを生成することができ、更に位相差0付近で再生クロックが安定しない状態(ジッタ)を防ぎ、安定した再生クロックを生成できる位相同期回路を提供することを目的とする。

課題を解決するための手段

0031

上記従来例の問題点を解決するための本発明は、位相同期回路において、同期信号が周期的に挿入された同期多重信号から前記同期信号の周波数成分以外の不要成分を除去し、同期信号と同周期で、周期長以内の任意の時間開かれる時間窓内において、前記不要成分が除去された同期多重信号の出力レベルが最大となったタイミングを検出し、前記タイミングで位相同期ループにより再生されたクロックの位相を読み込み、前記再生されたクロックの位相の読み込みを予め設定された回数行って、最大数読み込まれた位相に基づいて再生するクロックの位相を制御することを特徴としており、高精度の再生クロックを生成することができ、更に、入力信号中の同期信号と再生クロックとの位相差が十分小さくなった状態において、検出誤差等により読み込まれる位相が微小範囲で変動したとしても、該変動が直接位相制御に反映されるのを防ぎ、安定した再生クロックを得ることができる。

0032

また、本発明は、位相制御回路の最大カウントアドレス検出部に設定される回数を同期信号と再生クロックとの位相差に応じて可変とすることを特徴としており、位相差が大きい状態では設定回数を小さくして、頻繁に位相制御を行って迅速に位相差を小さくすることができ、また、位相差が小さい状態では設定回数を大きくして、安定した再生クロックを得ることができる。

発明を実施するための最良の形態

0033

本発明の実施の形態について図面を参照しながら説明する。本発明の実施の形態に係る位相同期回路(本装置)は、位相比較/制御回路の位相制御回路に、読み込んだレベル最大値アドレスのアドレス毎の読み込み回数カウントして、特定の期間内に最も多くカウントされたアドレスを最大カウントアドレスとして検出し、該最大カウントアドレスに基づいて位相制御を行うようにしており、レベル最大値アドレスが検出誤差により変動しても、位相制御への影響を抑制してジッタを防ぎ、安定した再生クロックを生成することができるものである。

0034

本発明の実施の形態に係る位相同期回路(本装置)の構成について図1を用いて説明する。図1は、本発明の実施の形態に係る位相同期回路(本装置)の構成ブロック図である。図1に示すように、本装置の基本的な構成は、図6に示した位相同期回路とほぼ同様であり、不要信号除去フィルタ1と、レベル最大値タイミング検出回路2と、位相比較/制御回路3′と、VCO4と、周波数分周回路5と、時間窓発生回路6とから構成されているが、位相比較/制御回路3′の構成及び動作が図6に示した位相同期回路の位相比較/制御回路3とは一部異なっている。

0035

構成部分について具体的に説明する。上記構成部分の内、不要信号除去フィルタ1と、レベル最大値タイミング検出回路2と、VCO4と、周波数分周回路5と、時間窓発生回路6の構成及び動作は図6に示した位相同期回路と同様であるため、ここでは説明を省略する。

0036

次に、本装置の特徴部分である位相比較/制御回路3′について具体的に説明する。位相比較/制御回路3′は、図1に示すように、レベル最大値アドレスレジスタ31と、位相制御回路32とから構成されており、更に、位相制御回路32は、レベル最大値アドレスカウンタ33と、最大カウントアドレス検出器34と、位相制御部35とから構成されている。

0037

レベル最大値アドレスレジスタ31は、図6に示したレベル最大値アドレスレジスタ36と同様のものであり、レベル最大値タイミング検出回路2からレベル最大値タイミング信号が入力された場合に、周波数分周器5からの水平同期アドレス(HSアドレス)をレベル最大値アドレスとして読み込み、保持するものである。

0038

位相制御回路32は、レベル最大値アドレスレジスタ31からのレベル最大値アドレスの入力を受けて、レベル最大値アドレスの変化に基づいて位相のずれを検出し、VCO4に対して位相を制御する制御信号を出力するものであるが、本装置の特徴として、位相制御回路32は、レベル最大値アドレスレジスタ31からレベル最大値アドレスが入力される度に位相制御を行うのではなく、一定期間内のレベル最大値アドレスのアドレス毎の出現数をカウントし、該カウント数が最大であったアドレスを最大カウントアドレスとして検出し、該最大カウントアドレスの変化に基づいて位相制御を行うものである。

0039

ここで、位相制御回路32の各部について説明する。最大カウントアドレス検出部34は、HS周期毎にレベル最大値アドレスレジスタ31からレベル最大値アドレスを読み込み、アドレス毎に読み込んだ数を保持しておき、一定期間毎に期間内に最も多くカウントされたアドレスを最大カウントアドレスとして位相制御部35に出力するものである。

0040

具体的には、最大カウントアドレス検出部34は水平同期周期長に相当するアドレスに対応したカウンタを備えており、レベル最大値アドレスレジスタ31からレベル最大値アドレスを読み込むと、読み込んだレベル最大値アドレスに対応したカウンタの値をインクリメントしていき、予め設定された回数(n回)だけカウントした後、カウンタ値が最大となったアドレスを検出して、最大カウントアドレスとして位相制御部35に出力するようになっている。

0041

ここで、最大カウントアドレス検出部34について図2を用いて説明する。図2は、最大カウントアドレス検出部34の動作を示す模式説明図である。図2では、水平同期周期長に相当するアドレスが0〜9の10アドレスである場合を例として示しており、各アドレスに対応して10個のカウンタが設けられている。そして、最大カウントアドレス検出部34は、レベル最大値アドレスレジスタ31からレベル最大値アドレスを読み込むと、レベル最大値アドレスに対応したカウンタのカウンタ値を+1していく。

0042

そして、最大カウントアドレス検出部34は、予め設定された回数(ここでは20回)だけカウントする(読み込む)と、その時点でカウンタ値が最大となっているカウンタに対応したアドレスを最大カウントアドレスとして位相制御部35に出力するものである。図2の例ではカウンタ値が「10」となった「アドレス4」を最大カウントアドレスとして検出する。

0043

つまり、最大カウントアドレス検出部34では、レベル最大値アドレスをn回読み込む間に、最も高い頻度で読み込まれた(出現数が最大であった)レベル最大値アドレスを、最も信頼性の高いレベル最大値アドレスであるとみなして最大カウントアドレスとして検出するものである。

0044

従って、同期信号と再生クロックとがほぼ同期している状態では、レベル最大値タイミング検出回路2におけるレベル最大値タイミングの検出に誤差が生じて、レベル最大値アドレスレジスタ36にて保持されるレベル最大値アドレスがばらついたとしても、位相制御部35に出力される最大カウントアドレスはほぼ一定となる。これにより、本装置では、レベル最大値アドレスのばらつきの影響を受けにくくして再生クロックのジッタを防ぐことができるものである。

0045

位相制御部35は、最大カウントアドレス検出部34からの最大カウントアドレスの入力を受けて、前回入力された最大カウントアドレスと比較して、位相の進み/遅れを判断し、それに基づいてVCO4の位相制御を行うと共に、今回入力された最大カウントアドレスを時間窓発生回路6に時間窓位置制御のための時間窓位置アドレスとして出力するものである。

0046

具体的には、位相制御部35は、前回の最大カウントアドレスより今回検出した最大カウントアドレスが進んていれば、VCO4を制御して再生クロックの位相を遅らせ、また、前回より今回が遅れていれば、再生クロックを進ませるようにVCO4を制御する。

0047

このように、本装置の位相制御部35では、レベル最大値アドレスを1回読み込む度にVCO4の位相制御を行うのではなくn回の読み込み毎に最大カウントアドレスに基づいて位相制御を行うため、位相制御の頻度は小さくなる。しかし、位相差0付近においてはあまり頻繁に位相制御を行う必要はなく、また、検出誤差によるレベル最大値アドレスのばらつきが位相制御に直接反映されなくなるため、位相差0付近で再生クロックが不安定になるのを防ぐことができるものである。

0048

但し、電源投入直後等、同期多重信号中の同期信号と再生クロックとの位相差が大きい初期状態においては、位相制御部35における設定回数nを小さくして、位相制御部35における位相制御の頻度を高くし、位相差が小さくなるにつれてnの値を大きくしてもよい。

0049

例えば、再生クロックと同期多重信号中の同期信号との位相差が基準値より大きければ、第1の設定値としてn=1を設定し、図6の位相同期回路と同様に、位相制御回路32がレベル最大値アドレスを読み込む度に位相制御を行って、早く位相差を小さくするようにし、位相差が基準値以下になった場合に第2の設定値としてより大きな値をnに設定してもよい。また、位相差に応じてnの値をより細かく段階的に引き上げていくことも可能である。

0050

このように、最大カウントアドレスを検出する際のレベル最大値アドレスの読み込み回数nを、電源投入時には小さくして、その後段階的に上げることにより、電源投入時の初期状態では頻繁に位相制御を行って位相差を急速に小さくすることができると共に、位相差が十分小さくなった状態においては、ジッタを防ぎ、安定した再生クロックを得ることができるものである。

0051

次に、本装置の動作について図1を用いて説明する。本装置に同期多重信号が入力されると、不要信号除去フィルタ1において、同期信号成分以外の不要信号が除去され、レベル最大値検出回路2に入力される。レベル最大値検出回路2は、時間窓発生回路6からの時間窓信号によって時間窓がオープンになると動作を開始し、時間窓内において入力信号のレベルが最大となったタイミング(レベル最大値タイミング)を検出して、レベル最大値タイミング信号を位相比較/制御回路3′のレベル最大値アドレスレジスタ31に出力する。

0052

そして、位相比較/制御回路3′のレベル最大値アドレスレジスタ31が、レベル最大値タイミング信号のタイミングで、周波数分周回路5からのHSアドレスをラッチし、時間窓がクローズとなると、位相制御回路32が、レベル最大値アドレスレジスタ31からレベル最大値アドレスを読み込む。時間窓がクローズとなっている時間帯を利用して、レベル最大値アドレスレジスタ31がリセットされる。

0053

そして、位相制御回路32の最大カウントアドレス検出部34が、読み込んだレベル最大値アドレスに対応するカウンタのカウンタ値をインクリメントする。そして、上記動作を繰り返して、最大カウントアドレス検出部34が、設定されているn回分のレベル最大値アドレスの読み込みを行うと、n回の読み込みにおける最大カウントアドレスを検出して位相制御部35に出力する。最大カウントアドレスの出力後、最大カウントアドレス検出部34のカウンタはリセットされる。

0054

そして、位相制御部35が、内部に記憶されている前回の最大カウントアドレスと、今回入力された最大カウントアドレスとを比較して、位相の進み/遅れを判断し、それに従ってVCO4に対して位相を制御する制御信号を出力し、それと共に時間窓発生回路6に時間窓位置アドレスを出力する。このようにして本装置の動作が行われるものである。

0055

また、図6の位相制御回路37と同様に、本装置の位相制御回路32は、電源投入直後、位相同期再引き込み時等の初期状態では、正しいパルス位置、すなわち時間窓位置アドレスを特定できないため、時間窓を常時オープンするために時間窓位置アドレスとして特定値x(時間窓位置アドレスと重複しない任意の整数)を出力するようにしている。

0056

また、図1に示した位相比較/制御回路3′をDSP(Digital Signal Processor)によって実現しても構わない。図3は、図1の位相比較制御回路3′をDSPによって実現した構成例を示す構成ブロック図である。図3に示すように、DSPを備えた位相同期回路は、図1の位相比較制御回路3′の代わりにDSP7を備えた構成となっており、DSP7にはHS周期長に相当するアドレスに対応したレジスタを備えている。例えば、HS周期に相当するアドレスが0〜454であるとすると、レジスタは455個用意されている。

0057

そして、DSP7が、レベル最大値アドレスのn回分の読み込みから最大カウントアドレスを検出して、それに基づいて位相の変化を検出し、VCO4の位相制御を行う機能をソフトウエアで実現するようになっている。

0058

次に、図3に示した位相同期回路におけるDSPの処理について図4を用いて説明する。図4は、図3に示した位相同期回路におけるDSPの処理を示すフローチャート図である。図4に示すように、DSP7は、レベル最大値タイミング検出回路2よりレベル最大値タイミング信号が入力されたかどうかを判断し(100)、レベル最大値タイミング信号が入力されると、そのタイミングで周波数分周器5よりHS周期アドレスを読み取り、レベル最大値アドレスとして特定エリアに保持する(102)。

0059

そして、DSP7は、時間窓発生回路6からの時間窓信号により時間窓がクローズになったかどうかを判断し(103)、クローズでなければ処理100に戻ってレベル最大値タイミング信号を待ち受け、レベル最大値アドレスを更新していく。これにより時間窓が1回オープンしていた間に不要信号除去フィルタ1からの入力レベルが最大となったタイミングのアドレスが特定エリアに保持される。

0060

そして、処理103で時間窓がクローズになった場合には、DSP7は、保持されているレベル最大値アドレスに対応したレジスタを+1し(104)、レジスタへのカウントが予め設定されたn回に達したかどうかを判断する(106)。n回に達していなければDSP7は処理100に移行して同様の処理を繰り返す。

0061

また、処理106においてレジスタへのカウントがn回に達した場合には、DSP7は、レジスタを参照して最大カウントアドレスを検出し(108)、レベル最大値アドレスとレジスタとをクリアする(110)。

0062

そして、DSP7は、検出した最大カウントアドレス(A)と前回検出した最大カウントアドレス(B)とを比較して(112)、A<B、すなわち今回よりも前回の方が大きい場合には、再生クロックの位相が同期信号に比べて遅れていると判断して、VCO4を進めるように制御する(114)。

0063

また、処理112において、A=Bであれば、DSP7は、再生クロックと同期信号との位相が一致していると判断して、VCO4の位相制御は行わない(116)。また、処理112において、A>Bであれば、再生クロックの位相が進んでいると判断して、VCO4の位相を遅らせるように制御する(118)。

0064

そして、DSP7は、BをAで更新して(120)、処理100に移行し、同様の処理を繰り返す。このようにしてDSPを用いた位相同期回路におけるDSP7の処理が行われるものである。

0065

本発明の実施の形態に係る位相同期回路(本装置)によれば、レベル最大値タイミング検出回路2が、時間窓が1回オープンしている間に不要信号除去フィルタ1からの出力レベルが最大となるレベル最大値タイミングを検出してレベル最大値信号を出力し、位相比較制御回路3′のレベル最大値アドレスレジスタ31が、レベル最大値信号が入力されると周波数分周器5からのHSアドレスをラッチしてレベル最大値アドレスとして保持し、位相制御回路32の最大カウントアドレス検出部34が、時間窓がクローズになるとレベル最大値アドレスレジスタ31からレベル最大値アドレスを読み込み、アドレス毎にレベル最大値アドレスとして読み込まれた回数をカウントし、予め設定された回数nだけ読み込むと最も多くカウントされたアドレスを最大カウントアドレスとして検出して出力し、位相制御部35が、今回検出された最大カウントアドレスを前回検出された最大カウントアドレスと比較して位相の進み/遅れを判断して、VCO4における位相制御を行うようにしているので、再生クロックと同期信号との位相差を十分小さくすることができ、更に、位相差0付近において、レベル最大値タイミングの検出誤差等によりレベル最大値アドレスにばらつきを生じたとしても、n回読み込んだレベル最大値アドレスの中から最大頻度出現したアドレスに基づいて位相制御を行うことができ、ばらつきの影響を大幅に低減し、再生クロックのジッタを防ぐことができる効果がある。

0066

また、電源投入直後の初期状態においては、最大カウントアドレス検出部34における設定回数nを小さくし、ほぼ同期してからはnを大きくすることにより、初期状態で再生クロックと同期多重信号中の同期信号との位相差が大きい間は、位相制御回路32にて頻繁に位相制御を行って再生クロックの位相を迅速に同期信号に同期させると共に、位相差が十分小さくなってからは、検出誤差によるレベル最大値アドレスのばらつきの影響を抑制して、安定した再生クロックを生成することができる効果がある。

発明の効果

0067

本発明によれば、位相同期回路において、同期信号が周期的に挿入された同期多重信号から前記同期信号の周波数成分以外の不要成分を除去し、同期信号と同周期で、周期長以内の任意の時間開かれる時間窓内において、不要成分が除去された同期多重信号の出力レベルが最大となったタイミングを検出し、当該タイミングで位相同期ループにより再生されたクロックの位相を読み込み、該位相の読み込みを予め設定された回数行って、最大数読み込まれた位相に基づいて再生するクロックの位相を制御する位相同期回路としているので、高精度の再生クロックを生成することができ、更に、入力信号中の同期信号と再生クロックとの位相差が十分小さくなった状態において、検出誤差等により読み込まれる位相が微小範囲で変動したとしても、該変動が直接位相制御に反映されるのを防ぎ、再生クロックのジッタを防いで安定した再生クロックを得ることができる効果がある。

0068

また、本発明によれば、位相制御回路の最大カウントアドレス検出部に設定される回数を同期信号と再生クロックとの位相差に応じて可変とする位相制御回路としているので、位相差が大きい状態では設定回数を小さくして、頻繁に位相制御を行って迅速に位相差を小さくすることができ、また、位相差が小さい状態では設定回数を大きくして、安定した再生クロックを得ることができる効果がある。

図面の簡単な説明

0069

図1本発明の実施の形態に係る位相同期回路(本装置)の構成ブロック図である。
図2最大カウントアドレス検出部34の動作を示す模式説明図である。
図3図1の位相比較制御回路3′をDSPによって実現した構成例を示す構成ブロック図である。
図4図3に示した位相同期回路におけるDSPの処理を示すフローチャート図である。
図5従来の位相同期回路の一構成例を示すブロック図である。
図6提案されている位相同期回路の構成ブロック図である。

--

0070

1…不要信号除去フィルタ、 2…レベル最大値タイミング検出回路、 3,3′…位相比較制御回路、 4…VCO、 5…周波数分周器、 6…時間窓発生回路、 31…レベル最大値アドレスレジスタ、 32…位相制御回路、 33…レベル最大値アドレスカウンタ、 34…最大カウントアドレス検出部、35…位相制御部、 41…しきい値判定回路、 42…ワンショット回路、43…位相比較器、 44…ループフィルタ、 45…VCO、 46…分周器

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ