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技術 スティッキ—ビット値予測回路及びこれを備えた半導体装置

出願人 富士通株式会社
発明者 辻雅之
出願日 1998年12月25日 (20年8ヶ月経過) 出願番号 1998-370437
公開日 2000年7月14日 (19年2ヶ月経過) 公開番号 2000-194536
状態 特許登録済
技術分野 位取り記数法を用いた四則演算
主要キーワード トーナメント方式 プライオリティー スティッキービット 連続個数 制御入力端 シフト前 データ入力端 プライオリティエンコーダ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2000年7月14日)のものです。
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図面 (11)

課題

構成をより簡単化する。

解決手段

仮数Xの語尾ゼロビットパターンに基づいて、仮数Yの任意の語尾ゼロ個数に対するスティッキービット値のパターンBを生成するビットパターン生成回路25Aと、仮数Yが供給され、下位側であるほど優先度が高いビット‘1’の位置Cを出力するプライオリティエンコーダ21と、この位置Cに応じてビットパターンB中の1ビットをスティッキービットとして選択し出力するスティッキービット選択回路26Aとを備えて、仮数Xと仮数Yとの積のスティッキービット値を予測する。

概要

背景

図9は、従来の浮動小数点数仮数部乗算回路を示す。

被乗数Xと乗数Yの積Zは、乗算器10で計算され、この回路は、高速処理のために例えばウォレスツリー(Wallace tree)及びブースリコーダを備えている。被乗数X及び乗数Yはいずれも、最上位ビットが1で1≦X<2、1≦Y<2となるように正規化されている。積Zは丸め回路11で丸められ、積ZH’が得られる。

図10は、丸め処理で用いられるスティッキービットSの説明図であり、被乗数X及び乗数Yがいずれも8ビットで、積Zが16ビットである場合を示している。

1≦Z<4であるので、積Zの整数部は、上位2ビットZ15及びZ14であり、Z14=‘1’である。

Z15=‘0’の場合、正規化され丸められていない上位8ビットの積ZHの最下位ビットは、Z7である。Z6はラウンドビットRであり、それより下位のZ5〜Z0のいずれかが‘1’であるとき、スティッキービットSは‘1’、そうでないときスティッキービットSは‘0’と定められている。積ZHに対する丸め処理は、ラウンドビットとスティッキービットSとを用いIEEE(The Institute of Electrical and Electronic Engineers, Inc.)2進浮動小数点数規格754に従って行われ、ZH’=ZH又はZH’=ZH+1となる。

Z15=‘1’の場合には、正規化のために積Zが右に1ビットシフトされ、積ZHの最下位ビットはZ8となり、ラウンドビットがZ7と置き換えられ、Z6とシフト前に得られた仮のスティッキービットSとの論理和が、スティッキービットSの値として求められる。

積Zを求めた後に、オアゲート12〜16によりスティッキービットSを求めると、丸め処理された積ZH’を得るのに計算時間が長くなる。

そこで、米国特許第4,928,259号公報では、図9に示すスティッキービット値予測回路20を備え、乗算並列してスティッキービットSを求めている。

図10に戻って、積Zの下位側‘0’連続個数語尾ゼロ個数)Mは、被乗数Xの語尾ゼロ個数Cと乗数Yの語尾ゼロ個数Dとの和に等しい。例えばC=2、D=3の場合には、M=5となる。M≧6のときS=‘0’となり、M<6のときS=‘1’となる。

図9に戻って、スティッキービット値予測回路20では、プライオリティエンコーダ(語尾ゼロエンコーダ)21及び22によりそれぞれ被乗数X及び乗数Yの語尾ゼロ個数C及びDが求められ、語尾ゼロ個数CとDとの和Mが加算器23で計算され、Mが所定値CONSTと比較器24で比較され、その結果がスティッキービットSとして求められる。

概要

構成をより簡単化する。

仮数Xの語尾ゼロビットパターンに基づいて、仮数Yの任意の語尾ゼロ個数に対するスティッキービット値のパターンBを生成するビットパターン生成回路25Aと、仮数Yが供給され、下位側であるほど優先度が高いビット‘1’の位置Cを出力するプライオリティエンコーダ21と、この位置Cに応じてビットパターンB中の1ビットをスティッキービットとして選択し出力するスティッキービット選択回路26Aとを備えて、仮数Xと仮数Yとの積のスティッキービット値を予測する。

目的

本発明の目的は、このような問題点に鑑み、より簡単な構成のスティッキービット値予測回路及びこれを備えた半導体装置を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

第1仮数と第2仮数との積のスティッキービット値を予測するスティッキービット値予測回路において、該第1仮数の語尾ゼロビットパターンに基づいて、該第2仮数の任意の語尾ゼロ個数に対するスティッキービット値のパターンを生成するビットパターン生成回路と、該第2仮数が供給され、下位側であるほど優先度が高いビット‘1’の位置に対応した値を出力するプライオリティエンコーダと、該プライオリティエンコーダの出力値に応じて該ビットパターン中の1ビットをスティッキービットとして選択し出力するスティッキービット選択回路と、を有することを特徴とするスティッキービット値予測回路。

請求項2

上記ビットパターン生成回路は、少なくとも下位iビットがいずれも‘0’であり、ここにiは上記第1仮数の語尾ゼロ個数であり、残りの上位ビットが全て‘1’であるビットパターンを生成することを特徴とする請求項1記載のスティッキービット値予測回路。

請求項3

上記ビットパターン生成回路は、最下位ビットとして固定値‘0’のビットを出力することを特徴とする請求項2記載のスティッキービット値予測回路。

請求項4

上記第1及び第2仮数のビット数がいずれもnであるとき、上記ビットパターンのビット数が実質的にnであり、そのnビットの下位2ビットがいずれも固定値‘0’であることを特徴とする請求項3記載のスティッキービット値予測回路。

請求項5

上記ビットパターン生成回路は、少なくとも上記第1仮数の任意の1ビットの値とこの1ビットの下位側に隣り合うビットの位置に対応した上記ビットパターンのビットの値との論理和を、該第1仮数の該1ビットの位置に対応した該ビットパターンのビットの値として求めることを特徴とする請求項3記載のスティッキービット値予測回路。

請求項6

上記ビットパターン生成回路は、上記ビットパターンの1ビットの値を、この1ビットより上位側のビットの値を決定する論理ゲートに供給することを特徴とする請求項5記載のスティッキービット値予測回路。

請求項7

上記スティッキービット選択回路は、上記ビットパターンの最上位側から(j+1)番目のビットをスティッキービット値として選択し、ここにjは上記第2仮数の語尾ゼロ個数であることを特徴とする請求項3記載のスティッキービット値予測回路。

請求項8

上記選択回路は、上記jが最大値又は該最大値より1小さい値であるとき、上記固定値‘0’を選択することを特徴とする請求項7記載のスティッキービット値予測回路。

請求項9

第1仮数と第2仮数の積のスティッキービット値を予測するスティッキービット値予測回路において、該第1仮数が供給され、下位側であるほど優先度が高いビット‘1’の位置に対応した値を出力する第1プライオリティエンコーダと、該第2仮数が供給され、下位側であるほど優先度が高いビット‘1’の位置に対応した値を出力する第2プライオリティエンコーダと、該第2プライオリティエンコーダの出力値を、該第1プライオリティエンコーダの任意の値に対するスティッキービット値のパターンに変換するコード/ビットパターン変換回路と、該第1プライオリティエンコーダの出力値に応じて該ビットパターン中の1ビットをスティッキービットとして選択し出力するスティッキービット選択回路と、を有することを特徴とするスティッキービット値予測回路。

請求項10

請求項1乃至9のいずれか1つに記載のスティッキービット値予測回路が半導体チップに形成されていることを特徴とする半導体装置

技術分野

0001

本発明は、乗算回路に用いられるスティッキービット予測回路及びこれを備えた半導体装置に関する。

背景技術

0002

図9は、従来の浮動小数点数仮数部乗算回路を示す。

0003

被乗数Xと乗数Yの積Zは、乗算器10で計算され、この回路は、高速処理のために例えばウォレスツリー(Wallace tree)及びブースリコーダを備えている。被乗数X及び乗数Yはいずれも、最上位ビットが1で1≦X<2、1≦Y<2となるように正規化されている。積Zは丸め回路11で丸められ、積ZH’が得られる。

0004

図10は、丸め処理で用いられるスティッキービットSの説明図であり、被乗数X及び乗数Yがいずれも8ビットで、積Zが16ビットである場合を示している。

0005

1≦Z<4であるので、積Zの整数部は、上位2ビットZ15及びZ14であり、Z14=‘1’である。

0006

Z15=‘0’の場合、正規化され丸められていない上位8ビットの積ZHの最下位ビットは、Z7である。Z6はラウンドビットRであり、それより下位のZ5〜Z0のいずれかが‘1’であるとき、スティッキービットSは‘1’、そうでないときスティッキービットSは‘0’と定められている。積ZHに対する丸め処理は、ラウンドビットとスティッキービットSとを用いIEEE(The Institute of Electrical and Electronic Engineers, Inc.)2進浮動小数点数規格754に従って行われ、ZH’=ZH又はZH’=ZH+1となる。

0007

Z15=‘1’の場合には、正規化のために積Zが右に1ビットシフトされ、積ZHの最下位ビットはZ8となり、ラウンドビットがZ7と置き換えられ、Z6とシフト前に得られた仮のスティッキービットSとの論理和が、スティッキービットSの値として求められる。

0008

積Zを求めた後に、オアゲート12〜16によりスティッキービットSを求めると、丸め処理された積ZH’を得るのに計算時間が長くなる。

0009

そこで、米国特許第4,928,259号公報では、図9に示すスティッキービット値予測回路20を備え、乗算並列してスティッキービットSを求めている。

0010

図10に戻って、積Zの下位側‘0’連続個数語尾ゼロ個数)Mは、被乗数Xの語尾ゼロ個数Cと乗数Yの語尾ゼロ個数Dとの和に等しい。例えばC=2、D=3の場合には、M=5となる。M≧6のときS=‘0’となり、M<6のときS=‘1’となる。

0011

図9に戻って、スティッキービット値予測回路20では、プライオリティエンコーダ(語尾ゼロエンコーダ)21及び22によりそれぞれ被乗数X及び乗数Yの語尾ゼロ個数C及びDが求められ、語尾ゼロ個数CとDとの和Mが加算器23で計算され、Mが所定値CONSTと比較器24で比較され、その結果がスティッキービットSとして求められる。

発明が解決しようとする課題

0012

しかし、プライオリティエンコーダ21及び22の回路規模が比較的大きい。上記特許公報に記載されているように、52ビットのプライオリティエンコーダは、第1段に備えられた13個の4ビットプライオリティエンコーダ21と、第2段に備えられた3個の4ビットプライオリティエンコーダ21及び3個の4ビット入力マルチプレクサと、第3段に備えられた1個の4ビットプライオリティエンコーダ21及び1個の4ビット入力マルチプレクサとからなる。

0013

本発明の目的は、このような問題点に鑑み、より簡単な構成のスティッキービット値予測回路及びこれを備えた半導体装置を提供することにある。

0014

請求項1では、第1仮数と第2仮数との積のスティッキービット値を予測するスティッキービット値予測回路において、該第1仮数の語尾ゼロビットパターンに基づいて、該第2仮数の任意の語尾ゼロ個数に対するスティッキービット値のパターンを生成するビットパターン生成回路と、該第2仮数が供給され、下位側であるほど優先度が高いビット‘1’の位置に対応した値を出力するプライオリティエンコーダと、該プライオリティエンコーダの出力値に応じて該ビットパターン中の1ビットをスティッキービットとして選択し出力するスティッキービット選択回路とを有する。

0015

このスティッキービット値予測回路によれば、従来のプライオリティエンコーダ、加算器及び比較器の替わりに、より簡単な構成のビットパターン生成回路及びスティッキービット選択回路を用いているので、スティッキービット値予測回路の構成が簡単になり、その回路規模を従来よりも小さくすることができる。

0016

請求項2のスティッキービット値予測回路では、請求項1において、上記ビットパターン生成回路は、少なくとも下位iビットがいずれも‘0’であり、ここにiは上記第1仮数の語尾ゼロ個数であり、残りの上位ビットが全て‘1’であるビットパターンを生成する。

0017

請求項3のスティッキービット値予測回路では、請求項2において、上記ビットパターン生成回路は、最下位ビットとして固定値‘0’のビットを出力する。

0018

請求項4のスティッキービット値予測回路では、請求項3において、上記第1及び第2仮数のビット数がいずれもnであるとき、上記ビットパターンのビット数が実質的にnであり、そのnビットの下位2ビットがいずれも固定値‘0’である。

0019

請求項5のスティッキービット値予測回路では、請求項3において、上記ビットパターン生成回路は、少なくとも上記第1仮数の任意の1ビットの値とこの1ビットの下位側に隣り合うビットの位置に対応した上記ビットパターンのビットの値との論理和を、該第1仮数の該1ビットの位置に対応した該ビットパターンのビットの値として求める。

0020

請求項6のスティッキービット値予測回路では、請求項5において、上記ビットパターン生成回路は、上記ビットパターンの1ビットの値を、この1ビットより上位側のビットの値を決定する論理ゲートに供給する。

0021

このスティッキービット値予測回路によれば、ビットパターン生成回路の動作速度を高速化することができる。

0022

請求項7のスティッキービット値予測回路では、請求項3において、上記スティッキービット選択回路は、上記ビットパターンの最上位側から(j+1)番目のビットをスティッキービット値として選択し、ここにjは上記第2仮数の語尾ゼロ個数である。

0023

請求項8のスティッキービット値予測回路では、請求項7において、上記選択回路は、上記jが最大値又は該最大値より1小さい値であるとき、上記固定値‘0’を選択する。

0024

請求項9では、第1仮数と第2仮数の積のスティッキービット値を予測するスティッキービット値予測回路において、該第1仮数が供給され、下位側であるほど優先度が高いビット‘1’の位置に対応した値を出力する第1プライオリティエンコーダと、該第2仮数が供給され、下位側であるほど優先度が高いビット‘1’の位置に対応した値を出力する第2プライオリティエンコーダと、該第2プライオリティエンコーダの出力値を、該第1プライオリティエンコーダの任意の値に対するスティッキービット値のパターンに変換するコード/ビットパターン変換回路と、該第1プライオリティエンコーダの出力値に応じて該ビットパターン中の1ビットをスティッキービットとして選択し出力するスティッキービット選択回路とを有する。

0025

このスティッキービット値予測回路によれば、2つのプライオリティエンコーダを用いているので請求項1のスティッキービット値予測回路よりも構成が複雑になるが、コード/ビットパターン変換回路及びスティッキービット選択回路の構成が比較的簡単であるので、従来よりも構成が簡単になる場合がある。

0026

請求項10の半導体装置では、請求項1乃至9のいずれか1つに記載のスティッキービット値予測回路が半導体チップに形成されている。

発明を実施するための最良の形態

0027

以下、図面を参照して本発明の実施形態を説明する。

0028

[第1実施形態]図1は、本発明の第1実施形態の浮動小数点数仮数部乗算回路の概略構成を示すブロック図である。

0029

この回路は、プロセッサなどの半導体装置に用いられる。

0030

この回路では、図8のスティッキービット値予測回路20の替わりに、スティッキービット値予測回路20Aを用いている。回路20Aでは、被乗数X及び乗数Yがそれぞれプライオリティエンコーダ21及びビットパターン生成回路25に供給される。プライオリティエンコーダ21は、被乗数Xの下位側であるほど優先度が高い‘1’のビット位置に対応した値、例えば語尾ゼロ個数Cを求める。ビットパターン生成回路25は、乗数Yの語尾ゼロビットパターンに基づいて、被乗数Xの語尾ゼロ個数Cの全ての値に対するスティッキービットSの値のビットパターンBを生成する。すなわち、プライオリティエンコーダ21の処理と並行して、その出力Cの任意の値に対するスティッキービットの値のビットパターンBを求める。

0031

ビットパターンB及び語尾ゼロ個数Cはそれぞれスティッキービット選択回路26のデータ入力端及び制御入力端に供給される。スティッキービット選択回路26は、語尾ゼロ個数Cに応じてビットパターンBの中の1ビットをスティッキービットSとして選択し出力する。

0032

図2は、図1のスティッキービット値予測回路20Aの動作説明図である。

0033

簡単化のために、図10と同様に被乗数X及び乗数Yがいずれも8ビットである場合を考える。被乗数X及び乗数Yの正規化並びに小数点の位置は、図10の場合と同一である。

0034

ビットパターンBは、B7〜B0の8ビットからなる。ビットパターンBの下位のB1及びB0は‘0’に固定されている。ビットB7〜B2はそれぞれ乗数YのビットY5〜Y0に対応している。B7〜B2の語尾ゼロ個数は乗数YのそれDと同じであり、この語尾ゼロより上位側のビットは全て‘1’である。図2では、Y0〜Y2がいずれも‘0’であるので、これに対応してB2〜B4がいずれも‘0’となっている。また、Y3が下位側から最初の‘1’であるので、B7〜B5はいずれも‘1’となっている。

0035

図2の場合、スティッキービットSは、被乗数Xの語尾ゼロ個数Cが2以下であれば‘1’であり、語尾ゼロ個数Cが3以上であれば‘0’である。C=0、すなわちX0=‘1’の場合には、ビットパターンBの最上位側から第1ビットB7をスティッキービットSとして選択する。C=1、すなわちX0=‘0’、X1=‘1’の場合には、B6をスティッキービットSとして選択する。C=2、すなわちX0=‘0’、X1=‘0’、X2=‘1’の場合には、B5をスティッキービットSとして選択する。6≧C≧3の場合も同様である。Y6=‘0’の場合は、B=0であり、Cの値によらずS=‘0’となる。

0036

ビットパターンBの下位(D+2)ビットがいずれも‘0’であり、また、ビットパターンBが8ビットであるので、ビットパターンBの最上位側から(C+1)番目のビットをスティッキービットSとして選択すと、(C+1)+(D+2)≧9、すなわちC+D≧6のときS=‘0’となり、(C+1)+(D+2)≦8、すなわちC+D≦5のとき、S=‘1’となる。

0037

被乗数X及び乗数Yがnビットの場合には、ビットパターンBの下位(D+2)ビットがいずれも‘0’であり、また、ビットパターンBがnビットであるので、ビットパターンBの最上位側から(C+1)番目のビットをスティッキービットSとして選択すと、(C+1)+(D+2)≧n+1、すなわちC+D≧n−2のときS=‘0’となり、(C+1)+(D+2)≦n、すなわちC+D≦n−3のとき、S=‘1’となる。

0038

図3は、被乗数X及び乗数Yがいずれも8ビットである場合の、D=0〜7の各々に対するビットパターンBを示す。

0039

図4は、被乗数X及び乗数Yがいずれも8ビットである場合のスティッキービット値予測回路20Aの構成例を示す。

0040

ビットパターン生成回路25では、オアゲート30〜34の一方の入力端にそれぞれY1〜Y5が供給され、他方の入力端にそれぞれY0及びオアゲート30〜33の出力が供給される。B2はY0と同じであり、B3〜B7はそれぞれオアゲート30〜34の出力である。B0及びB1は、例えばグランド電位配線である。

0041

例えばY0及びY1がいずれも‘0’でY2が‘1’の場合には、B2及びB3がいずれも‘0’、B4〜B7がいずれも‘1’となる。

0042

スティッキービット選択回路26は、プライオリティエンコーダ21の出力に応じてトーナメント方式でビットパターンBを選択するために、スイッチングトランジスタとしてのNMOSトランジスタ60〜73がツリー状に接続されている。

0043

プライオリティエンコーダ21の出力Cは、ビットC2〜C0と、これらの各々と相補的なビット*C2〜*C0とからなる。C0=‘0’のときには、NMOSトランジスタ60〜63がオン、NMOSトランジスタ64〜67がオフになり、C0=‘1’のときには逆に、NMOSトランジスタ60〜63がオフ、NMOSトランジスタ64〜67がオンになる。同様に、C1=‘0’のときには、NMOSトランジスタ68及び69がオン、NMOSトランジスタ70及び71がオフになり、C2=‘0’のときには、NMOSトランジスタ72がオン、NMOSトランジスタ73がオフになる。

0044

このようなスティッキービット選択回路26は、その全トランジスタが同時にオン/オフ制御されるので、動作が高速である。

0045

例えばC=0のときには、NMOSトランジスタ60〜63、68、69、72がオンになり、その他がオフになるので、B7がスティッキービットSとして選択される。また、C=3の場合には、NMOSトランジスタ64〜67、NMOSトランジスタ70、71及び72がオンになり、その他がオフになるので、B4がスティッキービットSとして選択される。

0046

このようにして、スティッキービットSの値が決定される。

0047

本第1実施形態によれば、図9のプライオリティエンコーダ22、加算器23及び比較器24の替わりに、より簡単な構成のビットパターン生成回路25及びスティッキービット選択回路26を用いているので、スティッキービット値予測回路20Aの構成が簡単になり、その回路規模を従来よりも小さくすることができる。

0048

[第2実施形態]図5は、本発明の第2実施形態の、図4に対応したスティッキービット値予測回路20Bを示す。

0049

図4のスティッキービット選択回路26において、NMOSトランジスタ63と67とはいずれか一方がオンであり、NMOSトランジスタ71及び73がオンの場合には必ず‘0’が選択されるので、NMOSトランジスタ63及び67は省略可能である。そこで、図5のスティッキービット選択回路26Aでは、これらが省略され、NMOSトランジスタ71の入力端に‘0’が供給されている。この‘0’はB1及びB0に対応しており、ビットパターン生成回路25Aの出力は図4の場合よりも1ビット少なく、7ビットとなっている。

0050

他の点は、図4のスティッキービット値予測回路20Aと同一である。

0051

[第3実施形態]図6は、本発明の第3実施形態のビットパターン生成回路25Bを示す。

0052

この回路では、オアゲート31の出力をオアゲート32のみならずオアゲート33A及び34Aにも供給することにより、ビットパターン生成回路25Bの入力が確定してからその出力が確定するまでの時間を短縮している。動作が最も遅いのはY5〜Y1がいずれも‘0’で、Y0が‘1’の場合である。この場合、Y0によりオアゲート30の出力が‘1’となり、これがオアゲート31に供給されてその出力が‘1’となり、次にこれがオアゲート32、33A及び34Aに同時に供給されてこれらの出力が‘1’になる。

0053

他の点は、上記第2実施形態の場合と同一である。

0054

本第3実施形態によれば、上記時間短縮と、回路のゲート段数が従来よりも少なくなることから、パス遅延時間が短くなって、従来よりも動作が高速になる。

0055

[第4実施形態]図7は、本発明の第4実施形態のビットパターン生成回路25Cを示す。

0056

この実施形態では、乗数Yが24ビットであり、その下位22ビットY21〜Y0がビットパターン生成回路25Cに供給される。ビットパターン生成回路25Cはオアゲート30〜50を備え、これらが図4と同様に接続されると共に、動作を高速化するために、オアゲート32の出力がオアゲート33のみならずオアゲート37、41、45及び49にも供給されている。同様に、オアゲート36の出力がオアゲート37のみらなず、オアゲート41、45及び49にも供給され、オアゲート40の出力がオアゲート41のみならずオアゲート45及び49にも供給されている。

0057

このようにしても、従来よりも構成が簡単となる。

0058

[第5実施形態]図8は、本発明の第5実施形態の浮動小数点数仮数部乗算回路を示す。

0059

スティッキービット値予測回路20Cは、図1の25の替わりに、プライオリティエンコーダ22及びバイナリコード/ビットパターン変換回路27を用いている。プライオリティエンコーダ22は、乗数Yの語尾ゼロ個数Dを求め、バイナリコード/ビットパターン変換回路27に供給する。変換回路27は、論理回路であり、この語尾ゼロ個数Dに応じて、例えば乗数Yが8ビットの場合には図3中の1行のビットパターンBを出力し、スティッキービット選択回路26に供給する。

0060

他の点は上記第1実施形態と同一である。

0061

この第5実施形態では、プライオリティエンコーダ22を用いているので上述の第1〜4実施形態よりも構成が複雑になるが、バイナリコード/ビットパターン変換回路27及びスティッキービット選択回路26の構成が比較的簡単であるので、図9のスティッキービット値予測回路20よりも構成が簡単になる場合がある。

0062

なお、本発明には外にも種々の変形例が含まれる。

0063

例えば図1において、被乗数X及び乗数Yの一方がプライオリティエンコーダ21に供給され他方がビットパターン生成回路25に供給されればよく、被乗数Xと乗数Yとが逆であってもよい。

0064

また、一般的ではないが、被乗数X及び乗数Yがnビットで積Zがmビット(m<n)でもよく、この場合、図2のビットパターンBの最上位側にさらに(n−m)ビットが付加される。

0065

また、図10に示すように被乗数及び乗数が8ビットの場合、スティッキービットは積の下位6ビットを考慮すればよいので、図2においてプライオリティエンコーダには下位6ビット、すなわちX0〜X5のみ入力すればよく、この場合、ビットB0は不要である。

0066

例えば図4において、スティッキービット選択回路26の各トランジスタの替わりに2入力アンドゲートを用い、その一方の入力端にプライオリティーエンコーダ21の出力ビットを供給する構成であってもよい。

0067

さらに、プライオリティエンコーダ21の出力が、語尾ゼロ個数Cではなく、最下位側から最初に‘1’が現れるまでのビット数(C+1)であってもよい。この場合、ビットパターンBの最上位側にダミービット‘1’を付加し、又は、(C+1)のときに語尾ゼロ個数Cのときと同じビットを選択するようにスティッキービット選択回路の構成を変えてもよい。

0068

また、プライオリティエンコーダ21は、例えば入力が‘10011000’のとき語尾ゼロ個数3の替わりに最下位側から最初に‘1’が現れるビットのみ‘1’となる‘00001000’を、下位側であるほど優先度が高いビット‘1’の位置に対応した値(請求項1)として出力する構成であってもよい。この出力は、例えば、図6と同様の回路で、最下位側から最初に‘1’が現れるビット位置以上のビットを‘1’にした‘11111000’を生成し、隣り合う出力ビットの排他的論理和をとることにより生成することができる。この場合のスティッキービット選択回路では、ビットパターン生成回路の出力の各ビットに1個のトランジスタスイッチを接続し、その制御入力端に該プライオリティエンコーダの対応するビットの信号を供給すればよいので、スティッキービット選択回路の構成が簡単になる。

図面の簡単な説明

0069

図1本発明の第1実施形態の浮動小数点数仮数部乗算回路の概略構成を示すブロック図である。
図2図1中のスティッキービット値予測回路の動作説明図である。
図3被乗数X及び乗数Yがいずれも8ビットである場合の、乗数Yの語尾ゼロ個数D=0〜7の各々に対するビットパターンBを示す図である。
図4被乗数X及び乗数Yがいずれも8ビットである場合の、図1中のスティッキービット値予測回路の構成例を示す図である。
図5本発明の第2実施形態の、図4に対応したスティッキービット値予測回路を示す図である。
図6本発明の第3実施形態のビットパターン生成回路を示す図である。
図7本発明の第4実施形態のビットパターン生成回路を示す図である。
図8本発明の第5実施形態の浮動小数点数仮数部乗算回路を示す図である。
図9従来の浮動小数点数仮数部乗算回路を示す図である。
図10丸め処理で用いられるスティッキービットの説明図である。

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0070

12〜16、30〜50、33A、34Aオアゲート
20、20A〜20Cスティッキービット値予測回路
21、22プライオリティエンコーダ
25、25A〜25Cビットパターン生成回路
26 スティッキービット選択回路
27バイナリコード/ビットパターン変換回路
60〜69、70〜73NMOSトランジスタ
Y被乗数
X乗数
Rラウンドビット
S スティッキービット
Z、ZH、ZH’ 積
B ビットパターン
C、D語尾ゼロ個数

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