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技術 半導体メモリ装置

出願人 モトローラ・ソリューションズ株式会社
発明者 宇佐美雅小菅雅弘近藤秀樹
出願日 1998年12月21日 (21年0ヶ月経過) 出願番号 1998-376127
公開日 2000年7月4日 (19年5ヶ月経過) 公開番号 2000-187620
状態 特許登録済
技術分野 記憶装置の信頼性向上技術 半導体メモリの信頼性技術 リードオンリーメモリ
主要キーワード スタンバイ後 結果時刻 方システム エラーセル 予備メモリ 検査段階 動作禁止状態 不動作状態
関連する未来課題
重要な関連分野

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図面 (10)

課題

主メモリの中に含まれている不良セルに対応するアドレスが選択されたときには予備メモリ振り替えるように構成した半導体メモリ装置において、チップ面積を少なくすること。

解決手段

主メモリ4の不良アドレス(不良メモリセルのアドレス)をレジスタ61に取り込んでおき、コンパレータ62によりアドレスバス3に現われたアドレスとレジスタ61に記憶されているアドレスとを比較し、両者が一致したらコンパレータ62の出力によりスイッチ部S1、S2を切り替えて、予備メモリアドレス出力部63のアドレスを主メモリ4のドライバ及び予備メモリ5のドライバに供給する。このとき共通の制御線A2により主メモリ4のドライバは動作禁止状態とされ、予備メモリ5のドライバは動作可能状態イネーブル)とされる。この結果不良アドレスの出力により、アクセス先が主メモリ4から予備メモリ5に振り替えられる。

概要

背景

DRAMなどの半導体メモリにおいては、検査時に不良と判定されたセルアドレス不揮発性メモリである不良アドレスメモリに書き込み、コンピュ−タの電源投入直後にこの不良アドレスメモリから不良アドレスを読みだしレジスタに記憶し、このレジスタの出力に基づいてアドレスデコ−ダに変更を加えるようにしている。

図9はこのような処理を行うための回路例、即ち不良セルをアドレス空間から切り離すための回路例を示す。1はメモリセル10からなるメモリ領域、11〜14はアドレスに対応するワード線を選択するためのドライバ、F1〜F4はドライバ11〜14を夫々選択するためのフリップフロップであり、図示しないレジスタから不良アドレスが読み出され、そのアドレスに対応するフリップフロップF1(F2〜F3)からドライバ11(12〜14)に禁止信号が出力される。この結果当該アドレスがCPUから読み出されても、対応するセルは選択されず、代わりに別途設けられた図示しない予備メモリ領域内のセルが選択される。なおこの例はメモリ領域において不良アドレスを含む「行」のセル群の選択が行われないように構成している。

概要

主メモリの中に含まれている不良セルに対応するアドレスが選択されたときには予備メモリ振り替えるように構成した半導体メモリ装置において、チップ面積を少なくすること。

主メモリ4の不良アドレス(不良メモリセルのアドレス)をレジスタ61に取り込んでおき、コンパレータ62によりアドレスバス3に現われたアドレスとレジスタ61に記憶されているアドレスとを比較し、両者が一致したらコンパレータ62の出力によりスイッチ部S1、S2を切り替えて、予備メモリアドレス出力部63のアドレスを主メモリ4のドライバ及び予備メモリ5のドライバに供給する。このとき共通の制御線A2により主メモリ4のドライバは動作禁止状態とされ、予備メモリ5のドライバは動作可能状態イネーブル)とされる。この結果不良アドレスの出力により、アクセス先が主メモリ4から予備メモリ5に振り替えられる。

目的

本発明はこのような事情にもとづいてなされたものであり、主メモリの不良メモリセルが選択されるときに予備メモリに振り替える半導体メモリ装置において、チップ面積の増加を抑えることを目的とする。また本発明はこの種の半導体メモリ装置において早い処理速度を確保することを目的とする。

効果

実績

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請求項1

システムアドレスバスに現れたアドレス主メモリの不良メモリセルに対応するときには予備メモリのメモリセルを選択する半導体メモリ装置において、主メモリの不良メモリセルに対応するアドレス(不良アドレス)が予め書き込まれた不良アドレスメモリと、前記システムアドレスバスに現れたアドレスと不良アドレスメモリに記憶された不良アドレスとを比較し、両者が一致したときに一致信号を出力する比較部と、前記主メモリ及び予備メモリにアドレスを与えるためのメモリアドレスバスと、前記予備メモリのメモリセルを選択するためのアドレスである予備メモリアドレスを出力する予備メモリアドレス出力部と、前記比較部から一致信号が出力されていないときには、メモリアドレスバスをシステムアドレスバス側に、また一致信号が出力されているときには前記メモリアドレスバスを予備メモリアドレス出力部側に切り替えて接続する切り替え手段と、前記比較部から一致信号が出力されていないときには、主メモリのデコ−ダへのアドレスの入力を有効としかつ予備メモリのデコ−ダへの入力を無効とすると共に、前記比較部から一致信号が出力されているときには、主メモリのデコ−ダへのアドレスの入力を無効としかつ予備メモリのデコ−ダへの入力を有効とするデコ−ダ制御手段と、を備えたことを特徴とする半導体メモリ装置。

請求項2

デコ−ダ制御手段は、ワ−ド線及びビット線の少なくとも一方において、主メモリのデコ−ダの各ドライバ及び予備メモリのデコ−ダの各ドライバに共通化された制御信号線を有し、主メモリのドライバに入力される信号と予備メモリのドライバに入力される信号とは反転の関係にあり、前記制御信号線に現れる制御信号により主メモリのデコ−ダの各ドライバが一括して動作状態不動作状態)になると共に、予備メモリのドライバが一括して不動作状態(動作状態)になることを特徴とする請求項1記載の半導体メモリ装置。

請求項3

中央処理ユニットからシステムアドレスバスに出力されたアドレスが主メモリの不良メモリセルに対応するときには予備メモリのメモリセルを選択する半導体メモリ装置において、主メモリの不良メモリセルに対応するアドレス(不良アドレス)が予め書き込まれた不良アドレスメモリと、前記システムアドレスバスに現れたアドレスと不良アドレスメモリに記憶された不良アドレスとを比較し、両者が一致したときに一致信号を出力する比較部と、前記主メモリ及び予備メモリにアドレスを与えるためのメモリアドレスバスと、前記予備メモリのメモリセルを選択するためのアドレスである予備メモリアドレスを出力する予備メモリアドレス出力部と、前記比較部から一致信号が出力されていないときには、メモリアドレスバスをシステムアドレスバス側に、また一致信号が出力されているときには前記メモリアドレスバスを予備メモリアドレス出力部側に切り替えて接続する切り替え手段と、を備え、前記予備メモリアドレス出力部から出力される予備メモリアドレスは、中央処理ユニットが管理しているアドレスの中で、空きの状態になっているアドレスを用いることを特徴とする半導体メモリ装置。

請求項4

システムアドレスバスに出力されたアドレスが主メモリの不良メモリセルに対応するときには予備メモリのメモリセルを選択する半導体メモリ装置において、主メモリの不良メモリセルに対応するアドレス(不良アドレス)が予め書き込まれた不良アドレスメモリと、この不良アドレスメモリに記憶された不良アドレス毎に設けられ、前記システムアドレスバスに現れたアドレスと不良アドレスメモリに記憶された不良アドレスとを比較し、両者が一致したときに一致信号を出力する比較部と、前記比較部から一致信号が出力されていないときには主メモリのデコ−ダへのアドレスの入力を有効とし、前記比較部から一致信号が出力されているときには主メモリのデコ−ダへのアドレスの入力を無効とする手段と、を備え、各比較部からの一致信号を予備メモリの対応するメモリセルの選択信号とすることを特徴とする半導体メモリ装置。

請求項5

アドレスバスに現れたアドレスが主メモリの不良メモリセルに対応するときには予備メモリのメモリセルを選択する半導体メモリ装置において、主メモリの列または行の数と同じ数のメモリセルを備えた予備メモリと、主メモリのメモリセルが選択されたときに、予備メモリの中から、主メモリで選択されたメモリセルの列または行に対応するメモリセルを選択する手段と、主メモリにて選択されたメモリセルのデ−タを読み出す第1のセンスアンプと、予備メモリにて選択されたメモリセルのデ−タを読み出す第2のセンスアンプと、アドレスバスに現れたアドレスが正常なメモリセルに対応するときには、第1のセンスアンプをアドレスバスに接続すると共に第2のセンスアンプをアドレスバスから切り離し、またアドレスバスに現れたアドレスが不良なメモリセルに対応するときには、第1のセンスアンプをアドレスバスから切り離すと共に第2のセンスアンプをアドレスバスに接続する手段と、を備えたことを特徴とする半導体メモリ装置。

技術分野

0001

本発明は、半導体メモリ装置に関し、特に不良メモリセルエラーセル)のアドレスを記憶してそのセルの代わりに予備メモリのセルを利用する技術に関する。

背景技術

0002

DRAMなどの半導体メモリにおいては、検査時に不良と判定されたセルのアドレスを不揮発性メモリである不良アドレスメモリに書き込み、コンピュ−タの電源投入直後にこの不良アドレスメモリから不良アドレスを読みだしレジスタに記憶し、このレジスタの出力に基づいてアドレスデコ−ダに変更を加えるようにしている。

0003

図9はこのような処理を行うための回路例、即ち不良セルをアドレス空間から切り離すための回路例を示す。1はメモリセル10からなるメモリ領域、11〜14はアドレスに対応するワード線を選択するためのドライバ、F1〜F4はドライバ11〜14を夫々選択するためのフリップフロップであり、図示しないレジスタから不良アドレスが読み出され、そのアドレスに対応するフリップフロップF1(F2〜F3)からドライバ11(12〜14)に禁止信号が出力される。この結果当該アドレスがCPUから読み出されても、対応するセルは選択されず、代わりに別途設けられた図示しない予備メモリ領域内のセルが選択される。なおこの例はメモリ領域において不良アドレスを含む「行」のセル群の選択が行われないように構成している。

発明が解決しようとする課題

0004

上述の回路は各「行」のメモリセル群毎にそれらセルをメモリ領域から切り離すためのコントロル線が設けられているため、コントロ−ル線に必要なチップ面積が増加するという問題があり、また予備メモリ領域にCPUが管理しているアドレス空間の一部を割り当てるので広いアドレス空間が必要になり、それに伴ってアドレス線の数も増えるという問題がある。

0005

本発明はこのような事情にもとづいてなされたものであり、主メモリの不良メモリセルが選択されるときに予備メモリに振り替える半導体メモリ装置において、チップ面積の増加を抑えることを目的とする。また本発明はこの種の半導体メモリ装置において早い処理速度を確保することを目的とする。

0006

請求項1の発明は、システムアドレスバスに現れたアドレスが主メモリの不良メモリセルに対応するときには予備メモリのメモリセルを選択する半導体メモリ装置において、主メモリの不良メモリセルに対応するアドレス(不良アドレス)が予め書き込まれた不良アドレスメモリと、前記システムアドレスバスに現れたアドレスと不良アドレスメモリに記憶された不良アドレスとを比較し、両者が一致したときに一致信号を出力する比較部と、前記主メモリ及び予備メモリにアドレスを与えるためのメモリアドレスバスと、前記予備メモリのメモリセルを選択するためのアドレスである予備メモリアドレスを出力する予備メモリアドレス出力部と、前記比較部から一致信号が出力されていないときには、メモリアドレスバスをシステムアドレスバス側に、また一致信号が出力されているときには前記メモリアドレスバスを予備メモリアドレス出力部側に切り替えて接続する切り替え手段と、前記比較部から一致信号が出力されていないときには、主メモリのデコ−ダへのアドレスの入力を有効としかつ予備メモリのデコ−ダへの入力を無効とすると共に、前記比較部から一致信号が出力されているときには、主メモリのデコ−ダへのアドレスの入力を無効としかつ予備メモリのデコ−ダへの入力を有効とするデコ−ダ制御手段と、を備えたことを特徴とする。

0007

前記デコ−ダ制御手段は、ワ−ド線及びビット線の少なくとも一方において、主メモリのデコ−ダの各ドライバ及び予備メモリのデコ−ダの各ドライバに共通化された制御信号線を有し、主メモリのドライバに入力される信号と予備メモリのドライバに入力される信号とは反転の関係にあり、前記制御信号線に現れる制御信号により主メモリのデコ−ダの各ドライバが一括して動作状態不動作状態)になると共に、予備メモリのドライバが一括して不動作状態(動作状態)になるように構成することができる(請求項2の発明)。

0008

以上において、予備メモリアドレス出力部から出力される予備メモリアドレスとして、中央処理ユニットが管理しているアドレスの中で、空きの状態になっているアドレスを用いれば、前記デコ−ダ制御手段は不要になる(請求項3の発明)。

0009

また不良アドレスが少ない場合には、不良アドレスメモリに記憶された不良アドレス毎に比較部を設け、各比較部からの一致信号を予備メモリの対応するメモリセルの選択信号とし、比較部から一致信号が出力されていないときには主メモリのデコ−ダへのアドレスの入力を有効とし、前記比較部から一致信号が出力されているときには主メモリのデコ−ダへのアドレスの入力を無効とする手段と、を備えた構成とすることもできる(請求項4の発明)。

0010

更に本発明は、次の構成のメモリ装置においても成立する(請求項5)。主メモリの列または行の数と同じ数のメモリセルを備えた予備メモリと、主メモリのメモリセルが選択されたときに、予備メモリの中から、主メモリで選択されたメモリセルの列または行に対応するメモリセルを選択する手段と、主メモリにて選択されたメモリセルのデ−タを読み出す第1のセンスアンプと、予備メモリにて選択されたメモリセルのデ−タを読み出す第2のセンスアンプと、アドレスバスに現れたアドレスが正常なメモリセルに対応するときには、第1のセンスアンプをアドレスバスに接続すると共に第2のセンスアンプをアドレスバスから切り離し、またアドレスバスに現れたアドレスが不良なメモリセルに対応するときには、第1のセンスアンプをアドレスバスから切り離すと共に第2のセンスアンプをアドレスバスに接続する手段と、を備えた構成。

発明を実施するための最良の形態

0011

図1は、本発明の半導体メモリ装置の実施の形態を示す回路図、図2はこのメモリ装置を適用したデ−タ処理装置例えばMCU(マイクロコントロ−ラユニット)の全体概要図である。図において2はデ−タバス、21はCPU(中央処理装置)、3はアドレスバスである。この例では、図2の構成のうちCPU21を除いた部分をメモリ装置と呼ぶことにすると、メモリ装置はデ−タを格納するために不揮発性メモリ例えばフラッシュメモリからなる主メモリ4と、この主メモリ4に含まれる不良メモリセルのアドレス(以下不良アドレスという)が予め書き込まれる不揮発性メモリである不良アドレスメモリ22、主メモリ4内の不良メモリセルの代わりに用いられる予備メモリセルが割り当てられた予備メモリ(冗長メモリ)5と、を備えている。

0012

また図1において40及び50は各々トランジスタからなるメモリセルを示している。この例では主メモリ4及び予備メモリ5は共通のメモリチップ内に別々のメモリ領域に割り当てられて設けられており、ビット線BLはメモリセル40、50で共通化されている。なお主メモリ4と予備メモリ5は共通のメモリアレイに設けられることに限らず別々のメモリアレイに設けられていてもよい。WLはワ−ド線である。

0013

41〜44は主メモリ4の各ワ−ド線WLに対応するメモリセル群40を選択する、デコ−ダの一部を構成するドライバ、51、52は予備メモリ5の各ワ−ド線WLに対応するメモリセル群50を選択する、デコ−ダの一部を構成するドライバである。これらドライバ41〜44、51、52は、アドレスバス31に接続される入力端inaと、制御信号線A2に接続される入力端inbとを備えている。制御信号線A2はドライバ41〜44、51、52を動作または不動作にするための制御信号を送るものであり、ドライバ41〜44、51、52は入力端inaに論理「1」の信号が入力されたときに動作状態となり、論理「0」の信号が入力されたときに不動作状態となる。即ちこの例ではイネ−ブル信号である「1」が入力されたときにアドレス信号の入力が有効になる。

0014

以上において、説明の便宜上例えばシステムアドレスバス3に現れた下位2ビットがワ−ド線WLに対応しているものとし、アドレスバスのうちワ−ド線WLに対応する信号線をA0、A1の信号線からなるものとし、各ドライバ41〜44、51、52の入力側に付してあるA0、A1などの符号を夫々信号線A0、A1に出力されている信号レベルを表すものとする。なお図ではその信号レベルの反転信号として上線を付してあるが、明細書では使用しているワ−プロの制限によりA0の反転信号は「−A0」として記載する。従って例えば制御信号線A2に「1」が現れると、ドライバ41〜44、51、52には「−A2」つまり「0]が入力されることになる。

0015

更にこのメモリ装置はレジスタ61を備えており、このレジスタ61はデ−タ処理装置の電源投入したときに不良アドレスメモリ22に書き込まれている不良アドレスがコピ−される。この例ではこの不良アドレスとは、主メモリ4のエラ−セルを含む「行」を特定するアドレスである。62は比較部であるコンパレ−タであり、このコンパレ−タ62は、アドレスバス3に出力されたアドレスとレジスタ61に保持されているアドレスとが一致したときに例えば信号「1]が後述の予備メモリアドレス出力部63、スイッチ部S1およびS2に出力される。この例では主メモリ4の不良アドレス(詳しくは不良アドレスのうち「行」を特定する下位2ビット)を「00」、「10」の2個として説明しようとしているため、レジスタ61は、これら不良アドレスを夫々保持する2個のレジスタ61a、61bからなり、またこれに対応してコンパレ−タ62は2個のコンパレ−タ62a、62bからなる。

0016

また63で示される予備メモリアドレス出力部63は、例えば予備メモリ5のアドレスを夫々出力するためのアドレス出力部63aおよび63bからなり、各アドレス出力部63は、前記コンパレ−タ62からの信号「1」が入力されたときに、予備メモリ5のアドレスに対応する2ビットのデ−タをアドレスバス32をなす信号線A0、A1に夫々出力する。またこれらアドレス出力部63a、63bは予備メモリ5のアドレスの他に制御信号線A2に信号「1」を出力する。なおアドレスバスの用語は符号3、31、32で用いているが、用語の混乱を避けるために3をシステムアドレスバス、31をメモリアドレスバス、32を予備メモリアドレスバスと夫々呼ぶことにする。

0017

スイッチ部S1はメモリアドレスバス31をシステムアドレス3または予備メモリアドレスバス32の一方に接続するための切り替え手段であり、接点NC側では前者が、接点NO側では後者が選択される。またスイッチ部S2は制御信号線A2をア−スに接続する(接点NC側)か、浮遊状態端子(接点NO側)に接続する。スイッチ部S2及び制御信号線はデコーダ制御手段をなしている。

0018

次に上述実施の形態の作用について説明する。CPU21から主メモリ4のアドレスが出力され、そのアドレスが正常な場合にはレジスタ61a(61b)に保持されているアドレス(不良アドレス)とシステムアドレスバス3に現れているアドレスとは一致しないので、コンパレ−タ62a、62bのいずれの出力も「0」であり、スイッチ部S1、S2はいずれもNC側に切り替わっている(図1の状態)。このため制御信号線A2はア−スに接続されるのでドライバ41〜44の入力端inbには「−A2」の信号つまり「1」がイネ−ブル信号として入力され、ドライバ41〜44は動作状態となる。このときドライバ51、52の入力端inbには「A2」の信号つまり「0」が禁止信号として入力され、ドライバ51、52は不動作状態となり、予備メモリ5に対してのアクセスは行われない。

0019

方システムアドレスバス3はメモリアドレスバス31に接続されるので、システムアドレスバス3に現れたアドレスに対応するドライバが駆動される。この例では説明上「00」、「10」を不良アドレスとしているので、例えば正常なアドレス「01」に対してドライバ43が駆動され、その出力線であるワ−ド線WLに接続されているメモリセル40が選択され、この結果選択されたビット線BLと交差するデ−タが読み出される。

0020

これに対し、CPU21から出力された主メモリ4のアドレスが不良なメモリセル40に対応するアドレス(不良アドレス)である場合、例えば「00」であれば、レジスタ61aに保持されているアドレスとシステムアドレスバス3に現れているアドレスとが一致するので、コンパレ−タ62aから「1」が出力され、スイッチ部S1、S2がいずれもN0側に切り替わる。このため制御信号線A2のスイッチ部S2側は浮遊状態になり、予備アドレス出力部63aから制御信号線A2に出力された信号「1」がドライバ51、52の入力端inbにイネ−ブル信号として入力され、これらドライバ51、52が動作状態になる。このときドライバ41〜44の入力端inbには「−A2」の信号つまり「0」が禁止信号として入力され、ドライバ41〜44は不動作状態となり、主メモリ4に対してのアクセスは行われない。

0021

一方コンパレ−タ62aからの信号「1」により予備アドレス出力部63aから予備メモリアドレスバス32に予備メモリ5のアドレス(予備アドレス)例えば「01」が出力される。予備メモリアドレスバス32はメモリアドレスバス31に接続されるのでドライバ51が駆動され、その出力線であるワ−ド線WLに接続されているメモリセル50が選択される。この結果選択されたビット線BLと交差するデ−タが読み出される。

0022

このような実施例によれば、主メモリ4のドライバ41〜44と予備メモリ5のドライバ51、52とのうちの一方を有効に、他方を無効にするための共通の制御信号線A2を設けると共に、システムアドレスバス3に現れるアドレスが不良アドレスであるか否かをコンパレ−タ62により監視し、このコンパレ−タ63の出力に基づいて制御信号線A2の信号レベルを切り替えているので制御信号線A2が1本で足り、その配線領域が狭くて済む。

0023

またメモリアドレスバス31がシステムアドレスバス3から切り離された状態で予備メモリ5がアクセスされること、及び通常時は制御信号A2により予備メモリ5のドライバ51、52は無効になっていることから、メモリアドレスバス31に発生させる予備メモリ5のアドレスは、CPU21が管理しているアドレス空間から独立している。従って予備メモリ5のアドレスとして、CPU21が管理しているアドレスを気にすることなく自由に決めることができ、特にメモリ用に準備されたアドレス空間に予備メモリを追加する余裕がない場合に有効な手法である。このようにシステムが必要とする最小限度のアドレス空間を準備すればよいので、アドレス信号線の数が少なくなり、この点からも配線領域が少なくなり、チップ面積の縮小をもたらしダイコストの低減を可能にするという効果があると共に、不必要なアドレス信号線のチャ−ジアップを行わなくなるため消費電力の低減にもつながり信頼性の向上にも貢献する。

0024

ここで不良アドレスメモリ22に書き込まれている不良アドレスをレジスタ61に書き込む手法についての好ましい例について述べる。図3は例えばMCUの電源を時刻t1に投入したときのMCU内の電源電圧(vdd)の立上がりクロック信号の立上がり、及びリセット状況を示すタイムチャ−トである。一般にMCU内では、電源電圧(vdd)が所定値まで立上がりクロック信号が安定する時刻t2までの間、レジスタへの書き込みが禁止されるリセットの状態になっており、時刻t2にてリセットが解除され、レジスタへの書き込みが行われる。

0025

レジスタ61への不良アドレスの書き込みについてはリセットをかけないようにし、不安定であってもクロック信号により不良アドレスをレジスタ61に読みだし、順次次のクロック上書きしていく。このようにすればはじめはレジスタ61内のデ−タが正しくなくても、リセットが解除されるときには正しいデ−タつまり不良アドレスがレジスタ61内に書き込まれていることになる。従ってMCUが処理を開始するときには、主メモリ4の不良アドレスがアクセスされても予備メモリ5に振り替えられるので、デ−タ処理に支障がないし、またMCUのスタンバイ後はレジスタ61への書き込み処理を行わなくてよく、その分通常の処理を行うことができる。

0026

上述実施の形態では、主メモリ4に不良メモリセルがあると、そのセルを含むワード線WLを無効とし、予備メモリ5のワード線Wに振り替え、「行」に含まれるメモリセル群ごと予備メモリ5のメモリセルと取り替えているが、主メモリ4の不良メモリセルを含むビット線BLを無効とし、予備メモリ5のビット線Wに振り替え、「列」に含まれるメモリセル群ごと予備メモリ5のメモリセルと交換するように構成してもよく、この場合は、不良アドレスはビット線を特定する上位のアドレスをレジスタに記憶させると共に、主メモリ4及び予備メモリ5の列デコーダのドライバに対して上述実施の形態と同様の構成を採用すればよい。

0027

図1に示す実施の形態において、CPU21で管理しているアドレスに空きがある場合にはつまり使用していないアドレスがある場合には、その空いているアドレスを予備メモリ5のアドレスに割り当てるようにしてもよい。この場合コントロ−ルスイッチS2及び制御信号線A2を設けない構成とすることができる。何故なら、主メモリ4と予備メモリ5のアドレスは互いに異なるものになるし、スイッチS1がシステムアドレスバス3側に切り替わっているときにも、CPU21に接続されているインタフェイスなどの機器と同じアドレスがメモリアドレス31に現れることがないからである。

0028

図4は本発明の更に他の実施の形態を示す図である。この例が図1の装置と異なる点は、予備アドレス出力部63を用いずに比較部をなす各コンパレ−タ62a,62bの出力を予備メモリ5の各行の選択信号としたことにあり、予備メモリ5のメモリセル50の数が少ない場合に用いることができる。即ちコンパレ−タ62a,62bの出力信号線は予備メモリ5の各行のメモリセル50群のゲ−トに夫々接続されている。この場合メモリアドレスバス31及びアドレスバスを切り替えるためのスイッチ部S1は不要であり、主メモリ4のデコ−ダをなすドライバ41〜44は直接システムアドレスバス3に接続されている。

0029

またシステムアドレスバス3に不良アドレスが発生したときに主メモリ4が選択されないようにするためにドライバ41〜44の制御入力端inbに一端が接続された制御信号線A2が設けられている。この制御信号線A2の他端に設けられたスイッチ部S3は、コンパレ−タ61a、61bの出力がいずれも「0」のときにはア−ス側に、いずれかが「1」のときには電源Vdd側に切り替わるように構成されている。

0030

従ってシステムアドレスバス3に正常なメモリセル40に対応するアドレスが発生しているときには、スイッチ部S3はア−ス側に切り替わっているのでドライバ41〜44はイネ−ブル状態にあり、主メモリ4の対応する行のメモリセルが選択される。このときはコンパレ−タ61a、61bの出力はいずれも「0」であり、予備メモリ5はアクセスされない。一方システムアドレスバス3に不良アドレスが発生した場合には、スイッチ部S3はVdd側に切り替わると共にコンパレ−タ61a(61b)の出力が「1」になるので、主メモリ4のアクセスが禁止され、予備メモリ5がアクセスされる。

0031

次に本発明の更に他の実施の形態について説明すると、図5はこの実施の形態の概略を説明するための説明図であり、図6は同実施の形態を示す回路図である。M1は第1のメモリアレイ、M2は第2のメモリアレイであり、いずれも例えばフラッシュメモリよりなる。メモリアレイM1のワ−ド線WL(横のラインである「行」)及びメモリアレイM2のワ−ド線WLは、夫々第1の行デコ−ダRD1及び第2の行デコ−ダRD2により選択される。またメモリアレイM1において、行デコ−ダRD1側から縦のラインに属するメモリセル70を1列目、2列目、…、メモリアレイM2において、行デコ−ダRD2側から縦のラインに属するメモリセル70を1列目、2列目…と呼ぶことにすると、両メモリアレイM2、M2の同じ列に相当するビット線BLは列デコ−ダCDにより同時に選択(デコ−ド)される。なおメモリセル70をなすトランジスタは、図5ではマスとして、図6では丸により夫々便宜的に示してあり、その数も図のエリア制約から便宜的なものである。

0032

前記メモリアレイM1(M2)は、予め決めた1行に含まれるメモリセル70例えば最終行のメモリセルを予備メモリ71(81)として用い、その他のメモリセルを主メモリ72(82)として用いる。そしてアドレスバス(システムアドレスバス)3に現れるアドレスのうち例えば上位ビットによりビット線BLが、選択され、下位ビットにより主メモリ72、82の中からワ−ド線WLが選択される。

0033

予備メモリ71(81)のワ−ド線WLの選択については、第1のメモリアレイM1の主メモリ72のワ−ド線WLが選択されたときには第2のメモリアレイM2の予備メモリ81のワ−ド線WLが選択され、第2のメモリアレイM2の主メモリ82のワ−ド線WLが選択されたときには第1のメモリアレイM1の予備メモリ71のワ−ド線WLが選択される。このような動作を行うためには、例えば行デコ−ダRD1(RD2)において、各ワ−ド線WLの出力のオア回路を組み込み、そのオア回路の出力を予備メモリ81(71)のワ−ド線WLの信号とすればよい。

0034

73、83は、夫々第1のメモリアレイM1及び第2のメモリアレイM2のデ−タを読み出してデ−タバス2に出力するセンスアンプであり、例えばメモリアレイM1の主メモリ72のn行、m列のメモリセル70が選択されると、センスアンプ73にてそのメモリセル70のデ−タが読み出される。またこのとき第2のメモリアレイM2の予備メモリ81のm列のメモリセル70が選択され、そのデ−タがセンスアンプに読み出されている。ここでこの実施の形態では、主メモリ72(82)に不良なメモリセル70が含まれている場合に、その不良メモリセル70に代えて第2のメモリアレイM2の予備メモリ81(第1のメモリアレイM1の予備メモリ71)に振り替えるようにしている。

0035

この様子を図5に示す。例えば主メモリ72の1列、2行のメモリセルAが不良であるとすると、このメモリセルAに書いておくべきデ−タを予備メモリ81の1列のメモリセルAに予め書いておく。このように処理しておくことにより、主メモリセル72の不良メモリセルAが選択されたときには、この不良メモリセルAの代替えの予備メモリ81のメモリセルAが選択されてセンスアンプ83に読み出されるので、このセンスアンプ83の読みだしデ−タをデ−タバス2に出力すればよい。図5において、主メモリ72、82中に記載した大文字アルファベットは不良メモリセルであり、これら不良メモリセルが振り替えられる予備メモリ71、81のメモリセルに、対応するアルファベットを付してある。ただし主メモリ72(82)の一列の中に不良メモリセルが2個以上ある場合には、検査段階不良品として除外されているので、この実施の形態の対象としているデバイスは、一列の中に不良メモリセルがあったとしてもその数は1個である。

0036

ところで、選択された主メモリ72(82)のメモリアレイ70が正常であれば、そのメモリアレイ70から読み出した一方のセンスアンプ73(83)からデ−タバス2に出力し、不良メモリアレイ70を選択したときには他方のセンスアンプ83(73)からデ−タバス2に出力する必要があるため、センスアンプ73(83)の切り替えを行うために、既述の実施の形態と同様にレジスタ91及びコンパレ−タ92を用い、コンパレ−タ92の出力に応じて、センスアンプ73、83とデ−タバス2との間に設けたスイッチ部100、200の切り替えを行うようにしている。

0037

次に、レジスタ91、コンパレ−タ92及びスイッチ部100、200の切り替えのための回路について図7を参照しながら説明する。レジスタ91は、主メモリ72の不良アドレスが書き込まれるレジスタ91−1及び91−2と、主メモリ82の不良アドレスが書き込まれるレジスタ91−3及び91−4とからなる。コンパレ−タ92は、主メモリ72の不良アドレスがアドレスバス3に現れたときに比較結果a1、a2を夫々出力するコンパレ−タ92−1及び92−2と、主メモリ82の不良アドレスがアドレスバス3に現れたときに比較結果b1、b2を夫々出力するコンパレ−タ92−3及び92−4とからなる。そしてスイッチ部100(200)は、上述の比較結果a1、a2、b1、b2と、行デコ−ダRD1(RD2)がいずれかのワ−ド線WLを選択したときに出力される選択信号とに基づいて図7ロジックによりオンオフ制御され、オア回路104(204)から「1」が入力されたときにスイッチが閉じ、「0」が入力されたときにスイッチが開くものとする。なお図中101、102、201、202はオア回路、103、203は排他的論理和回路である。また排他的論理和回路103の入力信号である行デコーダののRD1(RD2)からの選択信号は便宜上、出力元の行デコ−ダと同一の符号としてある。

0038

例えば主メモリ72から正常なメモリセルが選択されたとすると、a1、a2は「0」であり、RD1は「1」であるから排他的論理和回路103の出力は「1」であり、従ってスイッチ部100は閉じる。一方スイッチ部200についてはb1、b2が「0」、RD2が「0」であるから、開いており、従ってセンスアンプ73にて読み出されたデ−タがデ−タバス2に出力される。

0039

これに対して主メモリ7の不良メモリセルが選択されたとすると、a1(a2)は「1」となり、RD1は「1」であるから排他的論理和回路103の出力は「0」となり、スイッチ部100は開く(b1、b2は「0」である)。一方スイッチ部200についてはa1(a2)が「1」であるから閉じ、従ってセンスアンプ83にて読み出されたデ−タ(これは予備メモリ81のデ−タである)がデータバス2に出力される。

0040

このような実施の形態によれば先の実施の形態の場合よりもデ−タバス2へのデ−タの送出を早く行うことができる。

0041

図8の(a)、(b)は、図5図7に示す実施の形態におけるアドレス信号及びデ−タの確定の様子を示す。アドレス信号が時刻t1で確定すると、主メモリ72(82)及び予備メモリ81(71)から同時にセンスアンプ73(83)にデ−タが読み出されると共にスイッチ部100、200の切り替えが行われる。この結果時刻t2にてデ−タが確定する。

0042

一方図8の(c)、(d)は、図1及び図2に示す実施の形態におけるアドレス信号及びデ−タの確定の様子を示す。この場合はアドレス信号が確定した後、スイッチ部S1、S2の切り替えなどの処理に時間Tを要し、このため読み出すべきメモリセルが確定するのは、クロック1の立上がりの時刻t2であり、従って図5図7に示す実施の形態の方が処理速度という点からすれば有利である。

0043

図5、6の実施の形態では、主メモリ72(82)の列の数と同じ数のメモリセルを予備メモリ81(72)として用意しているが、主メモリ72(82)の行の数と同じ数のメモリセルを予備メモリとして用意し、主メモリのメモリセルが選択されたときに予備メモリの中から主メモリで選択されたメモリセルの行に対応するメモリセルを選択するようにしてもよい。

発明の効果

0044

以上のように請求項1〜4の発明によれば、主メモリのメモリセルが不良である場合に予備メモリに振り替える半導体メモリ装置を構成するにあたり、チップ面積の増加を抑えることができる。また請求項5の発明によれば、処理速度を早くすることができる。

図面の簡単な説明

0045

図1本発明の実施の形態の要部を示す回路図である。
図2上記の実施の形態の全体を示す回路図である。
図3コンピュ−タの電源投入時の各部の電圧の立上がりの様子を示す波形図である。
図4本発明の他の実施の形態の要部を示す回路図である。
図5本発明の更に他の実施の形態の概略を示す説明図である。
図6上記の更に他の実施の形態の要部を示す回路図である。
図7上記の更に他の実施の形態において、スイッチ部の切り替えのための回路を示す回路図である。
図8図1及び図6に示す実施の形態におけるデ−タの確定の様子を示すタイムチャ−トである。
図9従来の半導体メモリ装置の一部を示す回路図である。

--

0046

2 デ−タバス
22 不良アドレスメモリ
3アドレスバス(システムアドレスバス)
31メモリアドレスバス
32予備メモリアドレスバス
4主メモリ
40メモリセル
41〜44ドライバ
5 予備メモリ
50 メモリセル
51 ドライバ
61レジスタ
62コンパレ−タ
63 不良アドレス出力部
S1、S2 スイッチ部
BLビット線
WL ワ−ド線
M1 第1のメモリアレイ
M2 第2のメモリアレイ
71、81 予備メモリ
72、82 主メモリ
73、83センスアンプ
91 レジスタ
92 コンパレ−タ
100、200 スイッチ部
RD1、RD2 行デコ−ダ
CD 列デコ−ダ

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