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技術 データ多重化回路及びデータ分離回路

出願人 NECエンジニアリング株式会社
発明者 石井篤規
出願日 1998年12月14日 (22年0ヶ月経過) 出願番号 1998-355174
公開日 2000年6月30日 (20年5ヶ月経過) 公開番号 2000-183840
状態 特許登録済
技術分野 時分割多重化通信方式 広域データ交換
主要キーワード セットリセット回路 パラレルレジスタ 指示アドレス データ保持容量 キャリ出力 ロードイネーブル信号 シリアルレジスタ セレクトデータ
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図面 (6)

課題

予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データ多重して伝送するデータ多重回路について、そのハードウェア量をできるだけ小さくする。

解決手段

指定されたデータ長パラメータパラメータレジスタ55に保持し、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までデータ長カウンタ54でカウントを行う。このカウント動作に応じてシフトレジスタ57がシフト動作を行い、このシフト動作に応答して被伝送データに含まれている可変長データをマルチプレクサから順次出力し、この順次出力される可変長データを多重して伝送する。

効果

データ長カウンタ等が単数で済み、ハードウェア量が小さくなる。

概要

背景

一定の規則をもって整数バイトずつデータ長が変化する可変長データを所定のフレーム多重して伝送する場合には、その可変長データのデータ長を定義しておく必要がある。この場合、データ長を示すデータ長パラメータを、パラメータレジスタ内に予め設定しておく。そして、この設定したパラメータによってデータ長が決定された可変長データが多重化されて出力されることになる。

いま、ある特定の周期を持つフレーム内に、フレームパルスを基準に整数バイト長固定長データA,Bと、一定の規則をもって整数バイトずつデータ長が変化する可変長データC,Dとを多重する場合を考える。この従来の回路について図4を参照して説明する。

同図において、可変長データDを除くデータは、A0 〜An+2 のアドレスを持つパラメータレジスタ55内に格納されている。そして、パラメータレジスタ55のアドレスA0 (1バイト)には固定長データA、アドレスA1 〜An (nバイト)には可変長データC、アドレスAn+1 〜An+2 (2バイト)には固定長データBの格納領域が夫々存在するものとする。なお、同図中のアルファベットC,Dは、夫々データC,Dを多重処理するための機能の一部であることを示すものとする。

パラメータレジスタ55からは、対応するバス205、106−1〜106−n、207に固定長データA、可変長データC、固定長データBが出力されているものとする。バス106−2〜106−nは、対応するOR回路14−2〜14−nに入力されることによって論理和がとられ、この論理和出力113−2〜113−nが対応するAND回路15−2〜15−nに入力されている。AND回路15−2〜15−nの出力117−2〜117−nによって、対応するセットリセット回路12−2〜12−nがセット状態になる。セットリセット回路12−1〜12−nの各出力118−1〜118−nは、後述するように多重タイミングゲート信号214−1〜214−nとして出力される。

また、バス205、106−1〜106−nの各内容は、対応するロード値変換回路62、10−1〜10−nに入力されて対応するデータ長カウンタ53、4−1〜4−nへのロード値211,112−1〜112−nに変換される。なお、バス207の内容によってセレクタ59が制御され、アドレスカウンタ52の出力204が選択されてセレクトデータバス208に出力される。セットリセット回路61の出力であるイネーブル信号213はデータ長カウンタ53に与えられる。

また、パラメータレジスタ55は、1/8クロックカウントアップするアドレスカウンタ52によってアドレスA0 から順次アドレスを指示されるものとする。この指示されたアドレスに格納されている固定長データA,Bと可変長データCとは順次読出され、クロック201が入力されるパラレルシリアルレジスタ56によってシリアルデータ化されてパラメータ多重データ222となる。なお、同図中のタイミング発生器51は、クロック201及びフレームパルス202を基に、クロック201を8分周した1/8クロック203を発生させるものである。

このとき、可変長データCの格納されている最終アドレスは、固定長データAの設定値からAk と予めわかっている。このため、バス205に出力される固定長データAとアドレスカウンタ52からの出力204を比較器58で比較する。この比較の結果、一致信号209を得ると、OR回路64からロードイネーブル信号210が出力され、ロード値変換回路68から出力されるアドレスAn+1 がロード値223としてアドレスカウンタ52にロードされる。これにより、アドレスカウンタ52の指示するアドレスは固定長データBの格納されているアドレスAn+1 にジャンプする。

アドレスAn+2 のデータを多重した後、データ長カウンタ53のキャリ212をセットリセット回路12−1のセット側に入力し、データ長カウンタ4−1のキャリ116−1をリセット側に入力することで可変長データD1 用の多重タイミングゲート信号214−1を生成する。一方で、データ長カウンタ4−1のキャリ116−1は次段のセットリセット回路12−2のセット側に入力されて、可変長データD2 用の多重タイミングゲート信号214−2を生成する。

ただし、可変長データC以降の設定は行われない場合がある。この場合、設定値は「1」以上であるため、各可変長データCの設定値の有無はOR回路14−2〜14−nで判断できる。この判断の結果、設定値が存在しない場合にはAND回路15−2〜15−nによって前段のデータ長カウンタDk-1 (k=1〜n)からのキャリ116−(k−1)のセットリセット回路12−kへの入力を禁止して、データ長カウンタDk 以降をディセーブル状態にする。

次に、データ多重化回路を含むデータ多重化システムの構成例を示す図5を参照すると、図4の回路100によって生成されるパラメータ多重データ222は、マルチプレクサ(MUX)500に入力される。一方、回路100から出力される多重タイミングゲート信号214−1〜214−nは、対応するAND回路501−1〜501−nに入力され、nビットのシリアルデータとの論理積がとられる。そして、この論理積出力がAND回路501を介してデータDとしてマルチプレクサ500に入力され、多重データとして出力される。なお、AND回路501及び501−1〜501−nによってマルチプレクサ回路が形成されることになる。

概要

予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データを多重して伝送するデータ多重化回路について、そのハードウェア量をできるだけ小さくする。

指定されたデータ長パラメータをパラメータレジスタ55に保持し、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までデータ長カウンタ54でカウントを行う。このカウント動作に応じてシフトレジスタ57がシフト動作を行い、このシフト動作に応答して被伝送データに含まれている可変長データをマルチプレクサから順次出力し、この順次出力される可変長データを多重して伝送する。

データ長カウンタ等が単数で済み、ハードウェア量が小さくなる。

目的

本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は多重データの情報量に対して柔軟な回路構成を実現できるデータ多重化回路及びデータ分離回路を提供することである。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データ多重して伝送するデータ多重回路であって、指定された前記データ長を示すデータ長パラメータを保持するパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタと、このシフト動作に応答して前記被伝送データに含まれている可変長データを順次出力するマルチプレクサとを含み、このマルチプレクサから順次出力される可変長データを多重して伝送するようにしたことを特徴とするデータ多重化回路。

請求項2

前記パラメータレジスタには複数のデータ長パラメータが保持されており、これら複数のデータ長パラメータを前記シフトレジスタの出力に応じて順次出力するセレクタを更に含むことを特徴とする請求項1記載のデータ多重化回路。

請求項3

前記シフトレジスタは、前記データ長カウンタのキャリ出力入力クロックとして動作することを特徴とする請求項1又は2記載のデータ多重化回路。

請求項4

前記データ長カウンタは、そのキャリ出力に応答してカウント値がロードされることを特徴とする請求項1〜3のいずれかに記載のデータ多重化回路。

請求項5

前記被伝送データは、前記可変長データの他に、データ長が固定されている固定長データをも含むことを特徴とする請求項1〜4のいずれかに記載のデータ多重化回路。

請求項6

前記固定長データは、前記可変長データ夫々の情報量を示していることを特徴とする請求項5記載のデータ多重化回路。

請求項7

前記パラメータレジスタに保持されるデータ長パラメータの情報量が該パラメータレジスタのデータ保持容量よりも小であるとき該データ長パラメータが保持されていない前記パラメータレジスタの部分によるデータ長の指定を抑止する手段を更に含むことを特徴とする請求項1〜6のいずれかに記載のデータ多重化回路。

請求項8

予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であって、前記多重データのヘッダの内容に応じて前記データ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、前記シフトレジスタのシフト動作に応答して前記多重データを分離することを特徴とするデータ分離回路。

技術分野

0001

本発明はデータ多重回路及びデータ分離回路に関し、特にディジタル通信装置に用いられるデータ多重化回路及びデータ分離回路におけるタイミング生成に関する。

背景技術

0002

一定の規則をもって整数バイトずつデータ長が変化する可変長データを所定のフレーム多重して伝送する場合には、その可変長データのデータ長を定義しておく必要がある。この場合、データ長を示すデータ長パラメータを、パラメータレジスタ内に予め設定しておく。そして、この設定したパラメータによってデータ長が決定された可変長データが多重化されて出力されることになる。

0003

いま、ある特定の周期を持つフレーム内に、フレームパルスを基準に整数バイト長固定長データA,Bと、一定の規則をもって整数バイトずつデータ長が変化する可変長データC,Dとを多重する場合を考える。この従来の回路について図4を参照して説明する。

0004

同図において、可変長データDを除くデータは、A0 〜An+2 のアドレスを持つパラメータレジスタ55内に格納されている。そして、パラメータレジスタ55のアドレスA0 (1バイト)には固定長データA、アドレスA1 〜An (nバイト)には可変長データC、アドレスAn+1 〜An+2 (2バイト)には固定長データBの格納領域が夫々存在するものとする。なお、同図中のアルファベットC,Dは、夫々データC,Dを多重処理するための機能の一部であることを示すものとする。

0005

パラメータレジスタ55からは、対応するバス205、106−1〜106−n、207に固定長データA、可変長データC、固定長データBが出力されているものとする。バス106−2〜106−nは、対応するOR回路14−2〜14−nに入力されることによって論理和がとられ、この論理和出力113−2〜113−nが対応するAND回路15−2〜15−nに入力されている。AND回路15−2〜15−nの出力117−2〜117−nによって、対応するセットリセット回路12−2〜12−nがセット状態になる。セットリセット回路12−1〜12−nの各出力118−1〜118−nは、後述するように多重タイミングゲート信号214−1〜214−nとして出力される。

0006

また、バス205、106−1〜106−nの各内容は、対応するロード値変換回路62、10−1〜10−nに入力されて対応するデータ長カウンタ53、4−1〜4−nへのロード値211,112−1〜112−nに変換される。なお、バス207の内容によってセレクタ59が制御され、アドレスカウンタ52の出力204が選択されてセレクトデータバス208に出力される。セットリセット回路61の出力であるイネーブル信号213はデータ長カウンタ53に与えられる。

0007

また、パラメータレジスタ55は、1/8クロックカウントアップするアドレスカウンタ52によってアドレスA0 から順次アドレスを指示されるものとする。この指示されたアドレスに格納されている固定長データA,Bと可変長データCとは順次読出され、クロック201が入力されるパラレルシリアルレジスタ56によってシリアルデータ化されてパラメータ多重データ222となる。なお、同図中のタイミング発生器51は、クロック201及びフレームパルス202を基に、クロック201を8分周した1/8クロック203を発生させるものである。

0008

このとき、可変長データCの格納されている最終アドレスは、固定長データAの設定値からAk と予めわかっている。このため、バス205に出力される固定長データAとアドレスカウンタ52からの出力204を比較器58で比較する。この比較の結果、一致信号209を得ると、OR回路64からロードイネーブル信号210が出力され、ロード値変換回路68から出力されるアドレスAn+1 がロード値223としてアドレスカウンタ52にロードされる。これにより、アドレスカウンタ52の指示するアドレスは固定長データBの格納されているアドレスAn+1 にジャンプする。

0009

アドレスAn+2 のデータを多重した後、データ長カウンタ53のキャリ212をセットリセット回路12−1のセット側に入力し、データ長カウンタ4−1のキャリ116−1をリセット側に入力することで可変長データD1 用の多重タイミングゲート信号214−1を生成する。一方で、データ長カウンタ4−1のキャリ116−1は次段のセットリセット回路12−2のセット側に入力されて、可変長データD2 用の多重タイミングゲート信号214−2を生成する。

0010

ただし、可変長データC以降の設定は行われない場合がある。この場合、設定値は「1」以上であるため、各可変長データCの設定値の有無はOR回路14−2〜14−nで判断できる。この判断の結果、設定値が存在しない場合にはAND回路15−2〜15−nによって前段のデータ長カウンタDk-1 (k=1〜n)からのキャリ116−(k−1)のセットリセット回路12−kへの入力を禁止して、データ長カウンタDk 以降をディセーブル状態にする。

0011

次に、データ多重化回路を含むデータ多重化システムの構成例を示す図5を参照すると、図4の回路100によって生成されるパラメータ多重データ222は、マルチプレクサ(MUX)500に入力される。一方、回路100から出力される多重タイミングゲート信号214−1〜214−nは、対応するAND回路501−1〜501−nに入力され、nビットのシリアルデータとの論理積がとられる。そして、この論理積出力がAND回路501を介してデータDとしてマルチプレクサ500に入力され、多重データとして出力される。なお、AND回路501及び501−1〜501−nによってマルチプレクサ回路が形成されることになる。

発明が解決しようとする課題

0012

上述したように従来の回路では、可変長データD1 〜Dk に対応するk個の多重タイミングゲート信号214−1〜214−kは、主にデータ長カウンタDkとセット−リセット回路Dk とロード値変換回路Dk で構成される回路によって個別に生成されている。このため、同様の構成で同様の機能をする回路が複数組必要となっていた。また、パラメータレジスタ内に格納されている可変長データCを格納領域のビット数分のバス信号で引き出しているため、このデータ格納領域の大きさに比例したバス信号線が必要であった。

0013

このような従来の回路構成では、多重データ(ここでは可変長データC1 〜Ck )の情報量に伴って多重タイミング生成回路の構成要素を増減させる必要があり、柔軟性を持ち合わせていないという欠点がある。

0014

本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は多重データの情報量に対して柔軟な回路構成を実現できるデータ多重化回路及びデータ分離回路を提供することである。

課題を解決するための手段

0015

本発明によるデータ多重化回路は、予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データを多重して伝送するデータ多重化回路であって、指定された前記データ長を示すデータ長パラメータを保持するパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタと、このシフト動作に応答して前記被伝送データに含まれている可変長データを順次出力するマルチプレクサとを含み、このマルチプレクサから順次出力される可変長データを多重して伝送するようにしたことを特徴とする。また、前記パラメータレジスタには複数のデータ長パラメータが保持されており、これら複数のデータ長パラメータを前記シフトレジスタの出力に応じて順次出力するセレクタを更に含むことを特徴とする。前記シフトレジスタは、前記データ長カウンタのキャリ出力入力クロックとして動作することを特徴とする。前記データ長カウンタは、そのキャリ出力に応答してカウント値がロードされることを特徴とする。

0016

また、本発明によるデータ分離回路は、予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であって、前記多重データのヘッダの内容に応じて前記データ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、前記シフトレジスタのシフト動作に応答して前記多重データを分離することを特徴とする。

0017

要するに本回路は、従来複数組設けなければならなかった回路を、シフトレジスタのシフト動作を利用することで単数設けるだけで済み、多重データの情報量に対して柔軟な回路構成を実現できるのである。

発明を実施するための最良の形態

0018

次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。

0019

図1は本発明によるデータ多重化回路の実施の一形態を示すブロック図である。同図において、図4と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。本回路においては、情報量が一定の固定長データA,Bと、情報量が固定長データAによって変化する可変長データCと、情報量が可変長データCによって変化する可変長データDを、ある特定の周期を持つフレーム内に多重する場合に用いる回路である。この場合、本回路は、フレーム先頭を示すフレームパルスを基準に固定長データA、可変長データC、固定長データB、可変長データDの順に多重する場合に、各々のデータの多重タイミング信号を生成するのである。なお、このように固定長データと可変長データとが混在している場合に限らず、少なくとも可変長データを多重する場合に本回路を用いることができる。

0020

ここで、固定長データAで設定した値は、可変長データCの情報量、また、可変長データCで設定した値は可変長データDの情報量をそれぞれ決定しているデータである。いま仮に固定長データAでk(1≦k≦n)を設定した場合には、可変長データCのデータ長はkバイトとなる。更に可変長データCのアドレスA1 〜Ak にそれぞれm1 〜mk を設定した場合には、可変長データDのデータ長は(m1 +m2 +…+mk )バイトとなる。

0021

図1に示されているように、本発明回路は以下に述べるブロック100Aとブロック100Bの2回路で構成されている。

0022

まず、ブロック100Aは、パラメータデータ多重化回路としての機能を有している。すなわちブロック100Aは、フレームパルス202を基準にクロック201から1/8クロック203を発生させるタイミング発生器51と、1/8クロック203によりパラメータレジスタの指示アドレスである出力204を出力するアドレスカウンタ52と、パラメータレジスタの指示アドレスを固定長データBの格納アドレスにジャンプさせるための比較器58と、指示されたアドレスに格納されている固定長データA,B,可変長データCを1/8クロック203でパラレルロードしてクロック201によってシリアルデータ化するパラレルシリアルレジスタ56とを含んで構成されている。このブロック100Aは、図4の場合と同様な構成である。

0023

次に、ブロック100Bは、多重タイミングゲート生成回路としての機能を有している。すなわちブロック100Bは、固定長データAの設定値から可変長データDの先頭多重タイミングを発生させるデータ長カウンタ53と、データ長カウンタ53のイネーブル信号213をつくり出すセットリセット回路61と、可変長データDの先頭多重タイミングから各多重タイミングゲートを生成するシフトレジスタ57と、シフトレジスタ57が指示したアドレスの可変長データC(可変長データDの情報量を決定しているデータ)を読出すセレクタ60とを含んで構成されている。このブロック100Bは、図4の場合と異なり、シフトレジスタ57を設け、そのシフト動作に応答して被伝送データに含まれている可変長データを順次出力する構成なので、ロード値変換回路63及びデータ長カウンタ54を1組だけ設ければ足り、回路構成が簡単になる。これにより、ハードウェア量図4の場合よりも削減できる。さらに、パラメータレジスタ55内に設定するパラメータを変更することによって、多重データの情報量に対して柔軟な回路構成を実現できるのである。

0024

図1に示されているように、可変長データD1 〜Dk の多重タイミング信号214−1〜214−nは連続している。このため、各多重タイミング信号の生成を同時に行う必要がない。よって、次のような方式で各多重タイミングを生成することができる。

0025

すなわち、データ長カウンタ54から出力されるキャリ218によって可変長データD1 の多重先頭タイミングが与えられると、パラメータレジスタ55のアドレスA1 に格納されている可変長データC1 が読出され、データ長カウンタ54によって可変長データD1 の多重タイミング信号の最後尾が出力される。このタイミングは、次の可変長データD2 の多重先頭タイミングでもある。このとき、パラメータレジスタ55では可変長データC2 が読出される。以下同様に、順次多重タイミングの先頭と最後尾とを出力し、シフトレジスタ57でゲート信号を生成する。

0026

本回路の動作について詳細に説明する。なお、同図中のアルファベットC,Dは、夫々データC,Dを多重処理するための構成要素の一部であることを示している。

0027

まず、多重される被伝送データは全てバイト単位で扱うため、フレームパルス202を基準にタイミング発生器51によって1/8クロック203を発生させる。

0028

アドレスカウンタ52は、1/8クロック203でカウントアップするカウンタである。このアドレスカウンタ52には、フレームパルス202の入力、又はアドレスカウンタ出力バスへの出力204と固定長データA出力バスへの出力205とが一致した時に比較器58から出力される一致信号209の入力に応答してロード値変換回路68から出力されるロード値223がロードされる。このとき、ロード値変換回路68は、ロード信号がフレームパルス202のときにはA0 を、また一致信号209のときにはAn+1 をアドレスカウンタ52にロードする。

0029

固定長データAで設定されたkは、可変長データCのデータ長k(バイト)に相当するので、一致信号209の出力タイミングでAn+1 のロードを行うのは、アドレスカウンタ52がアドレスAk を出力した後、An+1 にアドレスをジャンプさせるためである。このパラメータが保持されていない部分のアドレス(アドレスAk+1 〜An )をジャンプさせることによって、パラメータレジスタ55のアドレスAk+1 〜An によるデータ長の指定を抑止する。これにより、データの空白部分が多重されるのを防止し、データ伝送効率を低下させることはないのである。

0030

セレクタ59は、アドレスカウンタ出力バスへの出力204によって、アドレスA0 から指示されたアドレスのパラメータを1バイト毎に読出す。読出されたパラメータは、セレクトデータバス208に送出され、パラレルシリアルレジスタ56によって1/8クロック203のタイミングでパラレルロードされる。そして、パラレルシリアルレジスタ56は、クロック201のタイミングでパラメータ多重データ222としてシリアルデータに変換する。

0031

データ長カウンタ53は、フレームパルス202から固定長データBまでのデータ長をカウントするものである。そして、そのキャリ212は、シフトレジスタ57には可変長データDの先頭多重タイミングとして、さらにOR回路66を介して初回のクロックとして入力される。またキャリ212は、データ長カウンタ54にはOR回路66を介してロード信号として入力される。

0032

シフトレジスタ出力バスに出力される多重タイミング信号214−1〜214−nは可変長データCのセレクト信号となっており、アドレスAk に格納されているパラメータ206はセレクタ60によって読出される。ここで、読出された可変長データ出力バスへの出力215は、ロード値変換回路63でロード値216に変換されてデータ長カウンタ54に入力される。

0033

データ長カウンタ54では、可変長データCk に設定された値から可変長データDk のデータ長mk をカウントし、自身にロード信号を与えると同時にシフトレジスタ57にクロックを与える。各多重タイミングゲート信号は、こうして与えられた多重タイミングの先頭のタイミング及び最後尾のタイミングから順次生成される。

0034

ただし、先述したように、可変長データC2 以降の設定は行われない場合があり、設定値は1以上であるため、セレクタ60で読出された可変長データCの設定値の有無はOR回路65の出力であるキャリ許可信号217で判断できる。この判断の結果、設定値が存在しない場合には、AND回路67によってキャリ218の出力を抑止する。これにより、シフトレジスタ57へのクロックの入力とデータ長カウンタ54へのロード信号の入力を抑止する。

0035

ここで、図2タイムチャートを参照して図1の回路の動作について説明する。同図には、多重後のフレーム構成に対応して、クロック201、1/8クロック203、フレームパルス202、アドレスカウンタ52の出力204、各多重タイミング信号212、214−1〜214−kが示されている。なお、図2においては、図1中の信号と同一の信号には同じ符号が付されている。

0036

同図において、固定長データAで設定した値は、可変長データCの情報量、また、可変長データCで設定した値は可変長データDの情報量を夫々決定している。仮に固定長データAでkを設定した場合には、可変長データCのデータ長はkバイトとなる。更に可変長データCのアドレスA1 〜Ak に夫々m1 〜mk を設定した場合には、可変長データDのデータ長はt=1〜kによるΣmt =m1 +m2 +…+mkバイトとなる。

0037

クロック201とフレームパルス202とを基に生成した1/8クロック203の遷移タイミングでアドレスカウンタの出力204が順に変化する。そして、この出力204の送出後、先頭多重タイミング信号212が送出され、この送出と同時に多重タイミング信号214−1が送出される。そして、この多重タイミング信号214−1はデータ長に対応する期間送出される。この多重タイミング信号214−1の送出が終了すると、次の多重タイミング信号214−2が送出される。同様に、多重タイミング信号214−3、…、214−kが順に送出される。この間、キャリ許可信号217はデータ長カウンタ54のキャリ218の出力を許可し続けるが、多重タイミング信号214−kを送出した直後、OR回路65はパラメータレジスタ55内のアドレスAk+1 に設定値が無い旨の判断を下す。それと同時に、データ長カウンタ54のキャリ218はAND回路67によってインヒビットされる。その結果として、多重タイミング信号214−(k+1)〜214−nは送出されなくなり、データの空白部分が多重されなくなる。これら多重タイミング信号214−1〜214−kが送出されると、従来と同様に、マルチプレクサによってデータの多重が行われて送出される。つまり、先述した図5中の回路100の代わりに、図1の回路100を用いれば、データを多重することができるのである。しかも、この場合、上述したようにデータ長カウンタ等が単数で済み、ハードウェア量が小さくなるのである。

0038

ところで本回路は、データ多重回路のみならず、データ分離回路にも適用することができる。つまり、主局及び従局からなるデータ伝送システムにおいて、主局側にデータ多重回路を設けた場合に、従局側に設けられるデータ分離回路に本回路を適用することができる。このことについて図3をも参照して説明する。図3においては、他の図と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。

0039

まず、フレーム内に多重されるデータA,B,Cを、そのフレーム内のデータDの多重情報を持つヘッダと考える。図1の回路を通信装置の主局側に、図3の回路を従局側に設け、主局側のパラメータレジスタにヘッダの設定をしておけば、従局側は受信データ中からヘッダの内容を分離できる。そして、セレクタ85を制御してその出力307をパラメータレジスタ55内に設定することができる。このパラメータレジスタ55に格納されたヘッダ情報とシリアルデータ303とを対応するAND回路88−1〜88−kに入力し、これらAND回路から多重タイミングゲート信号311−1〜311−kを再生すれば、フレーム内の目的のタイムスロットに多重されているデータD1 〜Dk を抽出することができるのである。

0040

以下、図3を参照してデータ分離回路としての動作について説明する。入力されたシリアルデータ303は、1/8クロック203のタイミングで、シリアルパラレルレジスタ56においてシリアル−パラレル変換され、アドレスカウンタ52によって指示されたパラメータレジスタ55のアドレスに書込まれる。

0041

パラメータレジスタ55内にデータA,B,Cが設定されると、図1中のブロック100Bに相当するブロック100Bによって、多重時と同様にデータDkのタイミングゲート信号が順次生成される。

0042

このように、ある特定のタイムスロットのデータDk を取出すときに、そのタイムスロットに相当するタイミングゲート信号を使って分離する回路にも本回路を適用できるのである。

0043

要するに、本データ分離回路は、予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であり、多重データのヘッダの内容に応じてデータ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、シフトレジスタのシフト動作に応答して多重データを分離しているのである。この場合、ブロック100Bの内部構成は、図1の場合と同様であるので、多重データの情報量に対して柔軟な回路構成を実現できるのである。

0044

以上のように、データ長カウンタ回路と、シフトレジスタと、セレクタとを主な構成要素に持つ1組の多重タイミング生成回路によって複数の多重タイミングゲートを生成するので、パラメータレジスタ内のデータの格納領域の大きさに関わらず回路構成を変更する必要はないのである。また、不必要な多重タイミングゲートを生成する回路を持たないので、回路の小規模化や簡略化が図れるのである。

0045

本回路によって多重化されたデータは、そのフレーム内のデータの多重情報なので、この情報を元に多重あるいは分離したいデータのタイムスロットに多重タイミングゲート信号を再生すれば、フレーム内の目的のデータを容易に多重分離することができるのである。このように、通信装置の主局及び従局に本回路を用いた場合、従局側のパラメータ設定がなされていなくても、主局側で設定したパラメータを元にデータを引込むことができるのである。

発明の効果

0046

以上説明したように本発明は、データ長カウンタ回路やシフトレジスタ等を主な構成要素に持つ1組の多重タイミング生成回路によって複数の多重タイミングゲート信号を生成することにより、パラメータレジスタ内のデータの格納領域の大きさに関わらず回路構成を変更する必要はなく、多重データの情報量に対して柔軟な回路構成を実現できるという効果がある。また、不必要な多重タイミングゲートを生成する回路を持たないので、回路の小規模化や簡略化が図れるという効果がある。

0047

という効果がある。

図面の簡単な説明

0048

図1本発明の実施の一形態によるデータ多重化回路の構成を示すブロック図である。
図2図1の各部の動作を示すタイムチャートである。
図3図1の回路を主局としたデータ伝送システムの従局側のデータ分離回路の構成例を示すブロック図である。
図4従来のデータ多重化回路の構成を示すブロック図である。
図5データ多重化回路を含むデータ多重化システムの構成例を示すブロック図である。

--

0049

51タイミング発生器
52アドレスカウンタ
53,54データ長カウンタ
55パラメータレジスタ
56パラレルシリアルレジスタ
57シフトレジスタ
58比較器
59,60セレクタ
61セットリセット回路
62,63ロード値変換回路
64〜66OR回路
67AND回路
68 ロード値変換回路

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