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技術 論理集積回路装置

出願人 株式会社日立製作所
発明者 片岡健土屋文男
出願日 1998年10月15日 (22年6ヶ月経過) 出願番号 1998-293933
公開日 2000年4月28日 (21年0ヶ月経過) 公開番号 2000-122893
状態 未査定
技術分野 デジタル計算機の試験診断 マイクロコンピュータ
主要キーワード 終了サイクル 起動サイクル シリアル入出力装置 評価チップ 規定周期 モジュール選択信号 性能確認 ストアドプログラム
関連する未来課題
重要な関連分野

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図面 (9)

課題

ダイナミック型RAMをリードオンリメモリ代替メモリとして内蔵する評価チップを備え、完全エミュレーションが可能なマイクロコントローラ等を提供する。また、リードオンリメモリの代替メモリとして設けられるダイナミック型RAM等の効果的なアクセス方法及びリフレッシュ方法を提供する。

解決手段

マイクロコントローラ等の論理集積回路装置のバスステータスコントローラBSCに、前回アクセスされたロウアドレスを保持し、次にアクセスされるロウアドレスと比較照合するアドレス比較回路DDCを含むメモリコントローラROMCと、評価チップに設けられるダイナミック型RAMと同一の周期疑似リフレッシュ要求信号RFQPを生成する疑似リフレッシュコントローラRFCPとを設け、バスステータスコントローラBSCに、製品チップに内蔵されるリードオンリメモリROMのアクセスサイクル数を、評価チップのダイナミック型RAMのアクセスサイクル合致させる機能を持たせる。

概要

背景

ストアドプログラム方式の中央処理ユニット中央処理装置・CPU)と、中央処理ユニットの動作制御のための制御プログラムや固定データ等を格納するマスクROMフラッシュメモリ、EEPROM等のリードオンリメモリ読み出し専用メモリ)を同一チップ上に搭載してなるシングルチップ型のマイクロコントローラがある。これらのマイクロコントローラ等では、リードオンリメモリを書き換え可能なランダムアクセスメモリに置き換え、制御プログラムのデバッグやマイクロコントローラを含むシステムの性能を確認するいわゆるエミュレーションが一般的に行われる。

概要

ダイナミック型RAMをリードオンリメモリの代替メモリとして内蔵する評価チップを備え、完全エミュレーションが可能なマイクロコントローラ等を提供する。また、リードオンリメモリの代替メモリとして設けられるダイナミック型RAM等の効果的なアクセス方法及びリフレッシュ方法を提供する。

マイクロコントローラ等の論理集積回路装置のバスステータスコントローラBSCに、前回アクセスされたロウアドレスを保持し、次にアクセスされるロウアドレスと比較照合するアドレス比較回路DDCを含むメモリコントローラROMCと、評価チップに設けられるダイナミック型RAMと同一の周期疑似リフレッシュ要求信号RFQPを生成する疑似リフレッシュコントローラRFCPとを設け、バスステータスコントローラBSCに、製品チップに内蔵されるリードオンリメモリROMのアクセスサイクル数を、評価チップのダイナミック型RAMのアクセスサイクル合致させる機能を持たせる。

目的

この発明の目的は、ダイナミック型RAMをリードオンリメモリの代替メモリとして内蔵する評価チップを備え、完全エミュレーションが可能なマイクロコントローラ等の論理集積回路装置を提供することにある。この発明の他の目的は、リードオンリメモリの代替メモリとして設けられるダイナミック型RAMの効果的なアクセス方法及びリフレッシュ方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

中央処理ユニットと、上記中央処理ユニットを含む機能ブロックによりアクセスされるリードオンリメモリとを具備し、上記リードオンリメモリ又はその一部をダイナミック型RAMと置き換えてなる評価チップが用意されるものであって、かつ、上記リードオンリメモリに対するアクセスサイクルが、上記評価チップの上記ダイナミック型RAMに対するアクセスサイクルと等価的に合致すべく構成されていることを特徴とする論理集積回路装置。

請求項2

請求項1において、上記評価チップに設けられる上記ダイナミック型RAMは、前回アクセスされたロウアドレス選択状態としたまま待機状態とされるものであり、上記論理集積回路装置の製品チップ及び及び上記評価チップは、前回アクセスされたロウアドレスを保持し、これと次のアクセスに際し出力されるアドレスのうち上記ロウアドレスに対応する部分とが一致したことを識別するアドレス比較回路を含むバスステータスコントローラを具備するものであって、該バスステータスコントローラは、上記アドレス比較回路によるロウアドレスの比較結果が不一致となったとき、上記リードオンリメモリに対するアクセスサイクルを選択的に所定期間だけ延長する機能を有するものであることを特徴とする論理集積回路装置。

請求項3

請求項1又は請求項2において、上記評価チップは、上記ダイナミック型RAMに対するリフレッシュサイクルを実行するためのリフレッシュ要求信号を所定の周期で生成し、リフレッシュアドレスを管理するリフレッシュコントローラを具備するものであり、上記製品チップは、実質上記所定の周期で疑似リフレッシュ要求信号を生成する疑似リフレッシュコントローラを具備するものであって、上記製品チップのバスステータスコントローラは、上記疑似リフレッシュ要求信号に対応する疑似的なリフレッシュサイクルと同時に、又はその間に生じた上記リードオンリメモリに対するアクセスサイクルを、所定期間だけ延長する機能を有するものであることを特徴とする論理集積回路装置。

請求項4

請求項3において、上記製品チップ及び評価チップの上記バスステータスコントローラは、上記リフレッシュ要求信号又は疑似リフレッシュ要求信号を、上記リードオンリメモリ又はダイナミック型RAMに対する通常アクセスよりも優先して受理するものであることを特徴とする論理集積回路装置。

請求項5

請求項3において、上記製品チップ及び評価チップの上記バスステータスコントローラは、上記リードオンリメモリ又はダイナミック型RAMに対する通常アクセスを、上記リフレッシュ要求信号又は疑似リフレッシュ要求信号よりも優先して受理するものであることを特徴とする論理集積回路装置。

請求項6

請求項5において、待ち合わせ状態にある上記リフレッシュ要求信号又は疑似リフレッシュ要求信号に対応する上記ダイナミック型RAMのリフレッシュ動作は、上記ダイナミック型RAM以外に対する他のバスコマンドが実行され、又はバスコマンドが実行されてない間に行われるものであることを特徴とする論理集積回路装置。

請求項7

請求項5又は請求項6において、上記リフレッシュ要求信号又は疑似リフレッシュ要求信号の生成周期は、上記ダイナミック型RAMの仕様として規定されたリフレッシュ周期より短かくされるものであることを特徴とする論理集積回路装置。

請求項8

請求項1,請求項2,請求項3,請求項4,請求項5,請求項6又は請求項7において、上記ダイナミック型RAMは、それぞれ異なるロウアドレスを選択状態としたまま待機状態とされる複数のバンクを具備するものであって、該バンクのそれぞれは、対応する起動制御信号の有効レベルを受けて択一的に指定されるものであることを特徴とする論理集積回路装置。

請求項9

請求項1,請求項2,請求項3,請求項4,請求項5,請求項6,請求項7又は請求項8において、上記論理集積回路装置は、マイクロコントローラであって、上記リードオンリメモリ又はダイナミック型RAMには、少なくとも上記中央処理ユニットの制御プログラム又は固定データが格納されるものであることを特徴とする論理集積回路装置。

技術分野

0001

この発明は論理集積回路装置に関し、例えば、リードオンリメモリを内蔵し、かつその代替メモリとしてダイナミック型RAM(ランダムアクセスメモリ)を内蔵する評価チップエバチップ)を有するマイクロコントローラならびにその完全エミュレーションの実現に利用して特に有効な技術に関する。

背景技術

0002

ストアドプログラム方式の中央処理ユニット中央処理装置・CPU)と、中央処理ユニットの動作制御のための制御プログラムや固定データ等を格納するマスクROMフラッシュメモリ、EEPROM等のリードオンリメモリ(読み出し専用メモリ)を同一チップ上に搭載してなるシングルチップ型のマイクロコントローラがある。これらのマイクロコントローラ等では、リードオンリメモリを書き換え可能なランダムアクセスメモリに置き換え、制御プログラムのデバッグやマイクロコントローラを含むシステムの性能を確認するいわゆるエミュレーションが一般的に行われる。

発明が解決しようとする課題

0003

本願発明者等は、この発明に先立って、上記のようなリードオンリメモリを内蔵するマイクロコントローラを開発し、そのエミュレーションに際して次のような問題点に気付いた。すなわち、このマイクロコントローラでは、エミュレーションに備えて、リードオンリメモリの代替メモリとなるスタティック型RAMを内蔵する評価チップを用意したが、スタティック型RAMは、比較的大きなレイアウト所要面積を必要とし、しかも比較的大きな電力消費することから、評価チップの外部に設けざるを得なかった。周知のように、近年におけるデジタルシステム高性能化は著しく、マイクロコントローラのマシンサイクル高速化の一途にある。このため、上記のようにリードオンリメモリの代替メモリとなるスタティック型RAMを評価チップの外部に設ける場合、接続経路寄生容量等によってマイクロコントローラの高速動作阻害され、規定のマシンサイクル下でのエミュレーションを実施することが困難となってきた。

0004

これに対処するため、本願発明者等は、リードオンリメモリの代替メモリとして、書き換え可能でレイアウト所要面積が小さくしかも低消費電力のダイナミック型RAMを評価チップに内蔵することを考えた。しかし、ダイナミック型RAMは、周知のように、その起動制御信号の組み合わせがリードオンリメモリとは異なり、しかも所定の周期リフレッシュサイクルを必要とするため、リードオンリメモリを内蔵する製品チップとダイナミック型RAMを内蔵する評価チップとではバスアクセスサイクルが異なってくる。この結果、代替メモリが外付けされることの問題点は解消されるものの、規定マシンサイクルでの完全なエミュレーションを実施することができず、充分な評価結果が得られない。

0005

この発明の目的は、ダイナミック型RAMをリードオンリメモリの代替メモリとして内蔵する評価チップを備え、完全エミュレーションが可能なマイクロコントローラ等の論理集積回路装置を提供することにある。この発明の他の目的は、リードオンリメモリの代替メモリとして設けられるダイナミック型RAMの効果的なアクセス方法及びリフレッシュ方法を提供することにある。

0006

この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段

0007

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、マイクロコントローラ等の論理集積回路装置の製品チップに内蔵されるリードオンリメモリのアクセスサイクルを、その評価チップにリードオンリメモリの代替メモリとして内蔵されるダイナミック型RAMのアクセスサイクルと実質同一サイクル数となるように構成する。

0008

このため、評価チップに内蔵されるダイナミック型RAMを、前回アクセスされたロウアドレス選択状態としたまま待機状態とするいわゆるRASダウン状態とし、評価チップに、前回アクセスされたロウアドレスを保持し、このロウアドレスと次のアクセスに際して出力されるアドレスのうちロウアドレスに対応する部分とを比較照合するアドレス比較回路を含むバスステータスコントローラを設けるとともに、製品チップのバスステータスコントローラに同様なアドレス比較回路を設け、ロウアドレスがミスヒットしたときにはリードオンリメモリに対するアクセスサイクルを所定期間だけ延長する機能を持たせる。

0009

また、評価チップのバスステータスコントローラに、所定の周期でダイナミック型RAMのリフレッシュサイクルを実行するためのリフレッシュコントローラを設けるとともに、製品チップのバスステータスコントローラにも、上記所定の周期で疑似リフレッシュ要求信号を生成する疑似リフレッシュコントローラを設ける。そして、製品チップ及び評価チップのバスステータスコントローラに、リフレッシュ要求信号又は疑似リフレッシュ要求信号を、リードオンリメモリ又はダイナミック型RAMに対するアクセスより優先して受理させるとともに、製品チップのバスステータスコントローラに、疑似リフレッシュ要求信号が有効レベルとされたときにはリードオンリメモリに対するアクセスサイクルをダイナミック型RAMのリフレッシュに必要な期間だけ延長する機能を持たせる。

0010

さらに、上記製品チップ及び評価チップのバスステータスコントローラに、リードオンリメモリ又はダイナミック型RAMに対するアクセスを、リフレッシュ要求信号又は疑似リフレッシュ要求信号より優先して受理させるとともに、評価チップのバスステータスコントローラに、待ち合わせとなったリフレッシュサイクルを、ダイナミック型RAM以外に対する他のバスコマンドが実行され、又はバスコマンドが実行されていない間に実行する機能を持たせる。そして、このとき、リフレッシュ要求信号又は疑似リフレッシュ要求信号の生成周期を、ダイナミック型RAMの規定されたリフレッシュ周期より短くする。

0011

加えて、評価チップのダイナミック型RAMに、それぞれ異なるロウアドレスを選択状態としたまま待機状態とされ、対応するロウアドレスストローブ信号が有効レベルとされることで択一的に指定される複数のバンクを設ける。

0012

上記した手段によれば、製品チップのリードオンリメモリに対するアクセスサイクルと評価チップのダイナミック型RAMに対するアクセスサイクルとが実質同一サイクル数となるように構成することで、マイクロコントローラ等の規定マシンサイクルでの完全エミュレーションを実現することができる。

0013

このため、評価チップのダイナミック型RAMを待機時にRASダウン状態とすることで、ロウアドレスサイクル及びカラムアドレスサイクルが必要なダイナミック型RAMを1サイクルでアクセスすることができるとともに、製品チップのバスステータスコントローラにアドレス比較回路を設け、ロウミスヒット時にリードオンリメモリに対するアクセスサイクルを所定期間だけ延長する機能を持たせることで、製品チップのリードオンリメモリに対するアクセスサイクルと評価チップのダイナミック型RAMに対するアクセスサイクルとを、上記のように実質同一サイクル数とすることができる。

0014

また、製品チップのバスステータスコントローラに疑似リフレッシュコントローラを設け、疑似リフレッシュ要求信号が有効レベルとされたときにはリードオンリメモリに対するアクセスサイクルを所定期間だけ延長する機能を持たせることで、製品チップのリードオンリメモリに対するアクセスサイクルと評価チップのリフレッシュサイクルを必要とするダイナミック型RAMに対するアクセスサイクルとを、上記のように実質同一サイクル数とすることができる。

0015

さらに、リードオンリメモリ又はダイナミック型RAMに対するアクセスを、リフレッシュ要求信号又は疑似リフレッシュ要求信号より優先して受理し、待ち合わせとなったリフレッシュサイクルを、ダイナミック型RAM以外に対する他のバスコマンドが実行され、又はバスコマンドが実行されていない間に実行するとともに、リフレッシュ要求信号又は疑似リフレッシュ要求信号の生成周期を、規定リフレッシュ周期より短くすることで、ダイナミック型RAMの規定リフレッシュ周期を満たしつつ、マイクロコントローラの処理能力に対するダイナミック型RAMのリフレッシュサイクルの影響を抑制することができる。

0016

加えて、評価チップのダイナミック型RAMに、待機時RASダウン状態とされ択一的に指定される複数のバンクを設けることで、ロウミスヒットとなる確率を低減し、製品チップ及び評価チップのアクセスサイクルを実質同一化したことによるマイクロコントローラの処理能力低下を抑制できる。

発明を実施するための最良の形態

0017

図1には、この発明が適用されたマイクロコントローラ(論理集積回路装置)の製品チップ(以下、マイクロコントローラのエミュレーションに供される評価チップに対比させて、実際に製品として出荷される形態のチップを製品チップと称する)の第1の実施例のブロック図が示され、図2には、その一実施例の部分的な接続図が示されている。また、図3には、この発明が適用されたマイクロコントローラの評価チップの第1の実施例のブロック図が示され、図4には、その一実施例の部分的な接続図が示されている。これらの図をもとに、まずこの実施例のマイクロコントローラの製品チップ及び評価チップの構成及び動作の概要ならびにその特徴について説明し、両者の差異について説明する。

0018

なお、図1及び図3の各ブロックを構成する回路素子は、公知のMOSFET金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)集積回路の製造技術により、単結晶シリコンのような1個のチップ面上に形成される。また、図3及び図4に示されるブロック及び信号等のうち、同一の名称が付与されるものはそれぞれそのまま対応し、同一の機能を有する。したがって、図3及び図4に関する記述では、図1及び図2と異なる部分についてのみ説明を追加する。

0019

図1において、この実施例のマイクロコントローラの製品チップは、いわゆるストアドプログラム方式の中央処理ユニットCPUと、クロック発生回路PGとを備える。このうち、中央処理ユニットCPUには、内部バスIBUSを介してバスステータスコントローラBSCが結合されるとともに、リードオンリメモリROM,スタティック型RAM(SRAM)ならびにダイレクトメモリアクセスコントローラDMACが結合され、クロック発生回路CPGには、外部端子XTAL及びEXTALを介して所定の固有震動数を有する水晶発振子XTALが結合される。マイクロコントローラには、さらに外部の電源装置から外部端子VCC及びVSSを介して主たる動作電源となる電源電圧VCC及び接地電位VSSがそれぞれ供給されるとともに、外部端子HSTBYb(ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にbを付して表す。以下同様)及びRESbを介してスタンバイ信号HSTBYb及びリセット信号RESbがそれぞれ供給される。

0020

マイクロコントローラの中央処理ユニットCPUは、リードオンリメモリROMに格納された制御プログラムに従ってステップ動作し、各種演算処理を行うとともに、マイクロコントローラの各部を制御・統轄する。また、クロック発生回路CPGは、外部の水晶発振子XTALとともに、その固有振動数に見合った所定の周波数位相を有するクロック信号を形成し、マイクロコントローラの各部に供給する。さらに、リードオンリメモリROMは、例えばマスクROM,フラッシュメモリあるいはEEPROM(電気的に消去プログラム可能な読み出し専用メモリ)等の不揮発性メモリからなり、中央処理ユニットCPUのステップ動作に必要な制御プログラムや固定データ等を格納する。

0021

一方、スタティック型RAM(SRAM)は、比較的高速なアクセスを可能とする比較的小容量のメモリであって、中央処理ユニットCPUの演算結果や制御データ等を一時的に格納するために用いられる。また、ダイレクトメモリアクセスコントローラDMACは、中央処理ユニットCPUの介在を必要とすることなく、例えばスタティック型RAM(SRAM)と外部装置との間の高速データ転送サポートする。さらに、バスコントローラBUSCは、内部バスIBUSに対するバスアクセスを統轄・管理し、リードオンリメモリROM又はスタティック型RAMに対するメモリアクセスを制御するとともに、内部バスIBUSと周辺バスPBUSつまりこれに結合される各種デバイスとの間の接続処理を行う。なお、バスステータスコントローラBSCのリードオンリメモリROMに関する部分の具体的構成等については、後で詳細に説明する。

0022

マイクロコントローラは、さらに割り込みコントローラNTCを備え、その周辺バスPBUSには、特に制限されないが、さらにシリアルコミュニケーションインタフェースCIタイマー回路TIMアナログデジタル変換回路A/Dならびに5個の入出力ポートIOP1〜IOP5が結合される。このうち、シリアルコミュニケーションインタフェースSCIは、所定の入出力ポートに結合された外部のシリアル入出力装置との間で、所定のアルゴリズムに沿ったシリアルデータ転送をサポートし、タイマー回路TIMは、クロック発生回路CPGから供給される内部クロック信号に従って中央処理ユニットCPUの待ち合わせ処理等に必要な時間管理を行う。また、アナログ・デジタル変換回路A/Dは、例えば外部の各種センサ等から入力されるアナログ入力信号を、所定ビットディジタル信号に変換して、中央処理ユニットCPU等に伝達する。さらに、入出力ポートIOP1〜IOP5は、マイクロコントローラの各部と外部の各種装置との間の信号授受仲介するインタフェース回路として機能する。

0023

ところで、マイクロコントローラの製品チップの中央処理ユニットCPU,バスステータスコントローラBSCならびにリードオンリメモリROMは、図2に示されるように、クロック発生回路CPGから供給される内部クロック信号CPIに従って同期動作する。このうち、バスステータスコントローラBSCは、コマンドバスBCMD,内部アドレスバスIABならびにバスレディ信号線BRDYbを介して中央処理ユニットCPUに結合されるとともに、モジュール選択信号MSROMb,リードライト信号MRWbならびに2ビットのデータサイズ指定信号DSIZEを介してリードオンリメモリROMに結合される。リードオンリメモリROMは、さらに、所定ビットの内部アドレスバスIAB及び内部データバスIDBを介して中央処理ユニットCPUに結合される。

0024

この実施例において、製品チップの中央処理ユニットCPUは、コマンドバスBCMDに各種コマンドを出力し、内部アドレスバスIABの所定ビットでコマンドを受けるべき機能ブロックを指定する。また、内部アドレスバスIABの他の所定ビットで、例えばリードオンリメモリROM又はダイナミック型RAM(DRAM)のアクセスすべきメモリアドレス等を指定し、内部データバスIDBを介して指定ブロックに対するライトデータを出力し、又は指定機能ブロックからのリードデータを取り込む。中央処理ユニットCPUは、指定機能ブロックによりバスレディ信号BRDYbが有効レベルつまりロウレベルとされることで、コマンドに対応する動作が問題なく終了したことを識別する。

0025

一方、リードオンリメモリROMは、モジュール選択信号MSROMbが有効レベルつまり接地電位VSSのようなロウレベル(以下、ロウレベルとは接地電位VSSのようなレベルを称す)とされることで選択的に選択状態とされる。このとき、リードオンリメモリROMの動作モードは、リードライト信号MRWbがハイレベルとされることで選択的に読み出しモードとされ、これがロウレベルとされることで書き込みモードとされる。また、リードオンリメモリROMの読み出し動作及び書き込み動作は、2ビットのデータサイズ指定信号DSIZEに従って選択的に32ビット単位ロングワードモード,16ビット単位のワードモードあるいは8ビット単位のバイトモードとされる。なお、リードオンリメモリROMがマスクROMからなるとき、リードライト信号MRWbをロウレベルとする書き込み動作が存在しないことは言うまでもない。

0026

さらに、この実施例では、マイクロコントローラの製品チップのリードオンリメモリROMに対するアクセスサイクルが、後述する評価チップのダイナミック型RAMに対するアクセスサイクルと実質同一サイクル数となるべく構成され、バスステータスコントローラBSCは、このためにアドレス比較回路ADDCを含むメモリコントローラROMCと疑似リフレッシュコントローラRFCPとを備える。また、評価チップにリードオンリメモリROMの代替メモリとして内蔵されるダイナミック型RAMは、後述するように、待機時、前回アクセスされたロウアドレスをそのまま選択状態とするRASダウン方式をとるとともに、所定の周期でリフレッシュサイクルを必要とし、評価チップのバスステータスコントローラBSCEは、前回アクセスされたロウアドレスを保持しこれとダイナミック型RAMのアクセスに際して出力されるアドレスのロウアドレスに対応する部分とを比較照合するアドレス比較回路ADDCを含むメモリコントローラDRAMCと、所定の周期でリフレッシュ要求信号RFRQを生成し、リフレッシュアドレスFADを管理するリフレッシュコントローラRFCとを備える。

0027

このため、製品チップのバスステータスコントローラBSCにも、前回アクセスされたロウアドレスを保持し、これとリードオンリメモリROMのアクセスに際して出力されるアドレスのロウアドレスに対応する部分を比較照合するアドレス比較回路ADDCと、上記評価チップのリフレッシュコントローラRFCによって生成されるリフレッシュ要求信号RFRQの周期と実質同一の周期で疑似リフレッシュ要求信号RFQPを生成する疑似リフレッシュコントローラRFCPとが設けられるとともに、バスステータスコントローラBSCは、アドレス比較回路ADDCによるアドレス比較結果が一致したとき、あるいは疑似リフレッシュ要求信号RFQPが有効レベルつまり電源電圧VCCのようなハイレベル(以下、ハイレベルとは電源電圧VCCのような電位を称す)とされたとき、リードオンリメモリROMに対するアクセスサイクルを、評価チップのダイナミック型RAMに対するアクセスサイクルと実質同一サイクル数となるべく選択的に所定期間だけ延長する。このことについては、後で詳細に説明する。

0028

次に、マイクロコントローラの評価チップは、図3に示されるように、製品チップの書き換え不能なマスクROMあるいは書き換えに比較的長い時間を必要とするフラッシュメモリ又はEEPROMの代替メモリとして、書き換え可能とされ、比較的高速動作し、しかもレイアウト所要面積及び消費電力が比較的小さく同一チップ面上に搭載可能なダイナミック型RAM(DRAM)を備える。このダイナミック型RAM(DRAM)には、マイクロコントローラの開発当初、マイクロコントローラのユーザに対応した開発途中の制御プログラム及び固定データ等が書き込まれ、性能確認のためのエミュレーションが行われる。

0029

図4に示されるように、ダイナミック型RAM(DRAM)は、ロウアドレス及びカラムアドレスが共通のアドレス入力端子、つまりメモリアドレス信号線MADDを介して時分割的に入力されるいわゆるアドレスマルチプレクス方式をとる。このため、ダイナミック型RAM(DRAM)は、起動制御信号としてロウアドレスストローブ信号RASb及びカラムアドレスストローブ信号CASbを必要とし、ロウアドレスストローブ信号RASbに従ったロウアドレスサイクルと、カラムアドレスストローブ信号CASbに従ったカラムアドレスサイクルとを必要とする。したがって、ダイナミック型RAM(DRAM)のアクセス形態は、モジュール選択信号MSROMbに従った1アクセスサイクル方式をとる製品チップのリードオンリメモリROMとは自ずと異なる。

0030

これに対処するため、この実施例の評価チップのダイナミック型RAM(DRAM)は、アクセス終了後もロウアドレスストローブ信号RASbが引き続きロウレベルのままとされることで、前回アクセスされたロウアドレスを選択状態としたまま待機状態となり次のアクセスを待ついわゆるRASダウン方式をとり、連続して同一のロウアドレスがアクセスされる場合の所要サイクルは1サイクルとなる。しかし、前回アクセスとは異なるロウアドレスが指定された場合、改めてロウアドレスサイクル及びカラムアドレスサイクルが必要となり、この場合に限って、ダイナミック型RAM(DRAM)のアクセスサイクル数は評価チップのリードオンリメモリROMのアクセスサイクル数の3倍となる。

0031

評価チップのバスステータスコントローラBSCEのメモリコントローラDRAMCには、前回アクセスされたロウアドレスを保持し、このロウアドレスとダイナミック型RAM(DRAM)の次のアクセスに際して中央処理ユニットCPUから供給されるアドレスのロウアドレスに対応する部分とを比較照合するアドレス比較回路ADDCが設けられ、その比較結果に基づいて選択的にダイナミック型RAM(DRAM)に対するアクセス形態が切り換えられる。なお、ロウアドレスの比較結果に基づいたダイナミック型RAM(DRAM)のアクセス形態の切り換えについては、後で具体的に説明する。

0032

一方、ダイナミック型RAM(DRAM)は、周知のように、メモリアレイを構成するすべてのメモリセル保持データを所定の周期でしかもワード線単位読み出し、再書き込みするためのリフレッシュサイクルを必要とする。また、このリフレッシュサイクルの実行と中央処理ユニットCPUによるダイナミック型RAM(DRAM)の通常アクセス非同期に行われるため、同時発生することもあり得るが、この場合、第1の実施例では、リフレッシュサイクルが通常アクセスより優先して受理され、通常アクセスは待ち合わせを受ける。

0033

評価チップのバスステータスコントローラBSCEのメモリコントローラDRAMCには、ダイナミック型RAM(DRAM)の仕様書に規定された所定の周期でリフレッシュ要求信号RFQを周期的に生成するとともに、内蔵するカウンタ回路によりリフレッシュすべきアドレスつまりリフレッシュアドレス信号RFADを順次生成するリフレッシュコントローラRFCが設けられる。なお、ダイナミック型RAM(DRAM)のリフレッシュサイクルの具体的内容と、通常アクセスが同時発生した場合の処理については、後で詳細に説明する。

0034

図5には、図1ないし図4のマイクロコントローラの製品チップ及び評価チップのロウミスヒット時の一実施例のタイミング図が示されている。同図により、この実施例のマイクロコントローラの製品チップ及び評価チップのロウミスヒット時、つまり前回アクセスされたロウアドレスと次にアクセスされたロウアドレスが異なる場合の動作について具体的に説明する。

0035

なお、図5を含む以下のタイミング図では、マイクロコントローラの製品チップ及び評価チップの共通の信号等、つまりコマンドバスBCMD,内部アドレスバスIAB,内部データバスIDB,データサイズ指定信号DSIZEならびにリードライト信号MRWbが各図の上部にまとめて示され、その下部に製品チップ及び評価チップに個別に設けられる信号等、つまりメモリコントローラROMCの動作状態とモジュール選択信号MSROMb、メモリコントローラDRAMCの動作状態とメモリアドレスMADD,ロウアドレスストローブ信号RASbならびにカラムアドレスストローブ信号CASbがそれぞれ示される。

0036

一方、以下のタイミング図では、製品チップ及び評価チップの動作サイクルがあたかも並行して実行されるかのように示されているが、これは製品チップ及び評価チップの動作サイクルを容易に比較できるように対比して示したものであって、製品チップ及び評価チップがそれぞれ独立に動作するものであることは言うまでもない。また、これらのタイミング図では、すべての信号が内部クロック信号CPIに同期して変化するものとしているが、実際には関係回路信号経路遅延時間等による時間差が存在する。さらに、図5には、サイクルCy.11として、リードオンリメモリROMの非選択状態併記され、サイクルCy.12として、ロウヒット時、すなわち前回アクセスされたロウアドレスと次にアクセスされたロウアドレスが一致した場合の動作が併記される。

0037

図5において、この実施例のマイクロコントローラの製品チップ及び評価チップは、内部クロック信号CPIの立ち上がりエッジを受けて同期動作し、内部クロック信号CPIの1周期をその動作単位つまりサイクルとする。

0038

図の最初のサイクルCy.11において、製品チップのリードオンリメモリROMは、モジュール選択信号MSROMbのハイレベルを受けて非選択状態とされる。また、評価チップのダイナミック型RAM(DRAM)は、カラムアドレスストローブ信号CASbのハイレベルを受けて実質的な書き込み又は読み出し動作を行わないが、ロウアドレスストローブ信号RASbがロウレベルのままとされるため、RASダウン状態、つまり前回アクセスされたロウアドレスすなわちワード線を選択状態としたまま待機状態とされる。このとき、コマンドバスBCMD,内部アドレスバスIABならびに内部データバスIDBには、リードオンリメモリROM又はダイナミック型RAM(DRAM)以外の機能ブロックに対するコマンドが発行され、又はコマンドが発行されない状態にある。

0039

次に、サイクルCy.12では、コマンドバスBCMDにROMリードコマンド、つまり製品チップのリードオンリメモリROM又は評価チップのダイナミック型RAM(DRAM)に対する読み出しコマンドが出力され、内部アドレスバスIABには、リードオンリメモリROMを指定するデバイスコードやリードオンリメモリROMのアクセスすべきメモリアドレスが出力される。データサイズ指定信号DSIZEは、例えばモードレジスタ保持内容を受けて選択的に32ビット単位のロングワードモードL,16ビット単位のワードモードWあるいは8ビット単位のバイトモードBを指定する組み合わせとされ、リードライト信号MRWbは、ROMリードコマンドを受けてハイレベルとされる。

0040

マイクロコントローラの製品チップでは、バスステータスコントローラBSCのメモリコントローラROMCに設けられたアドレス比較回路ADDCにより、前回アクセスされたロウアドレスと今回のアクセスに際して出力されるメモリアドレスのロウアドレスに対応する部分とがビットごとに比較照合される。この結果、ロウヒットが判定され、このロウヒットを受けて、リードオンリメモリROMに対するモジュール選択信号MSROMbが1サイクル期間だけロウレベルの有効レベルとされる。これにより、リードオンリメモリROMは、指定されたアドレスからその保持データを読み出し、次のサイクルCy.13で、読み出し結果つまりリードデータを内部データバスIDBに送出する。

0041

このように、マイクロコントローラの製品チップ及び評価チップは、いわゆるパイプラインバス方式をとり、リードオンリメモリROM又はダイナミック型RAM(DRAM)の指定アドレスからのリードデータは、コマンドが発行されたサイクルの次のサイクルで内部データバスIDBに出力される。

0042

一方、マイクロコントローラの評価チップでは、バスステータスコントローラBSCEのメモリコントローラDRAMCに設けられたアドレス比較回路ADDCにより、前回アクセスされたロウアドレスと今回のアクセスに際して出力されるメモリアドレスのロウアドレスに対応する部分とがビットごとに比較照合される。この結果、ロウヒットが判定され、このロウヒットを受けて、ダイナミック型RAM(DRAM)に対するカラムアドレスストローブ信号CASbが1サイクル期間だけロウレベルとされるとともに、メモリアドレスMADDとして指定アドレスのカラムアドレスに対応する部分が出力される。これにより、ダイナミック型RAM(DRAM)は、選択状態にあるロウアドレスの指定されたカラムアドレスからその保持データを読み出し、次のサイクルCy.13で、その読み出し結果つまりリードデータを内部データバスIDBに送出する。

0043

このように、評価チップのダイナミック型RAM(DRAM)をRASダウン状態とし、バスステータスコントローラBSCEのメモリコントローラDRAMCに前回アクセスされたロウアドレスと次にアクセスされるロウアドレスを比較照合するアドレス比較回路ADDCを設けることで、ロウヒット時におけるダイナミック型RAM(DRAM)のアクセスサイクルを製品チップのリードオンリメモリROMと同じ1アクセスサイクルとすることができる。

0044

次に、サイクルCy.15では、前記サイクルCy.12と同様、コマンドバスBCMDにROMリードコマンドが出力されるが、内部アドレスバスIABには、前回つまりサイクルCy.12でアクセスされたロウアドレスとは異なるロウアドレスを含むメモリアドレスが出力される。データサイズ指定信号DSIZEは、データサイズL,WあるいはBを指定する組み合わせとされ、リードライト信号MRWbは、読み出しモードを示すハイレベルとされる。

0045

マイクロコントローラの製品チップでは、メモリコントローラROMCのアドレス比較回路ADDCにより、前回アクセスされたロウアドレスと今回のアクセスに際して出力されるメモリアドレスのロウアドレスに対応する部分とがビットごとに比較照合される。この結果、ロウミスヒットが判定され、これを受けて、リードオンリメモリROMに対するモジュール選択信号MSROMbが評価チップのアクセスサイクルに対応した3サイクル期間だけロウレベルとされる。そして、4サイクル目のサイクルCy.13で、リードオンリメモリROMの指定アドレスのリードデータが内部データバスIDBに出力される。

0046

一方、マイクロコントローラの評価チップでは、メモリコントローラDRAMCのアドレス比較回路ADDCにより、やはり前回アクセスされたロウアドレスと今回のアクセスに際して出力されるメモリアドレスのロウアドレスに対応する部分がビットごとに比較照合される。この結果、やはりロウミスヒットが判定され、これを受けてダイナミック型RAM(DRAM)に対するロウアドレスストローブ信号RASbが1サイクル期間だけハイレベルに戻される。

0047

1サイクル期間だけハイレベルに戻されたロウアドレスストローブ信号RASbは、次のサイクルCy.16で再びロウレベルの有効レベルとされ、その1サイクル後のサイクルCy.17でカラムアドレスストローブ信号CASbが1サイクル期間だけロウレベルとされる。メモリアドレスMADDには、ロウアドレスストローブ信号RASbのロウレベルに合わせて新しいロウアドレスが供給され、カラムアドレスストローブ信号CASbのロウレベルに合わせて新しいカラムアドレスが出力される。これにより、ダイナミック型RAM(DRAM)は、メモリアレイの新しいロウアドレスに対応するワード線を選択しなおした後、この選択ワード線の指定されたカラムアドレスからその保持データを読み出し、次のサイクルCy.18で内部データバスIDBに送出する。

0048

このように、評価チップのダイナミック型RAM(DRAM)は、ロウミスヒットが生じた場合、ロウアドレスストローブ信号RASbをハイレベルに戻し、新しいロウアドレスに対応するワード線を選択するためのロウアドレスサイクルと、新しいカラムアドレスに対応するカラムアドレスサイクルとを含む合計三つのアクセスサイクルを必要とする。ところが、この実施例のマイクロコントローラの製品チップでは、上記のように、メモリコントローラROMCのアドレス比較回路ADDCによってリードオンリメモリROMとしては不必要なロウアドレスの比較照合動作が行われ、ロウミスヒット時はモジュール選択信号MSROMbが3サイクル期間ロウレベルとされ、アクセスサイクルが3倍に延長される。この結果、製品チップのリードオンリメモリROMアクセス時及び評価チップのダイナミック型RAM(DRAM)アクセス時のアクセスサイクル数が3サイクルに統一され、評価チップによる性能確認のためのエミュレーションを製品チップと同一条件で実施することができるものとなる。

0049

図6には、図1ないし図4のマイクロコントローラの製品チップ及び評価チップのリフレッシュ時の一実施例のタイミング図が示されている。同図をもとに、製品チップ及び評価チップのリフレッシュ時、つまりリフレッシュサイクル又は疑似リフレッシュサイクルとリードオンリメモリROM又はダイナミック型RAM(DRAM)に対する通常アクセスとが同時発生した場合の動作について具体的に説明する。なお、図6には、サイクルCy.21として、リードオンリメモリROMの非選択状態又はダイナミック型RAM(DRAM)のRASダウン状態がそれぞれ併記され、サイクルCy.25〜Cy.27として、リフレッシュサイクルに引き続いて実行されるロウミスヒット状態の通常アクセスが併記される。また、図6は、前記図5の実施例を基本的に踏襲するものであるため、以下の記述ではこれと異なる部分についてのみ説明を追加する。

0050

図6において、サイクルCy.22では、コマンドバスBCMDにROMリードコマンドが出力され、内部アドレスバスIABにアクセスすべきメモリアドレスが出力されると同時に、製品チップのバスステータスコントローラBSCに設けられた疑似リフレッシュコントローラRFCPからメモリコントローラROMCに対する疑似リフレッシュ要求信号RFQP、又は評価チップのバスステータスコントローラBSCEに設けられたリフレッシュコントローラRFCからメモリコントローラDRAMCに対するリフレッシュ要求信号RFQがアサート(ここで、例えば疑似リフレッシュコントローラRFCP又はリフレッシュ要求信号RFQが無効レベルから有効レベルに変化されることをアサートされると称し、その逆の状態をネゲートされると称する。以下同様)される。

0051

前記のように、製品チップ及び評価チップのバスステータスコントローラBSC及びBSCEは、疑似リフレッシュコントローラRFCP又はリフレッシュコントローラRFCから出力される疑似リフレッシュ要求信号RFQP又はリフレッシュ要求信号RFQを、中央処理ユニットCPUによる通常アクセスより優先して受理する。また、ROMリードコマンド等のコマンドを発行した中央処理ユニットCPUは、バスステータスコントローラBSC又はBSCEにより図示されないバスレディ信号BRDYbがアサートされたことを受けて、コマンドが受理され対応する読み出し動作等が終了したことを識別する。

0052

この実施例において、サイクルCy.22で中央処理ユニットCPUによるROMリードコマンドと疑似リフレッシュコントローラRFCPによる疑似リフレッシュ要求信号RFQPを同時に受けた製品チップのバスステータスコントローラBSCは、上記優先順位に従ってまず疑似リフレッシュ要求信号RFQPを受理し、中央処理ユニットCPUに対するバスレディ信号BRDYbをアサートせずに、ROMリードコマンドの実質的な開始を評価チップのリフレッシュサイクルに対応する3サイクル期間だけ遅らせる。

0053

一方、中央処理ユニットCPUによるROMリードコマンドとリフレッシュ要求信号RFQによるリフレッシュ要求信号RFQを同時に受けた評価チップのバスステータスコントローラBSCEは、上記優先順位に従ってやはりリフレッシュ要求信号RFQを優先して受理し、ダイナミック型RAM(DRAM)に対するロウアドレスストローブ信号RASbを一旦ハイレベルに戻してリフレッシュサイクルを開始するとともに、中央処理ユニットCPUに対するバスレディ信号BRDYbをアサートせず、ROMリードコマンドの実質的な開始をそのリフレッシュサイクルに対応する3サイクル期間だけ遅らせる。

0054

次に、製品チップのバスステータスコントローラBSCは、リフレッシュサイクルが終了した3サイクル後のサイクルCy.25で、モジュール選択信号MSROMbをロウレベルとし、リードオンリメモリROMの読み出し動作を開始する。しかし、このとき、指定されたメモリアドレスのロウアドレスは、100%に近い確率で評価チップのダイナミック型RAM(DRAM)の前回アクセスされたロウアドレス、すなわちリフレッシュアドレスとは異なるため、ロウミスヒット状態となる。バスステータスコントローラBSCは、リードオンリメモリROMに対するモジュール選択信号MSROMbを評価チップのロウアドレス切り換えに必要な3サイクル期間だけロウレベルとし、リードオンリメモリROMはそのリードデータをサイクルCy.28で内部データバスIDBに出力する。また、この時点でバスレディ信号BRDYbをロウレベルにアサートし、中央処理ユニットCPUに対する読み出し動作が終了したことを報告する。

0055

一方、評価チップのバスステータスコントローラBSCEは、やはりサイクルCy.25でダイナミック型RAM(DRAM)の読み出し動作を開始するが、上記のようにロウミスヒット状態となるため、ダイナミック型RAM(DRAM)に対するロウアドレスストローブ信号RASbを1サイクル期間だけハイレベルとする。また、次のサイクルCy.26でロウアドレスストローブ信号RASbを再度ロウレベルとするとともに、メモリアドレスMADDとしてロウアドレスを出力し、ロウアドレスの切り換え処理を行う。そして、サイクルCy.27で、カラムアドレスストローブ信号CASbを1サイクル期間だけロウレベルとするとともに、メモリアドレスMADDとしてカラムアドレスを出力し、次のサイクルCy.28でリードデータを内部データバスIDBに出力した後、バスレディ信号BRDYbをロウレベルにアサートする。

0056

このように、製品チップのバスステータスコントローラBSCは、評価チップのダイナミック型RAM(DRAM)の規定周期で疑似リフレッシュ要求信号RFQPを周期的に生成する疑似リフレッシュコントローラRFCPを備えるとともに、この疑似リフレッシュコントローラRFCPにより疑似リフレッシュ要求信号RFQPがアサートされたときは、これを通常アクセスよりも優先して受理し、リードオンリメモリROMの実質的な読み出し動作の開始を評価チップのリフレッシュサイクルに対応する3サイクル期間だけ遅らせる。また、評価チップのリフレッシュサイクルが終了する時点で、待ち合わせを受けた通常アクセスつまりROMリードコマンド等を開始するとともに、この際発生するロウミスヒットには、リードオンリメモリROMに対するアクセスサイクルを評価チップのロウアドレス切り換えに必要な3サイクル期間だけ延長して対処する。

0057

これらの結果、製品チップのリードオンリメモリROMに対するアクセスサイクル数を、リフレッシュサイクルを含めた形で評価チップのダイナミック型RAM(DRAM)に対するアクセスサイクル数と合致させることができ、これによって評価チップによる性能確認のためのエミュレーションを製品チップと同一条件で実施し、完全エミュレーションを実現できるものとなる。

0058

図7には、この発明が適用されたマイクロコントローラの評価チップの第2の実施例の部分的な接続図が示されている。なお、この実施例の評価チップは、前記図4の実施例を基本的に踏襲するものであるため、図7に関する以下の記述では、図4の実施例と異なる部分についてのみ説明を追加する。

0059

図7において、この実施例のマイクロコントローラの評価チップに設けられるダイナミック型RAM(DRAM)は、m+1個のバンクBANK0〜BANKmと、これらのバンクに共通に設けられる1個のインタフェース回路IFとを備える。ダイナミック型RAM(DRAM)は、内部データバスIDBを介して中央処理ユニットCPUに結合される。また、ダイナミック型RAM(DRAM)には、バスステータスコントローラBSCEからメモリアドレスMADD,カラムアドレスストローブ信号CASb,リードライト信号MRWbならびにデータサイズ指定信号DSIZEが供給されるとともに、m+1ビットのロウアドレスストローブ信号RAS0b〜RASmbが供給される。

0060

この実施例において、ダイナミック型RAM(DRAM)のバンクBANK0〜BANKmには、マイクロコントローラのエミュレーションに先立って、制御プログラム及び固定データ等を含む同一の情報が一斉に書き込まれる。また、バンクBANK0〜BANKmは、ダイナミック型RAM(DRAM)が通常アクセスとされるとき、ロウアドレスストローブ信号RAS0b〜RASmbの対応するビットが有効レベルつまりロウレベルとされることでそれぞれ選択的に活性状態となり、ダイナミック型RAM(DRAM)がリフレッシュモードとされるときには一斉に活性状態となってリフレッシュ動作を行う。

0061

一方、この実施例のダイナミック型RAM(DRAM)は、RASダウン方式をとり、バンクBANK0〜BANKmは、アクセス終了後もロウアドレスストローブ信号RAS0b〜RASmbの対応するビットがロウレベルとされ続けることで、前回アクセスされたロウアドレスに対応するワード線をそれぞれ選択状態としたまま待機状態とされる。また、評価チップのバスステータスコントローラBSCEに設けられるアドレス比較回路ADDCは、バンクBANK0〜BANKmのそれぞれについて、前回アクセスされたロウアドレスを保持し、これらのロウアドレスと次のアクセスに際して供給されるメモリアドレスのロウアドレスに対応する部分とをバンクごとに比較照合する機能を持つ。

0062

前述のように、製品チップ及び評価チップにおけるリードオンリメモリROM及びダイナミック型RAM(DRAM)のアクセスサイクルは、ロウヒット時、つまり前回アクセスされたロウアドレスと次に指定されるロウアドレスとが一致したときは、製品チップのリードオンリメモリROMと同じ1サイクルとされるが、ロウミスヒット時、つまり前回アクセスされたロウアドレスと次に指定されるロウアドレスとが不一致となったときには、評価チップのダイナミック型RAM(DRAM)のロウアドレス切り換えに必要な3サイクルとされる。したがって、マイクロコントローラの製品チップとしてみた処理能力は、ロウヒットの確率が高いほど大きくなり、ロウヒットの確率が低いほど小さくなる。

0063

上記のように、ダイナミック型RAM(DRAM)に同一情報を保持するm+1個のバンクRAS0b〜RASmbを設け、これらのバンクをロウアドレスストローブ信号RAS0b〜RASmbに従ってRASダウン状態とすることで、ダイナミック型RAM(DRAM)のロウヒットの確率Prhは、バンクの数をm+1とし、各バンクに設けられるワード線の総数をNwとするとき、
Prh=(m+1)/Nw
となる。言うまでもなく、図4の実施例の場合、バンク数m+1は1であり、そのロウヒットの確率Prhは、
Prh=1/Nw
となる。また、バンク数m+1をワード線数Nwと同じにした場合、すなわちバンクBANK0〜BANKmをワード線ごとに対応して設けた場合、
Prh=Nw/Nw=1
つまり100%となり、ロウミスヒットは発生しなくなる。

0064

いずれにしても、評価チップのダイナミック型RAM(DRAM)にm+1個のバンクBANK0〜BANKmを設けることで、評価チップのロウヒットの確率Prhは図4の実施例の場合のm+1倍となり、これによって製品チップの処理能力が相応して高められる結果となる。なお、電源投入直後及びリフレッシュサイクル終了直後は、ロウヒットの確率Prhが一時的に低くなり処理能力が低下するが、その頻度は低いため、それほど問題とはならない。

0065

図8には、この発明が適用されたマイクロコントローラの製品チップ及び評価チップの第3の実施例のタイミング図が示されている。なお、この実施例は、前記図5及び図6の実施例を基本的に踏襲するものであるため、以下の記述では、これらの実施例と異なる部分についてのみ説明を追加する。

0066

図8において、この実施例のマイクロコントローラの製品チップ及び評価チップのバスステータスコントローラBSCに設けられるメモリコントローラROMC及びDRAMCは、中央処理ユニットCPUによる通常アクセスと疑似リフレッシュコントローラRFCP又はリフレッシュコントローラRFCによる疑似リフレッシュ要求信号RFQP又はリフレッシュ要求信号RFQとが同時発生したとき、通常アクセスを優先して受理し、リフレッシュサイクルは、リードオンリメモリROM又はダイナミック型RAM(DRAM)以外の機能ブロックに対する他コマンドが発行されるサイクルまで待ち合わせを受ける。

0067

すなわち、コマンドバスBCMD上のROMリードコマンドと製品チップ又は評価チップによる疑似リフレッシュ要求信号RFQP又はリフレッシュ要求信号RFQが同時発生するサイクルCy.32では、バスステータスコントローラBSC又はBSCEのメモリコントローラROMC又はDRAMCによりまずコマンドバスBCMD上のROMリードコマンドが優先して受理される。このROMリードコマンドは、ロウヒット状態となってサイクルCy.32で終了し、次のサイクルCy.33でリードオンリメモリROM又はダイナミック型RAM(DRAM)のリードデータが内部データバスIDBに出力される。

0068

一方、待ち合わせを受けた疑似リフレッシュ要求信号RFQP又はリフレッシュ要求信号RFQは、サイクルCy.33にコマンドバスBCMD上に出力されたコマンドがリードオンリメモリROM又はダイナミック型RAM(DRAM)以外の機能ブロックに対する他コマンドであるため、このサイクルCy.33からサイクルCy.35の間で、対応するリフレッシュサイクルが開始される。なお、サイクルCy.33に発行された他コマンドは、そのデータサイクルがサイクルCy.34〜Cy.38の5サイクルにわたって行われる。

0069

次に、中央処理ユニットCPUは、リフレッシュサイクルが開始された次のサイクルCy.34で再度ROMリードコマンドをコマンドバスBCMDに出力するが、このROMリードコマンドは、リフレッシュサイクルの終了と、他コマンドのデータサイクルの終了サイクルを見計らった上で、サイクルCy.36から開始される。言うまでもなく、リフレッシュサイクル終了直後のサイクルCy.36で開始されるROMリードコマンドは、ロウミスヒット状態となり、評価チップのダイナミック型RAM(DRAM)では、ロウアドレスの切り換えが行われる。また、製品チップのメモリコントローラROMCは、リフレッシュサイクルに相当する3サイクル期間、中央処理ユニットCPUに対するバスレディ信号BRDYbの出力を控えるとともに、次のROMリードコマンドに対応するモジュール選択信号MSROMbをダイナミック型RAM(DRAM)のロウアドレス切り換えに必要な3サイクル期間だけロウレベルとする。

0070

これらのことから、この実施例では、前記図1図7の実施例と同様、製品チップのリードオンリメモリROMに対するアクセスサイクルが、評価チップのダイナミック型RAM(DRAM)に対するアクセスサイクルと同じサイクル数となり、完全エミュレーションを実現できるとともに、通常アクセスを疑似リフレッシュ要求信号RFQP又はリフレッシュ要求信号RFQに優先して受理することで、疑似的なリフレッシュサイクルが挿入されることによるオーバーヘッドを少なくし、製品チップの処理能力低下を抑えることができる。

0071

なお、この実施例において、製品チップ及び評価チップのバスステータスコントローラBSC及びBSCEは、リフレッシュサイクルが待ち合わせとなっている期間をモニタする機能を持ち、リフレッシュサイクルの待ち合わせ時間が規定値を超えた場合、疑似リフレッシュ要求信号RFQP又はリフレッシュ要求信号RFQを通常アクセスより優先して受理する。また、疑似リフレッシュコントローラRFCP又はリフレッシュコントローラRFCにより生成される疑似リフレッシュ要求信号RFQP及びリフレッシュ要求信号RFQの周期は、ダイナミック型RAM(DRAM)の仕様書に規定された周期より数サイクルないし数十サイクル分短く設定される。これらの結果、リフレッシュサイクルが待ち合わせを受けることによりリフレッシュ周期が規定値を超え、ダイナミック型RAM(DRAM)の保持データが失われるのを防止することができる。

0072

以上の実施例から得られる作用効果は、下記の通りである。すなわち、
(1)マイクロコントローラ等の論理集積回路装置の製品チップに内蔵されるリードオンリメモリのアクセスサイクルを、その評価チップにリードオンリメモリの代替メモリとして内蔵されるダイナミック型RAMのアクセスサイクルと実質同一サイクル数となるように構成することで、製品チップのリードオンリメモリに対するアクセスサイクル数を評価チップのダイナミック型RAMに対するアクセスサイクルと合致させ、マイクロコントローラ等の規定マシンサイクルでの完全エミュレーションを実現することができるという効果が得られる。

0073

(2)上記(1)項において、評価チップのダイナミック型RAMを、前回アクセスされたロウアドレスを選択状態としたまま待機状態とするいわゆるRASダウン状態とし、評価チップに、ダイナミック型RAMのアクセスに際して出力されるアドレスのうちロウアドレスに対応する部分と前回のロウアドレスとが一致したことを識別するアドレス比較回路を含むバスステータスコントローラを設けるとともに、製品チップのバスステータスコントローラにも同様なアドレス比較回路を設け、ロウアドレスがミスヒットしたときはリードオンリメモリに対するアクセスサイクルを選択的に所定期間だけ延長する機能を持たせることで、ロウアドレスサイクル及びカラムアドレスサイクルを必要とするダイナミック型RAMを1サイクルでアクセスできるとともに、製品チップのリードオンリメモリに対するアクセスサイクル数を評価チップのダイナミック型RAMに対するアクセスサイクルと合致させることができるという効果が得られる。

0074

(3)上記(1)項及び(2)項において、評価チップのバスステータスコントローラに、所定の周期でダイナミック型RAMのリフレッシュサイクルを実行するためのリフレッシュコントローラを設け、製品チップのバスステータスコントローラにも、上記所定の周期で疑似リフレッシュ要求信号を生成する疑似リフレッシュコントローラを設けるとともに、製品チップ及び評価チップのバスステータスコントローラに、リフレッシュ要求信号又は疑似リフレッシュ要求信号を、リードオンリメモリ又はダイナミック型RAMに対するアクセスより優先して受理させ、製品チップのバスステータスコントローラに、疑似リフレッシュ要求信号が有効レベルとされたときにはリードオンリメモリに対するアクセスサイクルをダイナミック型RAMのリフレッシュに必要な期間だけ選択的に延長する機能を持たせることで、製品チップのリードオンリメモリに対するアクセスサイクル数を評価チップのリフレッシュサイクルを必要とするダイナミック型RAMのアクセスサイクルと合致させることができるという効果が得られる。

0075

(4)上記(1)項及び(2)項において、製品チップ及び評価チップのバスステータスコントローラに、リードオンリメモリ又はダイナミック型RAMに対する通常アクセスを、リフレッシュ要求信号又は疑似リフレッシュ要求信号より優先して受理させるとともに、評価チップのバスステータスコントローラに、待ち合わせとなったリフレッシュサイクルを、ダイナミック型RAM以外の機能ブロックに対する他のバスコマンドが実行され、又はバスコマンドが実行されていない間に選択的に実行する機能を持たせることで、マイクロコントローラの製品チップの処理能力に対する評価チップのダイナミック型RAMのリフレッシュサイクルの影響を抑制することができるという効果が得られる。
(5)上記(4)項において、リフレッシュ要求信号又は疑似リフレッシュ要求信号の生成周期を、ダイナミック型RAMの規定されたリフレッシュ周期より短くすることで、リフレッシュサイクルが待ち合わせを受けることによりリフレッシュ周期が規定値を超え、ダイナミック型RAMの保持データが失われるのを防止することができるという効果が得られる。

0076

(6)上記(1)項ないし(5)項において、評価チップのダイナミック型RAMに、それぞれ異なるロウアドレスを選択状態としたまま待機状態とされ、対応するロウアドレスストローブ信号が有効レベルとされることで択一的に指定される複数のバンクを設けることで、ロウミスヒットの発生確率を低減し、製品チップ及び評価チップのアクセスサイクルを実質同一化したことによるマイクロコントローラの処理能力低下を抑制できるという効果が得られる。

0077

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1及び図3において、マイクロコントローラの製品チップ及び評価チップは、必ずしも図示されるすべての機能ブロックを備える必要はないし、逆に他の各種機能ブロックを含むこともできる。マイクロコントローラのブロック構成及びバス構成等は、この実施例による制約を受けることなく種々の実施形態をとりうる。

0078

図2図4ならびに図7において、バスステータスコントローラBSC及びBSCEのブロック構成は、各実施例による制約を受けないし、中央処理ユニットCPU及びバスステータスコントローラBSC又はBSCEとリードオンリメモリROM又はダイナミック型RAMとの間の接続形態も同様である。各信号の名称及び有効レベルならびにビット数等は、種々の実施形態をとりうる。

0079

図5図6ならびに図8において、各信号の絶対的なレベル及び時間関係は、本発明の主旨に何ら影響を与えない。また、内部クロック信号CPIの各サイクルとコマンド又はリフレッシュサイクル等との関係等は、これらの実施例による制約を受けないし、各信号の有効レベル等についても同様である。

0080

さらに、以上の実施例では、ROMリードコマンド、つまり製品チップのリードオンリメモリROM又は評価チップのダイナミック型RAM(DRAM)の読み出し動作についてのみ触れてきたが、同様な方法は、リードオンリメモリROM又はダイナミック型RAM(DRAM)の書き込み動作にも応用できる。ただし、リードオンリメモリROM及びダイナミック型RAMに対する書き込みは、その頻度が極めて少なく、エミュレーションの対象にもなりにくい。

0081

以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコントローラに適用した場合について説明したが、それに限定されるものではなく、例えば、シングルチップマイクロコンピュータASIC特定用途向け集積回路)等にも適用できる。この発明は、少なくともその製品チップにリードオンリメモリを内蔵し、かつリードオンリメモリの代替メモリとしてダイナミック型RAMを内蔵する評価チップを有する論理集積回路装置ならびにこれを含む装置又はシステムに広く適用できる。

発明の効果

0082

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、マイクロコントローラ等の製品チップに内蔵されるリードオンリメモリのアクセスサイクルを、その評価チップにリードオンリメモリの代替メモリとして内蔵されるダイナミック型RAMのアクセスサイクルと実質同一サイクル数となるように構成することで、製品チップのリードオンリメモリに対するアクセスサイクル数を評価チップのダイナミック型RAMに対するアクセスサイクルと合致させ、マイクロコントローラ等の規定マシンサイクルでの完全エミュレーションを実現することができる。

0083

上記マイクロコントローラ等において、評価チップに設けられるダイナミック型RAMを、前回アクセスされたロウアドレスを選択状態としたまま待機状態とするRASダウン状態とし、評価チップに、ダイナミック型RAMのアクセスに際して出力されるアドレスのうちロウアドレスに対応する部分と前回のロウアドレスとが一致したことを識別するアドレス比較回路を含むバスステータスコントローラを設けるとともに、製品チップのバスステータスコントローラにも同様なアドレス比較回路を設け、ロウアドレスがミスヒットしたときはリードオンリメモリに対するアクセスサイクルを選択的に所定期間だけ延長する機能を持たせることで、起動サイクルとしてロウアドレスサイクル及びカラムアドレスサイクルを必要とするダイナミック型RAMを、1サイクルでアクセスすることができるとともに、マイクロコントローラ等の製品チップのリードオンリメモリに対するアクセスサイクル数を、上記のように評価チップのダイナミック型RAMに対するアクセスサイクルと合致させることができる。

0084

上記マイクロコントローラ等において、評価チップのバスステータスコントローラに、所定の周期でダイナミック型RAMのリフレッシュサイクルを実行するためのリフレッシュコントローラを設け、製品チップのバスステータスコントローラにも、上記所定の周期で疑似リフレッシュ要求信号を生成する疑似リフレッシュコントローラを設けるとともに、製品チップ及び評価チップのバスステータスコントローラに、リフレッシュ要求信号又は疑似リフレッシュ要求信号を通常アクセスより優先して受理させ、製品チップのバスステータスコントローラに、疑似リフレッシュ要求信号が有効レベルとされたときリードオンリメモリに対するアクセスサイクルをリフレッシュサイクルに必要な期間だけ選択的に延長する機能を持たせることで、マイクロコントローラ等の製品チップのリードオンリメモリに対するアクセスサイクル数を、リフレッシュサイクルが必要なダイナミック型RAMに対するアクセスサイクルと合致させることができる。

0085

上記マイクロコントローラ等において、製品チップ及び評価チップのバスステータスコントローラに、リードオンリメモリ又はダイナミック型RAMに対するアクセスを、リフレッシュ要求信号又は疑似リフレッシュ要求信号より優先して受理させるとともに、評価チップのバスステータスコントローラに、待ち合わせとなったリフレッシュサイクルを、ダイナミック型RAM以外に対する他のバスコマンドが実行され、又はバスコマンドが実行されていない間に実行する機能を持たせることで、マイクロコントローラの製品チップの処理能力に対するダイナミック型RAMのリフレッシュサイクルの影響を抑制できる。

0086

このとき、リフレッシュ要求信号又は疑似リフレッシュ要求信号の生成周期をダイナミック型RAMの規定リフレッシュ周期より短くすることで、リフレッシュサイクルが待ち合わせを受けることによりリフレッシュ周期が規定値を超え、ダイナミック型RAMの保持データが失われるのを防止できる。

0087

上記マイクロコントローラ等において、評価チップを構成するダイナミック型RAMに、それぞれ異なるロウアドレスを選択状態としたまま待機状態とされ、対応するロウアドレスストローブ信号が有効レベルとされることで択一的に指定される複数のバンクを設けることで、ロウミスヒットとなる確率を低減し、製品チップ及び評価チップのアクセスサイクルを実質同一化したことによるマイクロコントローラの処理能力低下を抑制することができる。

図面の簡単な説明

0088

図1この発明が適用されたマイクロコントローラの製品チップの第1の実施例を示すブロック図である。
図2図1のマイクロコントローラの製品チップの一実施例を示す部分的な接続図である。
図3この発明が適用されたマイクロコントローラの評価チップの第1の実施例を示すブロック図である。
図4図3のマイクロコントローラの評価チップの一実施例を示す部分的な接続図である。
図5図1ないし図4のマイクロコントローラの製品チップ及び評価チップのロウミスヒット時の一実施例を示すタイミング図である。
図6図1ないし図4のマイクロコントローラの製品チップ及び評価チップのリフレッシュ時の一実施例を示すタイミング図である。
図7この発明が適用されたマイクロコントローラの評価チップの第2の実施例を示す部分的な接続図である。
図8この発明が適用されたマイクロコントローラの製品チップ及び評価チップのリフレッシュ時の第3の実施例を示すタイミング図である。

--

0089

CPU……中央処理ユニット、CPG……クロック発生回路、IBUS……内部バス、PBUS……周辺バス、BSC……バスステータスコントローラ、ROM……リードオンリメモリ、SRAM……スタティック型RAM(ランダムアクセスメモリ)、DMAC……ダイレクトメモリアクセスコントローラ、INTC……割り込みコントローラ、SCI……シリアルコミュニケーションインタフェース、TIM……タイマー回路、A/D……アナログ・デジタル変換回路、IOP1〜IOP5……入出力ポート、XTAL……水晶発振子、XTAL,EXTAL……水晶発振子接続端子、HSTBYb……スタンバイ信号又はその入力端子、RESb……リセット信号又はその入力端子、VCC……電源電圧又はその入力端子、VSS……接地電位又はその入力端子。
CPI……内部クロック信号、BCMD……バスコマンド又はコマンドバス、BRDYb……バスレディ信号、IAB……内部アドレスバス、IDB……内部データバス、ROMC……メモリ(ROM)コントローラ、ADDC……アドレス比較回路、RFCP……疑似リフレッシュコントローラ、RFQP……疑似リフレッシュ要求信号、MSROMb……モジュール選択信号、MRWb……リードライト信号、DSIZE……データサイズ指定信号。
BSCE……バスステータスコントローラ、DRAM……ダイナミック型RAM。
DRAMC……メモリ(DRAM)コントローラ、RFCE……リフレッシュコントローラ、RFQ……リフレッシュ要求信号、RFAD……リフレッシュアドレス信号、MADD……アドレス信号、RASb……ロウアドレスストローブ信号、CASb……カラムアドレスストローブ信号。
IF……インタフェース回路、BANK0〜BANKm……バンク、RAS0b〜RASmb……ロウアドレスストローブ信号。

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