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技術 エラー検出回路及びエラー検出方法

出願人 株式会社東芝
発明者 古橋忍佐藤信宏
出願日 1998年9月10日 (22年5ヶ月経過) 出願番号 1998-256924
公開日 2000年3月31日 (20年10ヶ月経過) 公開番号 2000-090594
状態 拒絶査定
技術分野 エラー検出又は訂正、試験 符号誤り検出・訂正
主要キーワード 加算結果データ サブヘッダー フォーマットモード ディスクドライブ機構 計算期間 訂正エラー ホスト転送 符号配列
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課題

エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるアルゴリズムを採用したCD−ROMデコーダに対して、エラー検出能力がより高められるエラー検出回路及びエラー検出方法を提供すること。

解決手段

デコーダ20内のエラー検出回路201は、ディスクプレーヤ側からデコードシステム内に送られてくるエラー訂正のためのECCパリティを含んだデータを入力し、このデータの入力順にECCを用いたP訂正及びQ訂正のシンドローム計算を行うECCエラー検出部21を含んでいる。

概要

背景

光ディスク再生装置は、CD−ROM等、高速回転での再生に伴い、再生速度の向上、データの高レート転送が要求されている。一般に、ディスクのデータは、プレーヤ側でのエラー訂正系の機構を経てデコードシステム側に転送される。ディスクのデータはセクタと呼ばれるデータのブロックに分かれてデコードシステム内に送られてくる。

このデコードシステムに送られてくるセクタ毎のデータには、例えば、ブロック先頭を表わす同期信号SYNC、位置やモードフォームの情報を有するHEADERSUBHEADER、ユーザの情報を有するUSERDATA、エラー検出コードEDC、エラー訂正用の符号であるECCパリティ等が含まれている。なお、これらのデータの内容は、フォーマットモードによって異なる(上記フォーマットモードは、MODE2FORM1というCD−ROMフォーマットモードにおける1セクタのデータ内容である)。

デコードシステム内のデコーダ(例えばCD−ROMデコーダ)は、バッファRAMに対して、そのデータ書き込み、ホストコンピュータへの転送、及びエラー訂正(これに先立つエラー検出)等のアクセスを、ディスクの再生速度に逆比例した時間内に終了させることが重要である。

デコードシステム内に送られてくるセクタ毎のデータに関し、デコーダでは定められたアルゴリズムに基づきエラー訂正処理がなされる。この定められたアルゴリズムは2種類あり、次のどちらかが採用されている。

第1のアルゴリズムは、エラーの有無に関係なく必ず一通りエラー訂正処理が実行されるというものである。第2のアルゴリズムは、エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるというものである。

第1のアルゴリズムを採用した場合、ディスクの再生速度の向上に伴い、バッファRAMに対するアクセス能力を非常に高くする必要がある。各セクタ毎に必ず行われるエラー訂正のための一連アクセス動作を、次のセクタのデータが転送される前に完了させたいからである。

これに対し、第2のアルゴリズムは、デコードシステム内に送られてくるセクタ毎のデータに予め含まれているEDC(エラー検出コード)及びIPFフラグ(例えばC2訂正のためのフラグ、C2訂正不能フラグまたは補正フラグ等)を利用し、エラー訂正処理の必要性を判断する。これにより、エラー訂正処理の必要が無ければ、エラー訂正処理を実行せずにホストコンピュータへのデータ転送を行うことができる。

上記EDCは、ディスク上のデータとして含まれている。また、IPFフラグは、プレーヤ側でのデータ処理においてエラー訂正系を経て付加される。よって、EDCやIPFフラグの利用は、デコードシステム内のバッファRAMアクセスを必要としないエラー検出手段といえる。このようなエラー検出手段では、バッファRAMの性能向上、すなわちECCの処理速度の向上に苦慮する必要はない。

このような第2のアルゴリズムを採用したデコードシステムによれば、少なくとも一部のデータ転送は、エラー訂正処理を実行する時間を省くことが期待できる。このため、ホストコンピュータへのデータ転送を早く実行することができる。これにより、高速アクセスタイムを有するデコードシステムが構築される。

概要

エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるアルゴリズムを採用したCD−ROMデコーダに対して、エラー検出能力がより高められるエラー検出回路及びエラー検出方法を提供すること。

デコーダ20内のエラー検出回路201は、ディスクのプレーヤ側からデコードシステム内に送られてくるエラー訂正のためのECCパリティを含んだデータを入力し、このデータの入力順にECCを用いたP訂正及びQ訂正のシンドローム計算を行うECCエラー検出部21を含んでいる。

目的

この発明は、上記事情を考慮し、その課題は、ディスクのプレーヤ側からデコードシステム内に送られてくるセクタ毎のデータに関し、エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるアルゴリズムを採用したデコーダに対して、エラー検出能力がより高められるエラー検出回路及びエラー検出方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

ディスクプレーヤ側からデコードシステム内に送られてくるエラー訂正のためのECCパリティを含んだデータを入力する入力部と、前記データの入力順にECCを用いた少なくともP訂正及びQ訂正いずれかののシンドローム計算を行うECCエラー検出部とを具備したことを特徴とするエラー検出回路

請求項2

前記ECCエラー検出部は、P訂正S0 の全列の和が0であるか否かを検出する回路と、P訂正S1 の全列の和が0であるか否かを検出する回路と、Q訂正S0 の全列の和が0であるか否かを検出する回路と、Q訂正S1の全列の和が0であるか否かを検出する回路とを含むことを特徴とする請求項1記載のエラー検出回路。

請求項3

ディスクのプレーヤ側からデコードシステム内に送られメモリ蓄積されるエラー訂正のためのECCパリティを含んだデータを入力する入力部と、前記データのECCを用いた少なくともP訂正、Q訂正いずれかのシンドローム計算を行うECCエラー検出部とを具備したことを特徴とするエラー検出回路。

請求項4

記入力部は、前記データを蓄積するメモリへの経路より短い経路でデータが到達することを特徴とする請求項3記載のエラー検出回路。

請求項5

前記ECCエラー検出部は、P訂正S0 の全列の和が0であるか否かを検出する回路と、P訂正S1 の全列の和が0であるか否かを検出する回路と、Q訂正S0 の全列の和が0であるか否かを検出する回路と、Q訂正S1の全列の和が0であるか否かを検出する回路とを含むことを特徴とする請求項3記載のエラー検出回路。

請求項6

ディスクのプレーヤ側からデコーダ側に送られてくる少なくともエラー訂正のためのECCパリティが付加された所定のデータを順次入力し、前記デコーダ側におけるエラー訂正処理をする前に、前記データの入力順にECCを利用した積和演算をすることにより、前記エラー訂正処理をするか否かを決める信号を得ることを特徴とするエラー検出方法

請求項7

前記エラー訂正処理をするか否かを決める信号は、P訂正S0 の全列の和が0であるか否かを検出する信号と、P訂正S1 の全列の和が0であるか否かを検出する信号と、Q訂正S0 の全列の和が0であるか否かを検出する信号と、Q訂正S1 の全列の和が0であるか否かを検出する信号との総和に応じた信号であることを特徴とする請求項6記載のエラー検出方法。

請求項8

ディスクのプレーヤ側からデコーダ側に送られてくる少なくともエラー訂正のためのECCパリティが付加された所定のデータを順次入力し、メモリに蓄積する過程で、前記データの入力順にECCを利用した積和演算をすることにより、前記所定のデータがすべてメモリに蓄積された時点で、前記データにエラーがあるか否かを示す信号を得ていることを特徴とするエラー検出方法。

請求項9

前記データにエラーがあるか否かを示す信号は、P訂正S0の全列の和が0であるか否かを検出する信号と、P訂正S1 の全列の和が0であるか否かを検出する信号と、Q訂正S0 の全列の和が0であるか否かを検出する信号と、Q訂正S1 の全列の和が0であるか否かを検出する信号との総和に応じた信号であることを特徴とする請求項8記載のエラー検出方法。

技術分野

0001

本発明は、光ディスク再生時のエラー訂正に係るエラー検出回路に関する。

背景技術

0002

光ディスク再生装置は、CD−ROM等、高速回転での再生に伴い、再生速度の向上、データの高レート転送が要求されている。一般に、ディスクのデータは、プレーヤ側でのエラー訂正系の機構を経てデコードシステム側に転送される。ディスクのデータはセクタと呼ばれるデータのブロックに分かれてデコードシステム内に送られてくる。

0003

このデコードシステムに送られてくるセクタ毎のデータには、例えば、ブロック先頭を表わす同期信号SYNC、位置やモードフォームの情報を有するHEADERSUBHEADER、ユーザの情報を有するUSERDATA、エラー検出コードEDC、エラー訂正用の符号であるECCパリティ等が含まれている。なお、これらのデータの内容は、フォーマットモードによって異なる(上記フォーマットモードは、MODE2FORM1というCD−ROMフォーマットモードにおける1セクタのデータ内容である)。

0004

デコードシステム内のデコーダ(例えばCD−ROMデコーダ)は、バッファRAMに対して、そのデータ書き込み、ホストコンピュータへの転送、及びエラー訂正(これに先立つエラー検出)等のアクセスを、ディスクの再生速度に逆比例した時間内に終了させることが重要である。

0005

デコードシステム内に送られてくるセクタ毎のデータに関し、デコーダでは定められたアルゴリズムに基づきエラー訂正処理がなされる。この定められたアルゴリズムは2種類あり、次のどちらかが採用されている。

0006

第1のアルゴリズムは、エラーの有無に関係なく必ず一通りエラー訂正処理が実行されるというものである。第2のアルゴリズムは、エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるというものである。

0007

第1のアルゴリズムを採用した場合、ディスクの再生速度の向上に伴い、バッファRAMに対するアクセス能力を非常に高くする必要がある。各セクタ毎に必ず行われるエラー訂正のための一連アクセス動作を、次のセクタのデータが転送される前に完了させたいからである。

0008

これに対し、第2のアルゴリズムは、デコードシステム内に送られてくるセクタ毎のデータに予め含まれているEDC(エラー検出コード)及びIPFフラグ(例えばC2訂正のためのフラグ、C2訂正不能フラグまたは補正フラグ等)を利用し、エラー訂正処理の必要性を判断する。これにより、エラー訂正処理の必要が無ければ、エラー訂正処理を実行せずにホストコンピュータへのデータ転送を行うことができる。

0009

上記EDCは、ディスク上のデータとして含まれている。また、IPFフラグは、プレーヤ側でのデータ処理においてエラー訂正系を経て付加される。よって、EDCやIPFフラグの利用は、デコードシステム内のバッファRAMアクセスを必要としないエラー検出手段といえる。このようなエラー検出手段では、バッファRAMの性能向上、すなわちECCの処理速度の向上に苦慮する必要はない。

0010

このような第2のアルゴリズムを採用したデコードシステムによれば、少なくとも一部のデータ転送は、エラー訂正処理を実行する時間を省くことが期待できる。このため、ホストコンピュータへのデータ転送を早く実行することができる。これにより、高速アクセスタイムを有するデコードシステムが構築される。

発明が解決しようとする課題

0011

ディスクのプレーヤ側からデコードシステム内に送られてくるセクタ毎のデータに関し、デコーダでは、エラーの有無に関係なく全データに対しエラー訂正処理が実行される第1のアルゴリズム、エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行される第2のアルゴリズムいずれかが採用されている。

0012

ディスクの再生速度が上がれば、ECCの処理速度の向上に苦慮する第1のアルゴリズムよりも、EDC及びIPFフラグを用いてエラー訂正処理をするか否かを判断する第2のアルゴリズムを採用する方が有利である。第2のアルゴリズムを採用する方がデータの転送速度は上げられるし、バッファRAMの回路規模は変更不要であるし、コスト的にも安価で済むからである。

0013

しかしながら、EDCは、セクタ毎のデータのエラー訂正のために付加されたECCパリティ(エラー訂正符号)をも含めたデータの正誤については関知するところではない。このECCパリティ自体はEDCによるエラー検出の対象ではないからである。

0014

また、IPFフラグは、プレーヤ側が独自のアルゴリズムを用いることによって付加される情報であるため、信頼性という意味において絶対ということは言えない。

0015

従って、ディスクの再生速度の向上に伴い、EDCやIPFフラグのみから、エラー訂正をしない判断が下されることは、ディスクの再生において高信頼性を得るには必ずしも十分とはいえない。

0016

この発明は、上記事情を考慮し、その課題は、ディスクのプレーヤ側からデコードシステム内に送られてくるセクタ毎のデータに関し、エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるアルゴリズムを採用したデコーダに対して、エラー検出能力がより高められるエラー検出回路及びエラー検出方法を提供することにある。

課題を解決するための手段

0017

この発明のエラー検出回路は、ディスクのプレーヤ側からデコードシステム内に送られてくるエラー訂正のためのECCパリティを含んだデータを入力する入力部と、前記データのECCを利用したP訂正またはQ訂正もしくは両方のシンドローム計算を行うECCエラー検出部とを具備したことを特徴とする。

0018

この発明のエラー検出方法は、ディスクのプレーヤ側からデコーダ側に送られてくる少なくともエラー訂正のためのECCパリティが付加された所定のデータを入力し、前記デコーダ側におけるエラー訂正処理をする前に、前記データの入力順にECCを利用した積和演算をすることにより、前記エラー訂正処理をするか否かを決める信号を得ることを特徴とする。

0019

この発明のエラー検出回路またはエラー検出方法によれば、エラー訂正のために付加されたECCパリティを用いてデコードシステム内に入力された順番で積和演算することで、エラー検出の精度が上がる。

発明を実施するための最良の形態

0020

図1は、この発明の第一の実施形態に係るエラー検出回路を含むディスクの読み出しデータデコードするデコードシステム側及びその前段であるプレーヤ側の主な回路ブロック図を示している。

0021

モータ10は、ディスク11の回転を制御する。ピックアップ12は、ディスク11上にレーザー光照射しその反射光受光する。受光に対応した再生信号RFアンプ13で波形等価され、RF信号として生成される。その後、RF信号は、ピックアップ系のサーボ回路15の制御や信号処理回路14の制御に用いられる。

0022

信号処理回路14には、データスライサPLL(Phased Locked Loop)及び同期信号分離回路やエラー訂正系の処理回路等が含まれる。すなわち、プレーヤ側でのエラー訂正処理を経たデータ信号は、デコードシステム側、つまりデコーダ20に供給される。

0023

デコーダ20のブロックにはエラー検出回路201及びエラー訂正回路202が含まれている。システムコントローラマイコン)26は、前記サーボ回路15や信号処理回路14の制御を行うと共に、このデコーダ20を制御する。すなわち、エラー検出回路201からの検出結果からデコーダ20におけるデータ信号のさらなる訂正の必要性を判断し、エラー訂正回路202を制御する。

0024

デコーダ20におけるデータは、バッファRAM25にバッファリングされ(蓄積され)、ディスクドライブ機構の外側のホストコンピュータ27へ高速に転送される。また、ディジタルオーディオ信号が記録されているディスクを再生している時は、オーディオ用のD/A変換器(DAC)2 8へデータが送られてオーディオ信号が再生される。

0025

この発明では、エラー検出回路201により、デコーダ20に送られてくるデータにエラーが含まれていると判断した時のみエラー訂正処理が実行されるアルゴリズムを採用している。

0026

この発明に係るエラー検出回路201は、ECCエラー検出を含むエラー検出回路である。すなわち、従来ではエラー検出の対象でなかったECC(Pパリティ及びQパリティのエラー訂正符号)自体の正誤について注目したものである。

0027

より具体的に、この発明に係るエラー検出回路201は、ディスクのプレーヤ側からデコードシステム内に送られてくるエラー訂正のためのECCパリティを含んだデータを入力する入力部Dinと、データの入力順にECCを用いたP訂正及びQ訂正のシンドローム計算を行うECCエラー検出部21とを有する。

0028

この発明では、エラー訂正回路202でのエラー訂正前に、ECCエラー検出部21により、ECCを利用したエラー検出を可能とする。これにより、エラー検出能力が格段に高められるエラー検出回路201が実現可能である。以下、ECCエラー検出の技法及びエラー検出回路201の構成について説明する。

0029

CD- ROMのエラー訂正のアルゴリズムでは、1セクタのデータ2352バイトから同期パターン12バイトを除いた2340バイト(e0 〜e2339)を、偶数番目の入力データの配列(e0 ,e2 , e4 , …〜e2338)と、奇数番目の入力データの配列(e1 ,e3 , e5 , …〜e2339)の各1170バイトの2面に分け、同時にエラー訂正処理が実行される。エラー訂正のシンドローム計算は2面とも同様に行われる。

0030

この発明のエラー検出は、エラー訂正処理を行う前において、入力データ順にECCを用いたP訂正及びQ訂正のシンドローム計算を行うものである。従って、実際の処理では上記エラー訂正のアルゴリズムのように2面に分けることは行わず、入力される2340バイトは順に処理が進められる。

0031

しかし、以降の説明の便宜上、1170のデータ配列として取り扱う。これは隣り合う偶数番目の入力データと奇数番目の入力データ(例えばe0 とe1 )が、2面に分けた際に同じ位置にあるため、同じ一つの意味を持つデータ構成(例えばd0 )になることからである。よって以降、隣り合う2つのデータを一つにまとめた1170のデータ配列として説明していく。

0032

図2は、1170個のデータ構成を持つデータ配列の概念図である。図2中、1つのデータを示す4桁の数字は、単に入力順の番号を示しているのみである。ヘッダーユーザーデータ及び未使用データ領域(digital 0)は、Np(=42)×M(=0〜23)のデータ配列で構成される。

0033

このようなデータ配列に対して、P系列とQ系列の2つの方向にそれぞれGF(28 )で定義される(GFは、ガロアフィールドガロア体))リードソロモン符号誤り訂正のための符号(データともいう)が置かれる(Pパリティ、Qパリティ)。図2では便宜上、Pパリティ、Qパリティとも下方に並べた。

0034

このPパリティ、Qパリティを用いてシンドローム計算することにより、各データ系列の1バイトのエラー訂正あるいは2バイトのエラーの検出が可能である。この発明では、シンドローム計算を工夫してエラー検出に利用するのである。図2中において、データ配列に対するP系列とQ系列の2つのシンドローム計算の方向を示している。

0035

図3は、上記のうちQ訂正に関するシンドローム計算を分かりやすく示したデータ配列の構成を示す概念図である。ヘッダー、ユーザーデータ、未使用データ領域(digital 0)及びPパリティは、Nq(=0〜25)×M(=42)のデータ配列で構成される。Qパリティの配列は、図3中Q0 パリティ、Q1 パリティとして、データ配列M(=42)の隣に並べた構成となっている。

0036

図3によれば、Q訂正のシンドローム計算方向は、図のようにM方向(横方向矢印)に定められる。Q訂正のシンドローム計算は、Pパリティの配列部にも及ぶ。各P,Q訂正のシンドロームは以下の式で示される。なお、uは、所定数の入力データの配列体、αはガロア体の根である。

0037

0038

各列のエラーが無いときに、このシンドロームの演算結果が0(ゼロ)になる。この特徴を利用して、各Q,Pの全列(Q:26列、P:43列)のS0 、S1 の総和がすべて0になったときに、このセクタにはエラーデータが含まれていないことを判断することが可能である。各P系列,Q系列の全列の和は、次の計算式で計算できる。なお、dは、入力データを示す。

0039

0040

まず、この発明のエラー検出に係る、P訂正に関するシンドローム計算について説明する。P訂正S0シンドロームの全列の和は、データの加算のみである。従って、入力データを順に全て加算することで求められる((5)式参照)。

0041

一方、P訂正のS1シンドロームは、図2に示した縦のP系列に対し、(2)式を計算したものである。Npの0から42列までのS1 を全てたせば、全列の和が求まる。

0042

ここで、入力データ順に上記S1 の計算ができれば、回路規模を小さくすることができるので、以下の手順でS1 の全列の和を計算する。GF(28 )で表わしたガロア体は、x(y+ z)= xy+ xzを満たすことにより、次式で表わせる。

0043

0044

上記(9)式を利用して入力データ順に積和演算することができる。図1における1番上の列(0列目)の加算結果の(d0 +d1 +…+d40+d41+d42)をA0 とし、このA0 に対しα倍する。
αA0
次に2番目の列の加算結果(d43+d44+…+d83+d84+d85)をA1 とし、前の計算結果に加算する。
αA0 +A1
この結果を再びα倍する。
α(αA0 +A1 )=α2 A0 +αA1
同様に計算していくと、
α25A0 +α24A1 +…+α2 A23+αA24+A25
となり、(6)式の計算が求められ、P訂正S1 の全列の和となる。

0045

図4は、この発明のエラー検出回路に係る、上述したP訂正のデータ系列に関するデータ入力順のS1シンドローム計算の概念図である。上述の計算が(6)式に相当することを示している。

0046

図5は、この発明のエラー検出回路に係る、データ入力順に計算が行えるP訂正シンドローム計算回路を示す回路図であり、前記図1のECCエラー検出部21に含まれる一部の回路例である。

0047

図5は、P訂正S0シンドローム計算をし、計算結果出力PS0 allを得るP訂正S0シンドローム計算回路部101と、P訂正S1 シンドローム計算をし、計算結果出力PS1 allを得るP訂正S1 シンドローム計算回路部102を含んでいる。

0048

P訂正S0シンドローム計算は、入力データを順に全て加算することで求められる((5)式参照)。従って、P訂正S0 シンドローム計算の回路部101は、入力データをエクスクルーシブOR(排他的論理和加算器30とシフトレジスタ(SR)40に繰り返し通して順次加算する構成が提供される。これにより、データd1117まで加算された時点で、計算結果出力PS0 allを得る。

0049

また、P訂正S1シンドローム計算は、上記図4に示した概念図のとおり、各列の加算結果毎にα倍していく。従って、P訂正S1 シンドローム計算の回路部102は、入力データをエクスクルーシブOR(排他的論理和)加算器31とシフトレジスタ(SR)41に繰り返し通して順次加算する構成と、各43個のデータ列内の加算が終わる43進毎にセレクタ61が乗算器51を通る経路を選択する構成が提供される。

0050

上記構成により、43進毎に加算列がα倍される動作を伴い、加算器31によりデータd1117まで加算された時点で、P訂正S1シンドローム計算結果出力PS1 allを得る(つまり、最終のデータ列d1075〜d1117に関してはα倍されない)。

0051

なお、入力クロックは、例えば図1中のシステムコントローラ26から与えられ、各シフトレジスタ40,41及び43進カウンタ62の制御用クロックとなる。43進カウンタ62は、セレクタ61を制御する。すなわち、セレクタ61は、各列の入力加算が終わる43進毎に、加算データがα倍される“1”側が選択され、それ以外は“0”側が選択される。

0052

次に、この発明のエラー検出に係る、Q訂正に関するシンドローム計算について説明する。Q訂正S0シンドロームの全列の和は、データの加算のみである。従って、入力データを順に全て加算することで求められる。

0053

一方、Q訂正S1シンドロームは、図2に示した斜めのデータ系列に対し、(8)式を計算することにより求められる。ここでも、入力データ順に計算するために以下の手順で計算する。

0054

図6(a),(b)は、いずれもQ訂正のデータ系列を示す概念図である。図6(a)は、前記図2と同様にQ訂正の計算概念を分かりやすくしたデータ系列を表わしており、図6(b)は、前記図2と同様のデータ系列を表わしている(ただし、Qパリティの符号(Q0 パリティ、Q1 パリティ)の配列は図2と同様に横方向に並べてある)。dは、入力データを表わし、小さい添え字入力順番号を示している。

0055

上記データ系列は、1列目が全てα44、2列目がα43、3列目がα42、…最後の列がα0 となることに注目する。最初のデータd0 に対してα倍する。αd0次に2番目のデータをαd0 に加算し、再びα倍する。
α(αd0 +d1 )=α2 d0 +αd1
同様にしてPパリティまで計算すると、次式となる。
α42d0 +α41d1 +α40d2 +…+α2 d40+αd41+d42
このようにして、全列(26列)を計算し、全て加算する。しかし、この方法では順次入ってくるデータに対し、1列加算毎にデータを保存(ラッチ)する必要が生じてしまう。そこで、次のように工夫する。

0056

図7は、この発明のエラー検出回路に係る、Q訂正のデータ系列に関するデータ入力順のS1シンドローム計算の概念図である。ただし、ここでは説明の便宜上、Qパリティの配列の部分は示されていない。Q系列の1列目の積和演算結果をβ0 、2列目の積和演算結果をβ1とすると、次式のように表わせる。

0057

0058

1列の積和演算終了ごとにα-42 を掛けることにより、α42でくくれるので、入力データに対し、ラッチすること無く積和演算することができる。このようにして、入力データd0 からd1117までの積和演算の結果をXとし、Q0パリティの加算結果をY、Q1 パリティの加算結果をZとすると、Q訂正S1 の全列の和は、次式で求められる。
α2 X+αY+Z …(11)

0059

図8は、この発明のエラー検出回路に係る、上述したQ訂正のデータ系列に関するデータ入力順のS1シンドローム計算の概念図である。Qパリティのデータ配列(d1118〜d1169)は、前記図2におけるQ訂正の計算方向の配列を反映させた配列を示した。

0060

図9は、上述の計算式(11)が(6)式と等価であることを証明するため、図6(a)データ配列を計算の便宜上置き換えたデータ配列を示している。この図9の置き換えたデータ配列を参照して、以下、(11)式と(6)式をそれぞれ展開し、検証する。

0061

0062

図10は、この発明のエラー検出回路に係る、データ入力順に計算が行えるQ訂正シンドローム計算回路を示す回路図であり、前記図1のECCエラー検出部21に含まれる一部の回路例である。

0063

図10は、Q訂正S0シンドローム計算をし、計算結果出力QS0 allを得るQ訂正S0シンドローム計算回路部103と、Q訂正S1 シンドローム計算をし、計算結果出力QS1 allを得るQ訂正S1 シンドローム計算回路部104を含んでいる。

0064

Q訂正S0シンドローム計算は、入力データを順に全て加算することで求められる((7)式参照)。従って、Q訂正S0 シンドローム計算の回路部103は、入力データをエクスクルーシブOR(排他的論理和)加算器30とシフトレジスタ(SR)40に繰り返し通して順次加算する構成が提供される。これにより、データd1169まで加算された時点で、計算結果出力QS0 allを得る。

0065

また、Q訂正S1シンドローム計算は、上記図7に示した概念図のとおり、各入力データ列42個それぞれの入力データの加算毎にα倍していき、各入力データ列の最後のデータ(43個目のデータ)が加算された後毎にα-42 倍していく。この計算はPパリティの配列であるd 1032 〜d1117にも行われる。ただし、Pパリティの最後のデータd1117が加算された後においては、加算結果データのα-42 倍はしない。

0066

ここまでの加算結果をα倍し、さらにQ0パリティの符号配列と加算する。その結果をα倍し、さらに、Q1 パリティの符号配列の加算結果が加算される((11)式参照)。

0067

従って、図10に示すように、Q訂正S1シンドローム計算の回路部104は、入力データをエクスクルーシブOR(排他的論理和)加算器31とシフトレジスタ(SR)41に通す構成、さらに、乗算器51,52及びトライステートバッファ71,72,73の構成を含む。トライステートバッファ71,72,73いずれかの出力は、加算器31に被加算データとして戻される。これにつき、以下に説明する。

0068

乗算器51は、上述のように、各入力データ列42個それぞれの入力データ毎にシフトレジスタ(SR)41からのデータ出力をα倍する。また、Q0パリティの符号配列の加算結果をα倍する。

0069

トライステートバッファ72は、信号A1Gにより、上記のようなデータ出力をトランスファ制御する。すなわち、信号A1Gが活性レベル(“H”レベル)であるとき、乗算器51からの出力は加算器31へ伝達される。

0070

乗算器52は、上述のように、各入力データ列それぞれにおける最後のデータ(43個目のデータ)が加算された後毎にシフトレジスタ(SR)41からのデータ出力をα-42 倍する。Pパリティの最後のデータd1117が加算された後では、加算結果データのα-42 倍はしない。

0071

トライステートバッファ73は、信号AM42Gにより、上記のようなデータ出力をトランスファ制御する。すなわち、信号AM42Gが活性レベル(“H”レベル)であるとき、乗算器52からの出力は加算器31へ伝達される。

0072

トライステートバッファ71は、Qパリティのデータd1118〜d1169の加算に関するシフトレジスタ(SR)41からの被加算データとしての出力をトランスファ制御する。すなわち、信号A0Gが活性レベル(“H”レベル)のときは、シフトレジスタ(SR)41からの出力は加算器31へ伝達される。

0073

図11は、上記図10中のトライステートバッファ71,72,73をトランスファ制御する各信号A0G,A1G,AM42Gのタイミン波形図である。すなわち、図10のシフトレジスタ(SR)41からの出力に関し、データ入力に応じて、乗算器51を介する経路、乗算器52を介する経路、直接伝達される経路の3つのうち、適切な経路が有効になるように制御される。例えば、図1中に示すシステムコントローラ26が、上記各信号A0G,A1G,AM42Gを生成する。

0074

上記構成の回路部104により、データd1169まで加算された時点で、計算結果出力QS1 allを得る。なお、入力クロックは、例えば図1中のシステムコントローラ26から与えられ、各シフトレジスタ40,41制御用のクロックとなる。

0075

図12は、この発明のエラー検出回路を適用したエラー判定アルゴリズムタイミングチャートである。また、図13は、種類別のCD−ROMフォーマットを示す1つのセクタのデータ構成図である。

0076

まず、図13を説明する。図に示すように、CD−ROMのフォーマットには、モード0からモード2まであるが、訂正符号が付加されたフォーマットは、モード1とモード2フォーム1が存在する。上記実施形態では、モード1を前提としたものであったが、モード2フォーム1にも対応できることが必要である。

0077

図13のうち、モード2フォーム1のフォーマットモードを代表的に説明する。シンク(SYNC)は、ブロックの先頭を表わす。領域で12バイト設けられている(図12ではシンクパターンとも表示している)。ヘッダー(HEADER)とサブヘッダー(SUBHEADER)は、位置やモードフォームの情報を有するデータ領域で4バイトと8バイト設けられている。次に、ユーザの情報を有するユーザーデータ(USERDATA)の領域が2048バイト設けられている。次に、エラー検出コードEDCの領域が4バイト設けられている。次に、エラー訂正用の符号であるECCの領域が276バイト設けられている。ECCは、Pパリティ172バイトとQパリティ104バイトに分かれている。

0078

本発明のエラー検出回路は、モード1とモード2フォーム1のフォーマットモードに適用される。モード1とモード2フォーム1各々におけるECC(P)及びECC(Q)の矢印の範囲は、それぞれ、P訂正のシンドローム計算の及ぶ範囲、Q訂正のシンドローム計算の及ぶ範囲を示している。

0079

これにより、従来例で説明した、第2のアルゴリズム(エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるというアルゴリズム)ではエラー検出の対象でなかった、ECCパリティ自体をも含んだデータの正誤評価が可能であることがわかる。

0080

次に、図13を参照しながら図12を説明する。図12において、2352進カウンタの表わす数字は、入力データの1セクタ分(2352バイト)のカウント数である。入力データは、実際には隣り合う偶数番目の入力データと奇数番目の入力データの2バイトで一つの意味を成すデータ構成dとなる。このため、例えば、d0 は、e0 (1バイト)とe1 (1バイト)の和で表わすと考える。以降、d1 はe2 とe3 の和、d2 はe4 とe5 の和、…d1169はe2338とe2339の和で表わされているものとする。ここで、d0 とd1 すなわちe0 〜e3 の4バイトは、位置やモードフォームの情報を含んでいるヘッダーである(図13参照)。

0081

ブロックの先頭を示すシンクの“00FFFF FF FF FF FF FF FF FF FF 00 ”(16進)で示すパターンは、セクタの先頭を表わす固定データである。この固定パターンは、例えばデコーダやシステムコントローラの制御系内部のカウンタがシンクを検出してクリアするのに用いる。デコーダ内の2352進カウンタのクリアもシンクのデータを検出して行われている。上述の“00…FF…00”のようにシンクパターンは12バイト設けられる(図13参照)。

0082

図12における「P訂正S1 α処理」は、P訂正S1シンドローム計算に関し、入力データ列のうちでα倍するタイミングを示している。すなわち、前記図4あるいは図5により説明した、順次の入力データdi の加算結果が43進毎にα倍される動作を示す(300)。

0083

すなわち、300は、データd42が加算された後、図5の乗算器51によりα倍されることを示している。43進毎以外のデータ入力は、×1(1倍)と表示してある。すなわち、乗算器51を介する経路を経ず、加算器31による加算のみである。

0084

図12における「Q訂正S1 α処理」は、入力データ列のうちでα倍またはα-42 倍するタイミングを示している。すなわち、前記図8または図10及び図11により説明した、入力データdi の加算結果がα倍あるいはα-42 倍される動作を示す(401,402)。

0085

すなわち、402は、順次の入力データdi の加算毎に図10の乗算器51でα倍されていくことを示している。さらに401は、順次の入力データdi の加算結果が43進毎に乗算器52でα-42 倍されることを示している。このような計算は、Pパリティの配列であるd 1032 〜d1117まで行われる。ただし、Pパリティの最後のデータd1117が加算された後では、加算結果データのα-42 倍はせず、乗算器51によりα倍される(403)。

0086

その後は、Q0パリティの符号配列の加算結果を乗算器51によりα倍(図12には現れていない)してから上記データ配列d0 〜d1117の計算結果に加算、さらに、Q1 パリティの符号配列の加算結果が加算される。

0087

図12における「P訂正mode1」は、モード1のフォーマットモードにおける、P訂正のシンドローム計算期間を矢印で示している。また、「P訂正mode2form1」は、モード2フォーム1のフォーマットモードにおける、P訂正のシンドローム計算期間を矢印で示している。

0088

図12における「Q訂正mode1」は、モード1のフォーマットモードにおける、Q訂正のシンドローム計算期間を矢印で示している。また、「Q訂正mode2form1」は、モード2フォーム1のフォーマットモードにおける、Q訂正のシンドローム計算期間を矢印で示している。

0089

すなわち、モード1のECCの適用範囲は、ヘッダーを含んだ、2340バイトで、モード2フォーム1は、2336バイトである。ヘッダーを含むか含まないかの差から、ヘッダー部分のみの積和演算を保存し、モード1での結果との論理和をとることにより、モード2フォーム1のエラーの有無を調べることができる。

0090

上記モード1、モード2フォーム1のいずれのフォーマットモードにおいても、各々の計算期間が終了した時点でP訂正エラー検出パルス、Q訂正エラー検出パルスを出力する(501,502)。

0091

上記P訂正エラー検出パルス501により、例えば、前記図5の回路の計算結果出力PS0 all及びPS1 allは、前記図1のエラー検出回路201の保持回路部等(図示せず)に検出信号として保持される。

0092

上記Q訂正エラー検出パルス502により、例えば、前記図10の回路の計算結果出力QS0 all及びQS1 allは、前記図1のエラー検出回路201の保持回路部等(図示せず)に検出信号として保持される。

0093

上記のように前記図1のエラー検出回路201内に保持された検出信号FRGは、システムコントローラ26の要求によって、システムコントローラ26に伝達される。

0094

これにより、システムコントローラ26では、デコーダ20内のエラー訂正回路202によるエラー訂正を開始するか否かが判断され、制御信号がデコーダ20に伝達される。これにより、エラーがなければ、エラー訂正処理を実行せずにホストコンピュータ27へのデータ転送を行うことができる。

0095

上記実施形態によれば、図1におけるエラー検出回路201は、ディスクのプレーヤ側からデコーダ20側に送られてくる少なくともエラー訂正のためのECCパリティが付加された所定のセクタ毎のデータを順次入力する。エラー検出回路201は、このデータの入力に際し、エラー訂正回路202におけるエラー訂正処理をする前に、ECCエラー検出部21においてこのデータの入力順にECCを利用した積和演算をする。この積和演算とは、前記図5図10で示されるような回路で行われるシンドローム計算である。これにより、エラー訂正回路202によるエラー訂正処理をするか否かを決める信号を得るのである。

0096

また、上記実施形態によれば、図1におけるエラー検出回路201は、ディスクのプレーヤ側からデコーダ20側に送られてくる少なくともエラー訂正のためのECCパリティが付加されたセクタ毎の所定のデータを順次入力する。エラー検出回路201は、ECCエラー検出部21においてこのデータの入力順にECCを利用した積和演算をする。この積和演算とは、前記図5図10で示されるような回路で行われるシンドローム計算である。これにより、上記所定のデータがすべてバッファRAM25に蓄積された時点においては、すでにその所定のデータにエラーがあるか否かの信号を得ているのである。

0097

図1における、エラー検出部21でのデータの計算速度は、バッファRAM25にデータが書き込まれる速度よりも速いが、入力部Dinは、入力データを蓄積するRAM25への経路より短い経路で入力データが到達するように設ければなお、好ましい。

0098

この結果、本発明によれば、ECCを利用したシンドローム計算によりエラー検出の精度は格段に向上する。よって、エラー検出によりエラーを含むと判断した時のみエラー訂正処理を実行するだけで、エラーの無いデータをホストコンピュータ27に転送できる。

0099

これにより、仮にバッファRAM25に、動作速度の遅い安価なRAMを使用したとしても、高速なディスク再生と、高速なホスト転送に対応できる。すなわち、ある程度ディスクの再生速度が上がってもバッファRAMの性能向上に苦慮する必要はない。RAMの回路規模は変更不要であるし、コスト的にも安価で済む。また、不要なエラー訂正処理の実行を省略できることから、アクセスタイムが短いという特徴を生かしたシステムを、高信頼性をもって構築できるといえる。

0100

なお、この発明によるECCエラー検出は、EDC(エラー検出コード)やIPFフラグ(例えばC2訂正のためのフラグ、C2訂正不能フラグまたは補正フラグ等)といった従来アルゴリズムと異なる検出方法である。このため、これらのエラー検出と併用することで、非常に高いエラー検出能力を得ることができる。以下に説明する。

0101

図14は、この発明の第二の実施形態に係るエラー検出回路を含むディスクの読み出しデータをデコードするデコードシステム側及びその前段であるプレーヤ側の主な回路ブロック図を示している。エラー検出回路203の他は図1と同様のため図1と同一の符号を付し説明は省略する。

0102

この図14におけるエラー検出回路203は、第一の実施形態と同様のECCエラー検出部21と、さらにEDCエラー検出部22、IPFカウンタによるエラー検出部23を含んでいる。

0103

すなわち、ECCエラー検出に加えて、さらにデコードシステム内に送られてくるセクタ毎のデータに予め含まれているEDC(エラー検出コード)及びIPFフラグ(例えばC2訂正のためのフラグ、C2訂正不能フラグまたは補正フラグ等)を利用して、エラー検出する。

0104

これにより、エラー検出回路203は、第一の実施形態と同様のECCエラー検出部21による検出信号FRG1と、従来アルゴリズムのEDCエラー検出部22及びIPFカウンタによるエラー検出部23に関する各検出信号FRG2,3を得る。

0105

エラー検出回路203内に保持された検出信号FRG1,2,3は、システムコントローラ26の要求によって、システムコントローラ26に伝達される。これにより、システムコントローラ26では、デコーダ20内のエラー訂正回路202によるエラー訂正を開始するか否かが判断され、制御信号がデコーダ20に伝達される。エラーがなければ、エラー訂正処理を実行せずにホストコンピュータ27へのデータ転送を行うことができる。

0106

上記第二の実施形態においても、第一の実施形態に示したと同様の効果が得られる。すなわち、ECCを利用したシンドローム計算によりエラー検出の精度は格段に向上する。特に第二の実施形態は、システムコントローラ26でのエラー検出の判断要素が、3つの検出信号FRG1〜3(ECCエラー検出、EDCエラー検出、IPFカウンタによるエラー検出)になる。この結果、非常に高いエラー検出能力を得ることができる。

0107

上記各実施形態によれば、エラー訂正処理前において、ECCを利用した計算によりエラー検出をすることで、エラー検出能力を格段に高めることができるエラー検出回路及びエラー検出方法が得られる。この結果、ディスクの再生速度が上がったとしても、デコードシステム内のバッファRAMの性能向上、回路規模の変更等は、それほど重要ではなくなり、コスト的にも安価で済む。

0108

すなわち、安価なRAMを使用したとしても高速なディスク再生と、高速なホスト転送に対応できる。また、不要なエラー訂正処理の実行を省略できることから、アクセスタイムが短いという特徴を生かしたCD−ROMシステムを、高信頼性をもって構築できる。

0109

なお、上記各実施形態では、ECCエラー検出に関し、P訂正及びQ訂正のシンドローム計算を行う構成を示したが、P訂正またはQ訂正いずれかのシンドローム計算を行う構成も本発明の適応範囲である。

発明の効果

0110

以上説明したようにこの発明によれば、エラー検出によりエラーを含むと判断した時のみエラー訂正処理が実行されるアルゴリズムを採用したデコーダに対して、エラー訂正処理前において、ECCを利用した計算によりエラー検出をすることで、エラー検出能力を格段に高めることができるエラー検出回路及びエラー検出方法が提供できる。

図面の簡単な説明

0111

図1この発明の第一の実施形態に係るエラー検出回路を含むディスクの読み出しデータをデコードするデコードシステム側及びその前段であるプレーヤ側の主な回路ブロック図。
図21170個のデータ構成を持つデータ配列の概念図。
図3上記のうちQ訂正に関するシンドローム計算を分かりやすく示したデータ配列の構成を示す概念図。
図4この発明のエラー検出回路に係る、上述したP訂正のデータ系列に関するデータ入力順のS1 シンドローム計算の概念図。
図5この発明のエラー検出回路に係る、データ入力順に計算が行えるP訂正シンドローム計算回路を示す回路図。
図6(a),(b)は、Q訂正のデータ系列を示す概念図。
図7この発明のエラー検出回路に係る、Q訂正のデータ系列に関するデータ入力順のS1 シンドローム計算の概念図。
図8この発明のエラー検出回路に係る、Q訂正のデータ系列に関するデータ入力順のS1 シンドローム計算の概念図。
図9図6(a)のデータ配列を計算の便宜上置き換えたデータ配列を示した概念図。
図10この発明のエラー検出回路に係る、データ入力順に計算が行えるQ訂正シンドローム計算回路を示す回路図。
図11図10中のトライステートバッファをトランスファ制御する各信号のタイミング波形図。
図12この発明のエラー検出回路を適用したエラー判定アルゴリズムタイミングチャート。
図13種類別のCD−ROMフォーマットを示す1つのセクタのデータ構成図。
図14この発明の第二の実施形態に係るエラー検出回路を含むディスクの読み出しデータをデコードするデコードシステム側及びその前段であるプレーヤ側の主な回路ブロック図。

--

0112

10…モータ
11…ディスク
12…ピックアップ
13…RFアンプ
14…信号処理回路
15…サーボ回路
20…デコーダ
201,203…エラー検出回路
21…ECCエラー検出部
22…EDCエラー検出部
23…IPFカウンタによるエラー検出部
202…エラー訂正回路
25…RAM(バッファRAM)
26…システムコントローラ
27…ホストコンピュータ
28…D/Aコンバータ
101…P訂正S0シンドローム計算回路部
102…P訂正S1 シンドローム計算回路部
30,31…エクスクルーシブOR(排他的論理和)加算器
40,41…シフトレジスタ
51,52…乗算器
61…セレクタ
103…Q訂正S0 シンドローム計算回路部
104…Q訂正S1 シンドローム計算回路部
71,72,73…トライステートバッファ

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