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技術 半導体記憶装置

出願人 三洋電機株式会社
発明者 大場義之
出願日 1998年8月25日 (23年0ヶ月経過) 出願番号 1998-239069
公開日 2000年3月14日 (21年5ヶ月経過) 公開番号 2000-076856
状態 特許登録済
技術分野 S-RAM ダイナミックメモリ 静的メモリのアクセス制御 DRAM
主要キーワード Nチャネル 後続回路 ダイナミックRAM ロー電位 ハイ電位 内部電位 内部参照 構成回路
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重要な関連分野

この項目の情報は公開日時点(2000年3月14日)のものです。
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図面 (3)

課題

センスアンプによる誤認識を抑制する半導体記憶装置を提供する。

解決手段

外部データDin及び内部参照電位Vrefがそれぞれ入力される入力手段3と、該入力手段3に接続され、センスアンプ開始信号S2の制御を受けるセンスアンプ駆動手段7と、該センスアンプ駆動手段7に接続されたセンスアンプ1と、前記センスアンプ駆動手段7と電源電圧との間に接続されてプリチャージ信号S1の制御を受けるプリチャージ手段2とを具備した半導体記憶装置において、前記センスアンプ1端部のセンスノードN1,N2とセンスアンプ駆動手段7との間に容量C1,C2を接続したものである。

概要

背景

以下、従来の半導体記憶装置について図面を参照しながら説明する。

図2は従来の半導体記憶装置、特にDRAM等のデータ入力部に使用されるデータ入力バッファアドレス入力バッファ等の入力バッファ回路回路構成を示している。

図2において、1は一対のCMOSインバータPチャネル型MOSトランジスタM1とNチャネルMOSトランジスタM2及びPチャネル型MOSトランジスタM3とNチャネル型MOSトランジスタM4)から成るセンスアンプである。

2は前記センスアンプ1両端のセンスノードN1,N2と電源電圧に接続されるプリチャージ手段で、プリチャージ信号S1がそれぞれゲート入力され、各ソースが電源電圧に接続され、各ドレインが前記センスノードN1,N2に接続されるPチャネル型MOSトランジスタM5,M6とで構成されている。

3は外部データDin及び内部参照電位Vrefが入力される入力手段で、前記外部データDin及び内部参照電位Vrefがそれぞれゲート入力され、各ソースが接地され、各ドレインが後述するセンスアンプ初期値伝達手段4に接続されたNチャネル型MOSトランジスタM7,M8とで構成されている。

4はセンスアンプ初期値伝達手段で、前記センスアンプ1の両端(前記センスノードN1,N2)に各ドレインが接続され、その各ソースが後述するセンスアンプ外部入力分離手段6に接続され、かつセンスアンプ開始信号S2がそれぞれゲート入力される各ゲート同士が接続されたセンスアンプ初期値伝達用の第1のNチャネル型MOSトランジスタM9及び第2のNチャネル型MOSトランジスタM10とで構成されている。

5はセンスアンプ開始手段で、前記センスアンプ1の端部(ノードN3)にそのドレインが接続され、前記センスアンプ開始信号S2がゲート入力されるセンスアンプ開始用の第3のNチャネル型MOSトランジスタM13から構成されている。そして、前記センスアンプ開始信号S2(“H”レベル)がそれぞれゲート入力されて前記第1,第2及び第3のNチャネル型MOSトランジスタM9,M10,M13がオンされ、前記入力手段3とセンスアンプ1とが電気的に接続される。

6はセンスアンプ外部入力分離手段で、前記センスアンプ初期値伝達手段4の第1のNチャネル型MOSトランジスタM9及び第2のNチャネル型MOSトランジスタM10の各ソースがその各ドレインに接続され、かつその各ソースが前記入力手段3のNチャネル型MOSトランジスタM7,M8の各ドレインに接続され、かつ前記センスアンプ開始信号S2がゲート入力される第3のNチャネル型MOSトランジスタM13のドレインがセンスアンプ外部入力分離用の第4のNチャネル型MOSトランジスタM11及び第5のNチャネル型MOSトランジスタM12の各ゲートに共通接続され、更にはセンスアンプ1端部(ノードN3)に接続されている。そして、前記センスアンプ開始信号S2(“H”レベル)がゲート入力された前記第3のNチャネル型MOSトランジスタM13がオンされることで、それまでオンされていた前記第4及び第5のNチャネル型MOSトランジスタM11,M12がオフされて、前記入力手段3とセンスアンプ1とが電気的に分離される。即ち、前記第3のNチャネル型MOSトランジスタM13の駆動能力に応じて外部データDin及び内部参照電位Vrefを取り込む有効データ取り込み期間が設定されている。

そして、前記センスアンプ初期値伝達手段4と前記センスアンプ開始手段5と前記センスアンプ外部入力分離手段6とで、センスアンプ駆動手段7を構成している。

8,9は不図示の後続回路に接続されるインバータである。

概要

センスアンプによる誤認識を抑制する半導体記憶装置を提供する。

外部データDin及び内部参照電位Vrefがそれぞれ入力される入力手段3と、該入力手段3に接続され、センスアンプ開始信号S2の制御を受けるセンスアンプ駆動手段7と、該センスアンプ駆動手段7に接続されたセンスアンプ1と、前記センスアンプ駆動手段7と電源電圧との間に接続されてプリチャージ信号S1の制御を受けるプリチャージ手段2とを具備した半導体記憶装置において、前記センスアンプ1端部のセンスノードN1,N2とセンスアンプ駆動手段7との間に容量C1,C2を接続したものである。

目的

従って、本発明ではセンスアンプによる誤認識を抑制する半導体記憶装置を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

外部データがゲート入力される外部データ入力MOSトランジスタ及び内部参照電位がゲート入力される内部参照電位入力用MOSトランジスタとから成る入力手段と、前記入力手段に入力された外部データ及び内部参照電位に基づきセンス動作を行うセンスアンプと、前記センスアンプ両端のセンスノードと前記入力手段との間に介在され、センスアンプ開始信号の制御を受けて前記センスアンプと前記入力手段とを電気的に接続するセンスアンプ初期値伝達用MOSトランジスタとから成るセンスアンプ初期値伝達手段と、前記センスアンプ端にそのドレインが接続され、センスアンプ開始信号がゲート入力されるセンスアンプ開始用MOSトランジスタから成るセンスアンプ開始手段と、前記センスノードと電源電圧との間に接続され、プリチャージ信号の制御を受けるプリチャージ用MOSトランジスタから成るプリチャージ手段と、前記センスノードとセンスアンプ初期値伝達手段との間に接続された容量とを具備したことを特徴とする半導体記憶装置

請求項2

外部データがゲート入力される外部データ入力用MOSトランジスタ及び内部参照電位がゲート入力される内部参照電位入力用MOSトランジスタとから成る入力手段と、前記入力手段に入力された外部データ及び内部参照電位に基づきセンス動作を行うセンスアンプと、前記センスアンプ両端のセンスノードと前記入力手段との間に介在され、センスアンプ開始信号の制御を受けて前記センスアンプと前記入力手段とを電気的に接続するセンスアンプ初期値伝達用MOSトランジスタとから成るセンスアンプ初期値伝達手段と、前記センスアンプ端にそのドレインが接続され、センスアンプ開始信号がゲート入力されるセンスアンプ開始用MOSトランジスタから成るセンスアンプ開始手段と、ある期間経過後に前記センスアンプと前記入力手段とを電気的に分離するセンスアンプ外部入力分離用MOSトランジスタから成るセンスアンプ外部入力分離手段と、前記センスノードと電源電圧との間に接続され、プリチャージ信号の制御を受けるプリチャージ用MOSトランジスタから成るプリチャージ手段と、前記センスノードと前記センスアンプ初期値伝達手段,前記センスアンプ開始手段及び前記センスアンプ外部入力分離手段とから成るセンスアンプ駆動手段との間に接続された容量とを具備したことを特徴とする半導体記憶装置。

技術分野

0001

本発明は、半導体記憶装置に関し、更に言えば、ダイナミックRAM(以下、DRAMと称す。)等のデータ入力部に使用されるデータ入力バッファアドレス入力バッファ等の入力バッファ回路の改良技術に関する。

背景技術

0002

以下、従来の半導体記憶装置について図面を参照しながら説明する。

0003

図2は従来の半導体記憶装置、特にDRAM等のデータ入力部に使用されるデータ入力バッファやアドレス入力バッファ等の入力バッファ回路の回路構成を示している。

0004

図2において、1は一対のCMOSインバータPチャネル型MOSトランジスタM1とNチャネルMOSトランジスタM2及びPチャネル型MOSトランジスタM3とNチャネル型MOSトランジスタM4)から成るセンスアンプである。

0005

2は前記センスアンプ1両端のセンスノードN1,N2と電源電圧に接続されるプリチャージ手段で、プリチャージ信号S1がそれぞれゲート入力され、各ソースが電源電圧に接続され、各ドレインが前記センスノードN1,N2に接続されるPチャネル型MOSトランジスタM5,M6とで構成されている。

0006

3は外部データDin及び内部参照電位Vrefが入力される入力手段で、前記外部データDin及び内部参照電位Vrefがそれぞれゲート入力され、各ソースが接地され、各ドレインが後述するセンスアンプ初期値伝達手段4に接続されたNチャネル型MOSトランジスタM7,M8とで構成されている。

0007

4はセンスアンプ初期値伝達手段で、前記センスアンプ1の両端(前記センスノードN1,N2)に各ドレインが接続され、その各ソースが後述するセンスアンプ外部入力分離手段6に接続され、かつセンスアンプ開始信号S2がそれぞれゲート入力される各ゲート同士が接続されたセンスアンプ初期値伝達用の第1のNチャネル型MOSトランジスタM9及び第2のNチャネル型MOSトランジスタM10とで構成されている。

0008

5はセンスアンプ開始手段で、前記センスアンプ1の端部(ノードN3)にそのドレインが接続され、前記センスアンプ開始信号S2がゲート入力されるセンスアンプ開始用の第3のNチャネル型MOSトランジスタM13から構成されている。そして、前記センスアンプ開始信号S2(“H”レベル)がそれぞれゲート入力されて前記第1,第2及び第3のNチャネル型MOSトランジスタM9,M10,M13がオンされ、前記入力手段3とセンスアンプ1とが電気的に接続される。

0009

6はセンスアンプ外部入力分離手段で、前記センスアンプ初期値伝達手段4の第1のNチャネル型MOSトランジスタM9及び第2のNチャネル型MOSトランジスタM10の各ソースがその各ドレインに接続され、かつその各ソースが前記入力手段3のNチャネル型MOSトランジスタM7,M8の各ドレインに接続され、かつ前記センスアンプ開始信号S2がゲート入力される第3のNチャネル型MOSトランジスタM13のドレインがセンスアンプ外部入力分離用の第4のNチャネル型MOSトランジスタM11及び第5のNチャネル型MOSトランジスタM12の各ゲートに共通接続され、更にはセンスアンプ1端部(ノードN3)に接続されている。そして、前記センスアンプ開始信号S2(“H”レベル)がゲート入力された前記第3のNチャネル型MOSトランジスタM13がオンされることで、それまでオンされていた前記第4及び第5のNチャネル型MOSトランジスタM11,M12がオフされて、前記入力手段3とセンスアンプ1とが電気的に分離される。即ち、前記第3のNチャネル型MOSトランジスタM13の駆動能力に応じて外部データDin及び内部参照電位Vrefを取り込む有効データ取り込み期間が設定されている。

0010

そして、前記センスアンプ初期値伝達手段4と前記センスアンプ開始手段5と前記センスアンプ外部入力分離手段6とで、センスアンプ駆動手段7を構成している。

0011

8,9は不図示の後続回路に接続されるインバータである。

発明が解決しようとする課題

0012

しかしながら、前述した入力バッファ回路において、外部データが“L”レベルのときに、回路構成上、前記センスアンプ駆動手段7を構成する第1のNチャネル型MOSトランジスタM9及び第4のNチャネル型MOSトランジスタM11が接続された部位A1,A2は不安定なフローティング状態となり、従って、外部データDin用のNチャネル型MOSトランジスタM7のゲートからのノイズを受け易くなり、ゲート−ドレイン間のカップリング容量等により前記部位A1,A2に対応した内部電位参照用の部位B1,B2に対し、負電位になるケースがある。

0013

このように“L”レベルが入力された際には、前記部位A1,A2は“H”レベルである必要があり、負電位のままでは、実際に入力されたデータと逆のデータであると前記センスアンプ1が誤認識してしまうことになる。

0014

特に、このような不具合は、5Vの電源電圧Vccを使用するものよりも3.3Vのような低電源電圧Vccを使用するものにおいて発生し易く、更に言えば、“H”レベルから“L”レベルへの急峻な波形を入力した際にも発生し易い傾向にある。これは、低電源電圧使用時には、部位B1,B2の電位よりも負電位となった部位A1,A2の電位が、部位B1,B2の電位よりも高くなるまでに、より時間がかかるため、部位A1,A2の電位が十分に回復しないうちにセンス動作が開始されてしまうためである。

0015

従って、本発明ではセンスアンプによる誤認識を抑制する半導体記憶装置を提供することを目的とする。

課題を解決するための手段

0016

そこで、本発明は外部データDin及び内部参照電位Vrefがそれぞれ入力される入力手段3と、該入力手段3に接続され、センスアンプ開始信号S2の制御を受けるセンスアンプ駆動手段7と、該センスアンプ駆動手段7に接続されたセンスアンプ1と、前記センスアンプ駆動手段7と電源電圧との間に接続されてプリチャージ信号S1の制御を受けるプリチャージ手段2とを具備した半導体記憶装置において、前記センスアンプ1端部のセンスノードN1,N2とセンスアンプ駆動手段7との間に容量C1,C2を接続したことを特徴とするものである。

発明を実施するための最良の形態

0017

以下、本発明の半導体記憶装置に係る一実施形態について図面を参照しながら説明する。尚、従来構成と同構成には同符号を付して説明を省略する。ここで、本発明の特徴は、図1に示すようにセンスアンプ1端部のセンスノードN1,N2と、該センスノードN1,N2に接続されるセンスアンプ駆動手段7の第1及び第2のNチャネル型MOSトランジスタM9,M10の各ドレインとの間に容量C1,C2をそれぞれ接続することで、従来と同様にフローティング状態の部位A1,A2がノイズを受けて部位B1,B2に対して負電位になったとしても、前記容量C1,C2の働きによってセンスアンプ1のセンス動作が緩慢となり、部位A1,A2の負電位をチャージする時間を稼ぎ、実際に入力された外部データDin(“L”レベル)と逆のデータとして誤認識することを抑制するものである。また、容量C1,C2に電荷をチャージしておくことで、前記部位A1,A2をチャージするための電荷としても利用するものである。

0018

尚、他の構成は、従来の半導体記憶装置の構成と同様であり、重複を避けるために説明を省略する。

0019

以下、本発明の半導体記憶装置の動作について説明する。

0020

先ず、プリチャージ信号S1(“L”レベル)がゲート入力されることで、前記プリチャージ手段2のPチャネル型MOSトランジスタM5,M6がオンされ、センスノードN1,N2がプリチャージされている。

0021

また、センスアンプ開始信号S2(“L”レベル)がゲート入力されることで、前記センスアンプ駆動手段7の第1,第2及び第3のNチャネル型MOSトランジスタM9,M10,M13はオフされている。そして、前記第3のNチャネル型MOSトランジスタM13はオフされている間、前記第4及び第5のNチャネル型MOSトランジスタM11,M12はオンされている。

0022

そして、センスアンプ開始信号S2(“H”レベル)がゲート入力されることで、前記センスアンプ駆動手段7の第1,第2及び第3のNチャネル型MOSトランジスタM9,M10,M13がオンされることになる。従って、外部データ入力用のNチャネル型MOSトランジスタM7に入力されている外部データDinと内部参照電位入力用のNチャネル型MOSトランジスタM8に入力されている内部参照電位Vrefとが各Nチャネル型MOSトランジスタM9,M10,M11,M12を通ってセンスノードN1,N2を介してセンスアンプ1に入力され、ここでセンス動作されて認識される。

0023

ここで、従来と同様に前記部位A1,A2は不安定なフローティング状態であり、ノイズ等の影響により部位A1,A2が部位B1,B2に対して負電位になったとしても、本発明では前記容量C1,C2の働きによってセンスアンプ1のセンス動作が緩慢となり、部位A1,A2の負電位をチャージする時間を稼ぐことができ、実際に入力された外部データDinと逆のデータとして誤認識してしまうことが抑制される。また、容量C1,C2に電荷をチャージしておくことで、部位A1,A2をチャージするための電荷としても利用できるため、チャージ時間の短縮が図れる。

0024

従って、例えば入力ハイ電位(VIH)が2.0V以上で、入力ロー電位(VIL)が0.8V以下である広い領域を電源動作範囲として有する入力バッファ回路を実現できる。

0025

以下、前述したように前記第3のNチャネル型MOSトランジスタM13がオンされたことで、ある期間経過後に前記第4のNチャネル型MOSトランジスタM11及び第5のNチャネル型MOSトランジスタM12がオフされて、ある期間経過(有効データ取り込み期間)後に前記センスアンプ1と前記入力手段3とが電気的に分離される。

発明の効果

0026

本発明によれば、部位A1,A2が負電位になったとしても、容量C1,C2の働きによってセンスアンプのセンス動作が緩慢となり、その間に部位A1,A2の負電位をチャージする時間を稼ぐことができる。従って、実際に入力された外部データと逆のデータとして誤認識してしまうことを抑制することができる。また、容量C1,C2に電荷をチャージしておくことで、部位A1,A2をチャージするための電荷として利用でき、チャージ時間の短縮が図れる。

0027

従って、電源動作範囲の広い入力バッファ回路を実現できる。

図面の簡単な説明

0028

図1本発明の一実施形態の半導体記憶装置を示す構成回路図である。
図2従来の半導体記憶装置を示す構成回路図である。

--

0029

1…センスアンプ
2…プリチャージ手段
3…入力手段
4…センスアンプ初期値伝達手段
5…センスアンプ開始手段
6…センスアンプ外部入力分離手段
7…センスアンプ駆動手段
C1,C2…容量

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