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技術 マスクROMの製造方法

出願人 三星電子株式会社
発明者 李雲京李煕重
出願日 1999年8月9日 (21年4ヶ月経過) 出願番号 1999-225184
公開日 2000年3月3日 (20年9ヶ月経過) 公開番号 2000-068391
状態 特許登録済
技術分野 半導体メモリ
主要キーワード 防止スペーサ 周辺スペーサ セルコード コーディングパターン 指定セル アクティブキー チャネルフィールド ミスアラインメント
関連する未来課題
重要な関連分野

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図面 (20)

課題

埋込型不純物拡散領域ピッチを効率的に縮小することにより、セルアレイ面積を縮小することができるマスクROMの製造方法を提供する。

解決手段

半導体基板50のセルアレイ領域及び周辺回路領域上にパッド酸化膜52及び酸化防止膜を積層し、パッド酸化膜52及び酸化防止膜を部分的にエッチングする。そして、第1パターン54、および第2パターン56を形成し、イオン打ち込み防止膜を積層する。セルアレイ領域にイオン打ち込み防止膜を残留させたまま周辺回路領域上のイオン打ち込み防止膜を除去し、イオン打ち込み防止膜から露出している周辺回路領域の素子分離領域にフィールド酸化膜を形成する。そして、不純物イオンを打ち込み、セルアレイ領域に埋込型不純物拡散領域を形成する。

概要

背景

半導体素子高集積化に伴い、パターンピッチスケールダウン、すなわち回路線幅縮小に多くの関心が寄せられている。このような回路線幅の縮小は、主としてフォトリソグラフィ工程の開発により成し遂げられる。線幅は、パターンの製造に際して用いられるフォトレジスト解像度、光の波長(波長が短いほど、微細パターン解像する上で有利)など、各種の要因によって決定される。回路線幅の縮小、つまりピッチの縮小は半導体素子の集積化に重要な役割を果たしてきており、これからもこの傾向は一層高まると見られる。

半導体素子の縮小は、前述のようにフォトリソグラフィ工程に際して用いるフォトレジストの解像度を決定する主な要因の1つである光の波長を短くすることにより可能である。フォトリソグラフィ工程で用いる光は、初期のg線(436nm)から、現在のi線(365nm)へ移行しつつあり、なおかつ今後は248nmのKrFエキシマレーザを用いる見込みである。また、解像度は上記した光波長の短縮のほか、フォトリソグラフィ工程に際して用いる露光装置の口径を大きくするにつれて高まる。

ところが、以上のような方法で半導体素子の縮小を図る場合、新世代へ向けて、生産設備の拡充に要される投資費用莫大となる。このような高集積化に伴う高費用投資は、製品寿命の短縮ということもあり、生産者には大きな負担を感じさせる。したがって、なるべく投資費用を最小化しつつも、素子の高集積化に寄与しうる方法の開発に多くの関心が寄せられている。

図1はNORマスクROMセルアレイ部を示す平面図であり、図2〜図5は図1のa−a’線、c−c’線、ならびにd−d’線で切断した断面図である。

上記の図においてP1は埋込型不純物拡散領域、P2はワード線(つまり、ゲート電極)、P3は金属配線、そしてP4はチャネル領域スレッショルド電圧の調整のための(すなわち、プログラミングのための)マスクパターンである。埋込型不純物拡散領域P1は一定の間隔を隔てて互いに離隔しており、相互平行に配されている。ワード線P2は埋込型不純物拡散領域P1と直交するとともに、埋込型不純物拡散領域P1のように一定の間隔を隔てて互いに離隔しており相互平行に配されている。金属配線P3は埋込型不純物拡散領域P1と平行に配されている。チャネル領域のスレッショルド電圧調整のためのマスクパターンP4は、プログラミングが望まれる指定セルのチャネル領域上に配されている。埋込型不純物拡散領域P1は、セルトランジスタソースドレイン及びビット線として働く。

図1に示すように、各セルはワード線に沿って形成され、埋込型不純物拡散領域とワード線との重畳部分はソース/ドレインとなり、埋込型不純物拡散領域と重複していないワード線の下部がチャネル領域となる。図2〜図5に示すように、半導体基板10には埋込型不純物領域12、ゲート酸化膜14、ワード線(ゲート電極)16、ゲート電極の保護のための絶縁膜18、層間絶縁膜20、金属配線22、及び金属配線の保護のための絶縁膜24を備えている。図2において、「+」が付されている領域は、プログラミングが望まれる指定チャネル領域にスレッショルド電圧調整のための不純物イオン打ち込まれたことを表す。ワード線16と重複する埋込型不純物拡散領域12が各セルのソース/ドレインとなり、埋込型不純物拡散領域12間に存在するワード線16の下部がチャネル領域となる。

以下、NOR形マスクROMのセルの動作について説明する。プログラムされたデータを読み出そうとする特定セルと連結されたビット線に0〜2Vの電圧印加し、これと隣り合うビット線は接地させ、特定のセルのワード線に「ハイ」電圧を印加する。このとき、特定セルのチャネル領域のスレッショルド電圧値がハイ電圧よりも高くプログラムされていると、特定セルはターンオフされ、ビット線の放電を防止して「オフ」と判読される。特定セルのチャネル領域のスレッショルド電圧値がハイ電圧よりも低くプログラムされていると、特定セルはターンオンされ、特定セルは「オン」と判読される。各ビット線は、各埋込型不純物拡散領域のエッジに形成された図示しない選択トランジスタのソースと連結されており、選択トランジスタの作用によって埋込型不純物拡散領域に電圧が供給される。

通常、セルのプログラム状態は、各セルのチャネル領域のスレッショルド電圧が各セルのゲート電極に供給される電圧の高低によって2つの状態に大別される。このとき、各セルのチャネル領域のスレッショルド電圧の調整は、図1のチャネル領域のスレッショルド電圧調整のためのマスクパターンP4を用いて行う。

一方、マスクROMの集積度を高めるには、これを構成するセルが占める面積を縮小することが重要である。図1に示すように、埋込型不純物拡散領域P1のピッチ(一方の埋込型不純物拡散領域から、隣り合うもう一方の埋込型不純物拡散領域までの距離)と、ワード線P2のピッチ(一方のワード線の形成のためのマスクパターンから、隣り合うもう一方のワード線の形成のためのマスクパターンまでの距離)とを短縮し、各セルの占める単位面積を縮小するのが、高集積化に最も有効な方法とされている。

ところが、この場合に考慮すべきことを以下に示す。まず、埋込型不純物拡散領域のピッチを縮める場合、チャネル領域の長さが減少することを考慮する必要がある。すなわち、たとえ埋込型不純物拡散領域のピッチの縮小がフォトリソグラフィ技術により成し遂げられるとしても、セルトランジスタのパンチスルーマージンを確保できるということが前提となっていなければならない。これとは異なり、ワード線のピッチを縮める場合、チャネル領域の幅が減少することを考慮する必要がある。すなわち、たとえワード線のピッチの縮小がフォトリソグラフィ技術により成し遂げられるとしても、チャネル領域の幅の減少に伴いドレイン電流が減ることを考慮する必要がある。また、ドレイン電流の減少には、ビット線のセンシングマージンを確保しなければならないなど、別の設計的な考慮がなされなければならない。マスクROMの電気的な特性を考慮したとき、セルトランジスタのパンチスルーマージンが確保できれば、埋込型不純物拡散領域のピッチを縮小することが好ましく、チップを設計する上で多くの利点が得られる。

図6〜図8は、従来の埋込型不純物拡散領域を形成する方法を説明するための図である。図6に示すように半導体基板26の上に、パッド酸化膜28及びシリコン窒化膜30を順次積層した後、第1フォトレジストパターン32を用いるフォトリソグラフィ工程により周辺回路領域n−チャネル及びp−チャネル領域)の素子分離領域に積層してあるシリコン窒化膜を除去する。

次に、図7に示すようにフィールド酸化工程により、素子分離領域にフィールド酸化膜34を形成する。このとき、セルアレイ領域はシリコン窒化膜30により覆われ、フィールド酸化膜が成長しなくなる。続けて、図8に示すようにシリコン窒化膜30とパッド酸化膜28とを除去し、犠牲酸化工程と、スレッショルド電圧調整のためのイオン打ち込み工程及びウェル38形成工程を行う。次いで、フォトレジストを塗布かつ現像し、埋込型不純物拡散領域を形成するための第2フォトレジストパターン40を形成した後、第2フォトレジストパターン40をマスクとして不純物イオン44を打ち込む。これにより、セルアレイ領域に埋込型不純物拡散領域46を形成する。このとき、第2フォトレジストパターン40は周辺回路領域を完全に覆い、一方セルアレイ領域では埋込型不純物拡散領域の形成される領域だけが露出するように形成される。

埋込型不純物拡散領域46は、セルトランジスタのソース及びドレインとなる領域であり、前述のように現在のフォトリソグラフィ技術により得られる最小の埋込型不純物拡散領域のピッチを持ちつつも、パンチスルーマージンを確保することが重要とされている。このために、埋込型不純物拡散領域自体の大きさよりは、埋込型不純物拡散領域及び埋込型不純物拡散領域間の間隔をさらに延ばすことが重要である。

しかし、素子の縮小のためにデザインルールを小さくするほど、フォトリソグラフィ技術の各種の限界がために、イオン打ち込み防止パターン用のフォトレジストパターン40のバー(bar:チャネル領域の長さを決める)をスペース(space:埋込型不純物拡散領域の大きさを決める)よりも大きくするのが困難である。すなわち、最小のデザインルールを用いたフォトリソグラフィ技術は解像度が格段に劣るため、フォトレジストの残存しない部分にそのかけらが残存する。また、これをなくすために過度露出工程を実施することにより、結果としてバーのサイズに対するスペースのサイズの比は上がる。

したがって、埋込型不純物拡散領域のピッチを効率的に縮めるには、なるべく最小の埋込型不純物拡散領域のピッチ内でチャネル領域の長さ(バーのサイズ)を埋込型不純物拡散領域(スペースのサイズ)よりも大きく形成する工程が望まれる。

概要

埋込型不純物拡散領域のピッチを効率的に縮小することにより、セルアレイ面積を縮小することができるマスクROMの製造方法を提供する。

半導体基板50のセルアレイ領域及び周辺回路領域上にパッド酸化膜52及び酸化防止膜を積層し、パッド酸化膜52及び酸化防止膜を部分的にエッチングする。そして、第1パターン54、および第2パターン56を形成し、イオン打ち込み防止膜を積層する。セルアレイ領域にイオン打ち込み防止膜を残留させたまま周辺回路領域上のイオン打ち込み防止膜を除去し、イオン打ち込み防止膜から露出している周辺回路領域の素子分離領域にフィールド酸化膜を形成する。そして、不純物イオンを打ち込み、セルアレイ領域に埋込型不純物拡散領域を形成する。

目的

本発明は、上記事情に鑑みて成されたものであり、その目的は、埋込型不純物拡散領域のピッチを効率的に縮小することにより、セルアレイ面積を縮小することができるマスクROMの製造方法を提供するところにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

(a)半導体基板セルアレイ領域及び周辺回路領域上にパッド酸化膜及び酸化防止膜を積層する段階と、(b)前記パッド酸化膜及び前記酸化防止膜を部分的にエッチングし、周辺回路領域の素子分離領域を限定するための第1パターン、ならびにセルアレイ領域の埋込型不純物拡散領域を限定するための第2パターンを形成する段階と、(c)イオン打ち込み防止膜を積層する段階と、(d)セルアレイ領域上に積層されている前記イオン打ち込み防止膜を残留したまま周辺回路領域上に積層されている前記イオン打ち込み防止膜を除去する段階と、(e)残留されている前記イオン打ち込み防止膜から露出した周辺回路領域の素子分離領域にフィールド酸化膜を形成する段階と、(f)不純物イオンを打ち込んで、セルアレイ領域に前記埋込型不純物拡散領域を形成する段階と、を含むことを特徴とするマスクROMの製造方法。

請求項2

前記(b)段階において、前記パッド酸化膜は半導体基板が露出しない程度の膜厚を有するようにエッチングされることを特徴とする請求項1に記載のマスクROMの製造方法。

請求項3

前記パッド酸化膜は、50Å〜300Åの膜厚が残留するようにエッチングされることを特徴とする請求項2に記載のマスクROMの製造方法。

請求項4

前記(e)段階後、セルアレイ領域に残留している前記イオン打ち込み防止膜を異方性エッチングし、前記パターンの側壁にイオン打ち込み防止スペーサを形成する段階をさらに備えることを特徴とする請求項1に記載のマスクROMの製造方法。

請求項5

前記(f)段階後、前記イオン打ち込み防止スペーサの形成のための異方性エッチングによって露出する半導体基板の表面に保護酸化膜を形成する段階をさらに含むことを特徴とする請求項4に記載のマスクROMの製造方法。

請求項6

前記酸化防止膜及びイオン打ち込み防止膜は、シリコン窒化膜で形成されていることを特徴とする請求項1に記載のマスクROMの製造方法。

請求項7

前記酸化防止膜の膜厚は1000Å〜2000Åであって、かつ前記イオン打ち込み防止膜の膜厚は100Å〜500Åとなるように形成されていることを特徴とする請求項4に記載のマスクROMの製造方法。

請求項8

前記(f)段階において打ち込まれる不純物イオンは、セルアレイ領域に残留している前記イオン打ち込み防止膜を貫通可能なエネルギーを有していることを特徴とする請求項1に記載のマスクROMの製造方法。

請求項9

前記(f)段階後、残留している前記イオン打ち込み防止膜及び前記酸化防止膜を除去する段階と、前記パッド酸化膜を除去する段階と、犠牲酸化工程を行う段階と、ゲート酸化膜を形成する段階と、周辺回路領域及びセルアレイ領域の全体に亘って前記ゲート酸化膜の上にゲート電極を形成する段階とをさらに含むことを特徴とする請求項1に記載のマスクROMの製造方法。

請求項10

(a)半導体基板のセルアレイ領域及び周辺回路領域上にパッド酸化膜及び酸化防止膜を積層する段階と、(b)前記パッド酸化膜及び前記酸化防止膜を部分的にエッチングし、周辺回路領域の素子分離領域を限定するための第1パターン、ならびにセルアレイ領域の埋込型不純物拡散領域を限定するための第2パターンを形成する段階と、(c)イオン打ち込み防止膜を積層する段階と、(d)セルアレイ領域上に積層されている前記イオン打ち込み防止膜を残留するとともに周辺回路領域上に積層されている前記イオン打ち込み防止膜を除去する段階と、(e)残留されている前記イオン打ち込み防止膜から露出した周辺回路領域の素子分離領域にフィールド酸化膜を形成する段階と、(f)残留されている前記イオン打ち込み防止膜を異方性エッチングし、前記第1パターンの側壁にイオン打ち込み防止スペーサを形成する段階と、(g)不純物イオンを打ち込んで、前記セルアレイ領域に埋込型不純物拡散領域を形成する段階と、(h)前記埋込型不純物拡散領域の表面に保護酸化膜を形成する段階と、(i)前記イオン打ち込み防止スペーサ及び前記酸化防止膜を除去する段階と、(j)前記パッド酸化膜及び前記保護酸化膜を除去する段階と、(k)犠牲酸化工程を行う段階と、(l)ゲート酸化膜を形成する段階と、(m)セルアレイ領域及び周辺回路領域の全体に亘ってゲート電極を形成する段階と、を含むことを特徴とするマスクROMの製造方法。

請求項11

前記(b)段階において、前記パッド酸化膜は半導体基板が露出しない程度の膜厚を有するようにエッチングされることを特徴とする請求項10に記載のマスクROMの製造方法。

請求項12

前記パッド酸化膜は、50Å〜300Åの膜厚が残留するようにエッチングされることを特徴とする請求項11に記載のマスクROMの製造方法。

請求項13

前記酸化防止膜及び前記イオン打ち込み防止膜は、シリコン窒化膜で形成されていることを特徴とする請求項10に記載のマスクROMの製造方法。

請求項14

前記酸化防止膜の膜厚は1000Å〜2000Åであって、かつ前記イオン打ち込み防止膜の膜厚は100Å〜500Åとなるように形成されていることを特徴とする請求項13に記載のマスクROMの製造方法。

請求項15

緩衝酸化膜を形成し、Nフィールド分離特性を強化するためのイオン打ち込みと、Pフィールド分離特性を強化するためのイオン打ち込みと、前記セルアレイ領域及び前記周辺回路領域に形成されるトランジスタスレッショルド電圧を調整するためのイオン打ち込みと、前記周辺回路領域のウェル形成のためのイオン打ち込みとを行った後、前記緩衝酸化膜を除去する段階をさらに含むことを特徴とする請求項10に記載のマスクROMの製造方法。

技術分野

0001

本発明は、半導体素子の製造方法に関し、特に埋込型不純物拡散領域同士の間隔を効率的に縮めることができるマスクROM(Read Only Memory)の製造方法に関する。

背景技術

0002

半導体素子の高集積化に伴い、パターンピッチスケールダウン、すなわち回路線幅縮小に多くの関心が寄せられている。このような回路線幅の縮小は、主としてフォトリソグラフィ工程の開発により成し遂げられる。線幅は、パターンの製造に際して用いられるフォトレジスト解像度、光の波長(波長が短いほど、微細パターン解像する上で有利)など、各種の要因によって決定される。回路線幅の縮小、つまりピッチの縮小は半導体素子の集積化に重要な役割を果たしてきており、これからもこの傾向は一層高まると見られる。

0003

半導体素子の縮小は、前述のようにフォトリソグラフィ工程に際して用いるフォトレジストの解像度を決定する主な要因の1つである光の波長を短くすることにより可能である。フォトリソグラフィ工程で用いる光は、初期のg線(436nm)から、現在のi線(365nm)へ移行しつつあり、なおかつ今後は248nmのKrFエキシマレーザを用いる見込みである。また、解像度は上記した光波長の短縮のほか、フォトリソグラフィ工程に際して用いる露光装置の口径を大きくするにつれて高まる。

0004

ところが、以上のような方法で半導体素子の縮小を図る場合、新世代へ向けて、生産設備の拡充に要される投資費用莫大となる。このような高集積化に伴う高費用投資は、製品寿命の短縮ということもあり、生産者には大きな負担を感じさせる。したがって、なるべく投資費用を最小化しつつも、素子の高集積化に寄与しうる方法の開発に多くの関心が寄せられている。

0005

図1NOR形マスクROMのセルアレイ部を示す平面図であり、図2図5図1のa−a’線、c−c’線、ならびにd−d’線で切断した断面図である。

0006

上記の図においてP1は埋込型不純物拡散領域、P2はワード線(つまり、ゲート電極)、P3は金属配線、そしてP4はチャネル領域スレッショルド電圧の調整のための(すなわち、プログラミングのための)マスクパターンである。埋込型不純物拡散領域P1は一定の間隔を隔てて互いに離隔しており、相互平行に配されている。ワード線P2は埋込型不純物拡散領域P1と直交するとともに、埋込型不純物拡散領域P1のように一定の間隔を隔てて互いに離隔しており相互平行に配されている。金属配線P3は埋込型不純物拡散領域P1と平行に配されている。チャネル領域のスレッショルド電圧調整のためのマスクパターンP4は、プログラミングが望まれる指定セルのチャネル領域上に配されている。埋込型不純物拡散領域P1は、セルトランジスタソースドレイン及びビット線として働く。

0007

図1に示すように、各セルはワード線に沿って形成され、埋込型不純物拡散領域とワード線との重畳部分はソース/ドレインとなり、埋込型不純物拡散領域と重複していないワード線の下部がチャネル領域となる。図2図5に示すように、半導体基板10には埋込型不純物領域12、ゲート酸化膜14、ワード線(ゲート電極)16、ゲート電極の保護のための絶縁膜18、層間絶縁膜20、金属配線22、及び金属配線の保護のための絶縁膜24を備えている。図2において、「+」が付されている領域は、プログラミングが望まれる指定チャネル領域にスレッショルド電圧調整のための不純物イオン打ち込まれたことを表す。ワード線16と重複する埋込型不純物拡散領域12が各セルのソース/ドレインとなり、埋込型不純物拡散領域12間に存在するワード線16の下部がチャネル領域となる。

0008

以下、NOR形マスクROMのセルの動作について説明する。プログラムされたデータを読み出そうとする特定セルと連結されたビット線に0〜2Vの電圧印加し、これと隣り合うビット線は接地させ、特定のセルのワード線に「ハイ」電圧を印加する。このとき、特定セルのチャネル領域のスレッショルド電圧値がハイ電圧よりも高くプログラムされていると、特定セルはターンオフされ、ビット線の放電を防止して「オフ」と判読される。特定セルのチャネル領域のスレッショルド電圧値がハイ電圧よりも低くプログラムされていると、特定セルはターンオンされ、特定セルは「オン」と判読される。各ビット線は、各埋込型不純物拡散領域のエッジに形成された図示しない選択トランジスタのソースと連結されており、選択トランジスタの作用によって埋込型不純物拡散領域に電圧が供給される。

0009

通常、セルのプログラム状態は、各セルのチャネル領域のスレッショルド電圧が各セルのゲート電極に供給される電圧の高低によって2つの状態に大別される。このとき、各セルのチャネル領域のスレッショルド電圧の調整は、図1のチャネル領域のスレッショルド電圧調整のためのマスクパターンP4を用いて行う。

0010

一方、マスクROMの集積度を高めるには、これを構成するセルが占める面積を縮小することが重要である。図1に示すように、埋込型不純物拡散領域P1のピッチ(一方の埋込型不純物拡散領域から、隣り合うもう一方の埋込型不純物拡散領域までの距離)と、ワード線P2のピッチ(一方のワード線の形成のためのマスクパターンから、隣り合うもう一方のワード線の形成のためのマスクパターンまでの距離)とを短縮し、各セルの占める単位面積を縮小するのが、高集積化に最も有効な方法とされている。

0011

ところが、この場合に考慮すべきことを以下に示す。まず、埋込型不純物拡散領域のピッチを縮める場合、チャネル領域の長さが減少することを考慮する必要がある。すなわち、たとえ埋込型不純物拡散領域のピッチの縮小がフォトリソグラフィ技術により成し遂げられるとしても、セルトランジスタのパンチスルーマージンを確保できるということが前提となっていなければならない。これとは異なり、ワード線のピッチを縮める場合、チャネル領域の幅が減少することを考慮する必要がある。すなわち、たとえワード線のピッチの縮小がフォトリソグラフィ技術により成し遂げられるとしても、チャネル領域の幅の減少に伴いドレイン電流が減ることを考慮する必要がある。また、ドレイン電流の減少には、ビット線のセンシングマージンを確保しなければならないなど、別の設計的な考慮がなされなければならない。マスクROMの電気的な特性を考慮したとき、セルトランジスタのパンチスルーマージンが確保できれば、埋込型不純物拡散領域のピッチを縮小することが好ましく、チップを設計する上で多くの利点が得られる。

0012

図6図8は、従来の埋込型不純物拡散領域を形成する方法を説明するための図である。図6に示すように半導体基板26の上に、パッド酸化膜28及びシリコン窒化膜30を順次積層した後、第1フォトレジストパターン32を用いるフォトリソグラフィ工程により周辺回路領域n−チャネル及びp−チャネル領域)の素子分離領域に積層してあるシリコン窒化膜を除去する。

0013

次に、図7に示すようにフィールド酸化工程により、素子分離領域にフィールド酸化膜34を形成する。このとき、セルアレイ領域はシリコン窒化膜30により覆われ、フィールド酸化膜が成長しなくなる。続けて、図8に示すようにシリコン窒化膜30とパッド酸化膜28とを除去し、犠牲酸化工程と、スレッショルド電圧調整のためのイオン打ち込み工程及びウェル38形成工程を行う。次いで、フォトレジストを塗布かつ現像し、埋込型不純物拡散領域を形成するための第2フォトレジストパターン40を形成した後、第2フォトレジストパターン40をマスクとして不純物イオン44を打ち込む。これにより、セルアレイ領域に埋込型不純物拡散領域46を形成する。このとき、第2フォトレジストパターン40は周辺回路領域を完全に覆い、一方セルアレイ領域では埋込型不純物拡散領域の形成される領域だけが露出するように形成される。

0014

埋込型不純物拡散領域46は、セルトランジスタのソース及びドレインとなる領域であり、前述のように現在のフォトリソグラフィ技術により得られる最小の埋込型不純物拡散領域のピッチを持ちつつも、パンチスルーマージンを確保することが重要とされている。このために、埋込型不純物拡散領域自体の大きさよりは、埋込型不純物拡散領域及び埋込型不純物拡散領域間の間隔をさらに延ばすことが重要である。

0015

しかし、素子の縮小のためにデザインルールを小さくするほど、フォトリソグラフィ技術の各種の限界がために、イオン打ち込み防止パターン用のフォトレジストパターン40のバー(bar:チャネル領域の長さを決める)をスペース(space:埋込型不純物拡散領域の大きさを決める)よりも大きくするのが困難である。すなわち、最小のデザインルールを用いたフォトリソグラフィ技術は解像度が格段に劣るため、フォトレジストの残存しない部分にそのかけらが残存する。また、これをなくすために過度露出工程を実施することにより、結果としてバーのサイズに対するスペースのサイズの比は上がる。

0016

したがって、埋込型不純物拡散領域のピッチを効率的に縮めるには、なるべく最小の埋込型不純物拡散領域のピッチ内でチャネル領域の長さ(バーのサイズ)を埋込型不純物拡散領域(スペースのサイズ)よりも大きく形成する工程が望まれる。

発明が解決しようとする課題

0017

本発明は、上記事情に鑑みて成されたものであり、その目的は、埋込型不純物拡散領域のピッチを効率的に縮小することにより、セルアレイ面積を縮小することができるマスクROMの製造方法を提供するところにある。

課題を解決するための手段

0018

本発明のマスクROMの製造方法によると、(a)半導体基板のセルアレイ領域及び周辺回路領域上にパッド酸化膜及び酸化防止膜を積層する段階と、(b)パッド酸化膜及び酸化防止膜を部分的にエッチングし、周辺回路領域の素子分離領域を限定するための第1パターン、ならびにセルアレイ領域の埋込型不純物拡散領域を限定するための第2パターンを形成する段階と、(c)イオン打ち込み防止膜を積層する段階と、(d)セルアレイ領域上に積層されているイオン打ち込み防止膜を残留したまま周辺回路領域上に積層されているイオン打ち込み防止膜を除去する段階と、(e)残留されているイオン打ち込み防止膜から露出した周辺回路領域の素子分離領域にフィールド酸化膜を形成する段階と、(f)不純物イオンを打ち込んで、セルアレイ領域に埋込型不純物拡散領域を形成する段階とを含んでいる。このとき、パッド酸化膜は、半導体基板が露出しない程度の膜厚、例えば50Å〜300Åの膜厚が残留するようにエッチングされる。

0019

フィールド酸化膜の形成後、セルアレイ領域に残留しているイオン打ち込み防止膜を異方性エッチングすることにより、パターンの側壁にイオン打ち込み防止スペーサを形成する段階をさらに備える。この場合、埋込型不純物拡散領域を形成してから、イオン打ち込み防止スペーサの形成のための異方性エッチングに際して露出している半導体基板の表面に保護酸化膜をさらに形成する。

0020

犠牲酸化膜を形成してから除去する段階後、緩衝酸化膜を形成し、Nフィールド分離特性を強化させるためのイオン打ち込みと、Pフィールド分離特性を強化させるためのイオン打ち込みと、セルアレイ領域及び周辺回路領域に形成されるトランジスタのスレッショルド電圧を調整するためのイオン打ち込みと、周辺回路領域のウェル形成のためのイオン打ち込みとを行った後、緩衝酸化膜を除去する段階をさらに含む。

0021

これにより、本発明によれば、埋込型不純物拡散領域を最小のピッチにて形成するにあたって、パンチスルーマージンの確保を容易ならしめるために、埋込型不純物拡散領域間の間隔を埋込型不純物拡散領域の寸法よりも大きくすることが可能である。

0022

〔発明の詳細な説明〕以下、添付した図面に基づき、本発明に係るマスクROMの製造方法をさらに詳細に説明する。
(第1実施例)図9図20は本発明の第1実施例に係る方法により埋込型不純物拡散領域を形成するマスクROMの製造方法を説明するために示す断面図である。

0023

図9に示すように、本実施例のマスクROMの製造方法は、半導体基板50の上に以降の工程で第1パターン54及び第2パターン56となるパッド酸化膜52及び図示しない酸化防止膜を順次積層する段階と、酸化防止膜の上に例えばフォトレジストなどの感光膜を塗布した後これを露光かつ現像することによりセルアレイ領域には埋込型不純物拡散領域の形成のための第1感光膜パターン58を、周辺回路領域(すなわち、n−チャネル及びp−チャネル領域)にはフィールド酸化膜の形成のための第2感光膜パターン60を形成する段階と、第1感光膜パターン58及び第2感光膜パターンをエッチングマスクとし酸化防止膜をエッチングすることによりセルアレイ領域には埋込型不純物拡散領域の形成のための第1パターン54を、周辺回路領域にはフィールド酸化膜の形成のための第2パターン56を形成する段階とからなる。

0024

パッド酸化膜52は30Å〜400Åの膜厚で形成され、酸化防止膜は例えばシリコン窒化膜などの絶縁物質を1000Å〜2000Åの膜厚で蒸着して形成する。このとき、第1パターン54及び第2パターン56の形成のためのエッチング工程は、パッド酸化膜52が半導体基板50が露出しない程度の膜厚、例えば50Å〜300Åの膜厚となるまで継続する。このとき、パッド酸化膜52は第1パターン54及び第2パターン56の形成のためのエッチング工程時に完全に除去され、半導体基板を露出させることも可能である。しかし、この場合、以降のエッチング工程により露出した半導体基板の表面が損傷される恐れがあるため、第1実施例では前述したようにある程度の膜厚を残している。

0025

第1実施例においては、埋込型不純物拡散領域の形成のための第1パターン54とフィールド酸化膜の形成のための第2パターン56とを同じ物質層で、かつ同じフォトリソグラフィ工程により同時に形成する。このとき、第1パターン54及び第2パターン56の形成のためのエッチング工程は、セルアレイ領域でのエッチング歪み(蝕刻歪み)が正となるように行う。エッチング歪みが正であることは、任意のパターンを形成するためのフォトリソグラフィを施すとき、最終的に形成されたパターンのサイズが目的とするサイズよりも大きくなることを意味する。このようなパターンサイズの変形はフォトリソグラフィ時のローディング効果等により生じる。

0026

たとえ、セルアレイ領域でのエッチング工程をエッチング歪みが正となるように行うとしても、周辺回路領域ではエッチング歪みが負となるようにエッチングが行われ、フィールド酸化膜の形成のための第2パターン56のサイズが目的とするサイズよりも小さくなることがある。ところが、周辺回路領域ではデザインルールのマージンがあるため、問題とならない。

0027

図10はイオン打ち込み防止膜62を形成する工程を説明するための断面図である。イオン打ち込み防止膜62を形成する行程は、第1感光膜パターン58及び第2感光膜パターン60を除去する段階と、感光膜パターンを除去した結果物の前面に例えば低圧化学気相蒸着などの方式でシリコン窒化物などの絶縁物質を、50Å〜500Å程度の膜厚で蒸着してイオン打ち込み防止膜62を形成する段階とからなる。

0028

図11に示すようにイオン打ち込み防止膜62の上部にセルアレイ領域のみを覆う形状の第3感光膜パターン64を形成した後、この第3感光膜パターン64をエッチングマスクとした異方性エッチングを行い、周辺回路領域に形成してあったイオン打ち込み防止膜を除去することにより、セルアレイ領域のみ覆うイオン打ち込み防止膜パターン62aを形成する。このとき、図11に示すようにエッチング工程は異方性で行われるため、周辺回路領域に形成してあるフィールド酸化膜の形成のための第2パターン56の側壁に周辺スペーサ62bが形成されることもある。

0029

図12はフィールド酸化膜66を形成する工程を説明するための断面図でありる。フィールド酸化膜66を形成する行程は、第3感光膜パターン64を除去する段階と、第3感光膜パターン64を除去した結果物を酸化雰囲気に露出させることにより、周辺回路領域の素子分離領域にフィールド酸化膜65を形成する段階とからなる。

0030

このとき、セルアレイ領域はイオン打ち込み防止膜パターン62aにより保護され、周辺回路領域のうち素子分離領域を除いた領域はフィールド酸化膜の形成のための第2パターン56により保護されるため、フィールド酸化膜66は、周辺回路領域の素子分離領域に限って形成される。

0031

図13に示すように、イオン打ち込み防止パターン62aを異方性エッチングし、埋込型不純物拡散領域の形成のための第1パターン54の側壁にイオン打ち込み防止スペーサ62cを形成する。このとき、セルの均一度を確保するために半導体基板50が露出するよう過度エッチングを行う。過度エッチングにより、周辺回路領域のフィールド酸化膜66が一定の膜厚Aだけエッチングされるが、フィールド酸化膜66の膜厚が十分に厚いため、問題とならない。

0032

図4Fに示すように、イオン打ち込み防止スペーサ62cまで形成してある結果物の全面に、n型不純物、例えばAsイオン68を打ち込むことにより、埋込型不純物拡散領域の形成のための第1パターン54間に露出した半導体基板50の表面近傍に埋込型不純物拡散領域70が形成される。

0033

このとき、不純物イオン68はイオン打ち込み防止スペーサ62cにより隠蔽された領域である第1パターン54には打ち込まれないため、埋込型不純物拡散領域70の寸法はイオン打ち込み防止スペーサが形成していない時よりも、イオン打ち込み防止スペーサ62cの幅の2倍だけ小さくなる。

0034

本発明の第1実施例によれば、埋込型不純物拡散領域の形成のためのパターン54をエッチング歪みを正にしたエッチング条件にて形成し、埋込型不純物拡散領域の形成のための第1パターン54の側壁にイオン打ち込み防止スペーサ62cを形成することにより、最小のデザインルールにてフォトリソグラフィ工程を行うとしても、従来の技術と比較して埋込型不純物拡散領域70の幅への埋込型不純物拡散領域70間の寸法の比をさらに大きくできる。これにより、パンチスルーマージンを確保しつつも、セルの寸法を縮めることができる。

0035

図15に示すように、埋込型不純物拡散領域70の表面を酸化させることにより、保護酸化膜72が形成される。このとき、保護酸化膜72は、例えば膜厚が50Å〜500Åとなるように形成する。保護酸化膜72の形成工程は、埋込型不純物拡散領域70内に打ち込まれている不純物イオンを活性化させるほか、イオン打ち込み防止スペーサ62cの形成に際して生じうる半導体50及びフィールド酸化膜66の表面の損傷を治癒するために施される。

0036

図16に示すように、埋込型不純物拡散領域の形成のための第1パターン54と、フィールド酸化膜の形成のための第2パターン56と、イオン打ち込み防止スペーサ62cを除去する。このとき、保護酸化膜72はエッチングに際して用いる湿式エッチング液(例えば、リン酸)により、埋込型不純物拡散領域70の表面の損傷を防止する働きを有する。すなわち、埋込型不純物拡散領域70を形成するための不純物イオン打ち込みに際し、高いエネルギーを以て打ち込まれる不純物イオンが原因となって、半導体基板50及びフィールド酸化膜66の表面が激しく損傷されるが、この損傷が存在する状態のまま湿式エッチングを行うと、表面の損傷があった部分が他の部分よりも速くエッチングされる現象がおきる。

0037

本発明の第1実施例においては、埋込型不純物拡散領域70を形成した後、表面の損傷を保護酸化膜72の形成のための酸化工程時に治癒することにより、湿式エッチングによる半導体基板50及びフィールド酸化膜66の損傷を抑えることができる。湿式エッチングの後、保護酸化膜72を除去し、結果物の全面に緩衝酸化膜74を形成する。緩衝酸化膜74は、後で行われる不純物イオン打ち込み工程にあたり、半導体基板の表面が損傷されることを防止するためのものである。

0038

図17に示すように、通常の工程によりn−チャネルフィールド(つまり、n−チャネル領域が形成される領域)の電気的な分離特性を強化するためのn−チャネルストップ層76と、n−チャネル領域のスレッショルド電圧を調整するためのn−チャネルスレッショルド電圧調整用拡散層78とを形成する。

0039

図18に示すように、セルアレイ領域及びn−チャネル領域を覆う第4感光膜パターン80を形成した後、n−ウェルの形成のためのイオン打ち込みを行ってn−ウェル82を形成する。次に、p−チャネルフィールド(つまり、p−チャネル領域が形成される領域)の電気的な分離特性を強化するためのp−チャネルストップ層86と、p−チャネル領域のスレッショルド電圧を調整するためのp−チャネルスレッショルド電圧調整用の拡散層88とを形成する。

0040

図19に示すように、n−チャネル及びp−チャネル領域を覆う第5感光膜パターン90を形成した後、セルアレイ領域のセルスレッショルド電圧を調整するためのセルアレイスレッショルド電圧調整用の拡散層92を形成する。このとき、図17図18に示した行程は、互いに順番を変えて進めてもよいことはいうまでもない。

0041

図20に示すように、犠牲酸化工程を行った後、結果物の全面にゲート酸化膜93を形成する。次いで、ゲート酸化膜93の上に不純物がドープされた多結晶シリコン膜シリサイド層及び反射防止膜100を順次積層し、これをパターニングすることによりセルアレイ領域には多結晶のシリコン膜94とシリサイド層98とからなるワード線を形成し、周辺回路領域には多結晶のシリコン膜96とシリサイド層98とからなるゲート電極を形成する。次に、行われる通常の工程(周辺回路領域のソース及びドレイン形成工程、金属配線工程等)についての説明は省略する。

0042

(第2実施例)図21及び図22は、本発明の第2実施例による埋込型不純物拡散領域を形成するマスクROMの製造方法を説明するための図である。上述した本発明の第1実施例では、イオン打ち込み防止パターン62bを異方性エッチングし、埋込型不純物拡散領域の形成のための第1パターン54の側壁にイオン打ち込み防止スペーサ62cを形成した後、不純物打ち込み工程を行う。これに対し、第2実施例では、イオン打ち込み防止スペーサ62cを形成しない状態、つまりイオン打ち込み防止パターン62bが形成してある状態で不純物イオン打ち込みを行う。埋込型不純物拡散領域の形成のための不純物打ち込みに際し、打ち込みエネルギーはイオン打ち込み防止パターン62bを貫通するために十分なエネルギーを有していればよい。

0043

以上、複数の実施例に基づいて説明したように本発明のマスクROMの製造方法によると、セルトランジスタのパンチスルーマージンの確保はもちろん、従来の工程において問題とされた埋込型不純物拡散領域対金属コンタクト、及び埋込型不純物拡散領域対セルコーディングパターンミスアラインメントもかなり改善可能である。

0044

これについて詳しく説明すれば、フィールド酸化膜の形成のためのパターンと埋込型不純物拡散領域の形成のためのパターンとを同じマスクにて形成することにより、これを別々の工程で行っていた従来の方法で生じがちであったミスアラインメントに関わる不具合を解消できる。

0045

従来は、セルアレイ領域内の臨界層となる埋込型不純物拡散領域をイオン打ち込み工程により形成するため、後工程の整列正確度補正できるアラインメントキーを形成できなかった。そこで、代案としてアクティブキー(フィールド酸化膜の形成段階(いわば、アクティブ段階)で形成されるキーのことを意味する)をアラインメントキーとして用いてきた。しかしながら、アクティブキーをアラインメントキーとして用いる場合、例えばアクティブキーに対する不純物拡散領域、アクティブキーに対するワード線、アクティブキーに対する金属コンタクトの整列正確度は良好であるとはいえ、セル内の臨界層となる埋込型不純物拡散領域に対するワード線、埋込型不純物拡散領域に対する金属コンタクトの整列正確度は良好にならない場合が生じる。換言すれば、アクティブキーを用いるとき、仮にアクティブキーに対し埋込型不純物拡散領域が約−0.05μm程度シフトされてミスアラインメントがおこり、アクティブキーに対し金属コンタクトが約+0.05μm程度シフトされてミスアラインメントがおこったとすれば、金属コンタクトと埋込型不純物拡散領域とのミスアラインメントは約0.1μmとなり、工程で認めるミスアラインメントの限界値を越えてしまう。

0046

これは、各ステップのミスアラインメントが限界値となる0.05μm以内で良好であるにも拘わらず、埋込型不純物拡散領域がイオン打ち込み段階により形成されるがゆえに、アラインメントキーの形成ができないためである。

0047

しかしながら、本発明のマスクROMの製造方法によると、フィールド酸化膜を形成するアクティブ段階と埋込型不純物拡散領域を形成する段階とが同じマスクにて行えるようになったため、埋込型不純物拡散領域に対するワード線、埋込型不純物拡散領域に対する金属コンタクト、埋込型不純物拡散領域に対するセルコードのミスアラインメント度を大幅に改善することができる。

0048

また、本発明のマスクROMの製造方法によると、なるべく最小の埋込型不純物拡散領域のピッチ内で埋込型不純物拡散領域間の間隔を埋込型不純物拡散領域の寸法よりも大きく形成できることから、パンチスルーマージンの確保が容易になる。つまり、埋込型不純物拡散領域のピッチを効率的に縮小することが可能である。さらに、各構成要素間のミスアラインメント度を下げることができ、素子の電気的な特性の向上が図れる。

0049

本発明は前記実施例に限定されることなく、種々なる変形が本発明の技術的な思想内で、当分野における通常の知識を有した者にとって可能なことはいうまでもない。

図面の簡単な説明

0050

図1従来のNOR型マスクROMのセルアレイ部を示す平面図である。
図2図1のa−a’線で切断した断面図である。
図3図1のb−b’線で切断した断面図である。
図4図1のc−c’線で切断した断面図である。
図5図1のd−d’線で切断した断面図である。
図6従来の埋込型不純物拡散領域の形成方法を説明するための断面図である。
図7従来の埋込型不純物拡散領域の形成方法を説明するための断面図である。
図8従来の埋込型不純物拡散領域の形成方法を説明するための断面図である。
図9本発明の第1実施例によるマスクROMを示す断面図である。
図10本発明の第1実施例によるマスクROMを示す断面図である。
図11本発明の第1実施例によるマスクROMを示す断面図である。
図12本発明の第1実施例によるマスクROMを示す断面図である。
図13本発明の第1実施例によるマスクROMを示す断面図である。
図14本発明の第1実施例によるマスクROMを示す断面図である。
図15本発明の第1実施例によるマスクROMを示す断面図である。
図16本発明の第1実施例によるマスクROMを示す断面図である。
図17本発明の第1実施例によるマスクROMを示す断面図である。
図18本発明の第1実施例によるマスクROMを示す断面図である。
図19本発明の第1実施例によるマスクROMを示す断面図である。
図20本発明の第1実施例によるマスクROMを示す断面図である。
図21本発明の第2実施例によるマスクROMを示す断面図である。
図22本発明の第2実施例によるマスクROMを示す断面図である。

--

0051

50半導体基板
52パッド酸化膜
54 第1パターン
56 第2パターン
58 第1感光膜パターン
60 第2感光膜パターン

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