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技術 RC遅延回路

出願人 株式会社東芝
発明者 荻原隆田中寿実夫竹内義昭
出願日 1998年7月6日 (22年5ヶ月経過) 出願番号 1998-190807
公開日 2000年1月21日 (20年11ヶ月経過) 公開番号 2000-022510
状態 特許登録済
技術分野 パルス回路 DRAM
主要キーワード 付加接続 入力ゲート容量 回路閾値 NMOSキャパシタ 単位遅延回路 入出力波形 シミュレーション波形 直列接続ノード
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重要な関連分野

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図面 (20)

課題

RC遅延回路において、PMOSトランジスタNMOSトランジスタ閾値の絶対値が互いに逆方向にばらついても遅延時間のばらつきを抑制する。

解決手段

第1の遅延回路11および第2の遅延回路12が直列に接続されてなる遅延回路が少なくとも1組設けられてなり、第1の遅延回路は、第1のRC回路110とその出力側に接続された第1のCMOSインバータ回路IV2を含み、第2の遅延回路は、第2のRC回路120とその出力側に接続された第2のCMOSインバータ回路IV2を含み、第1の遅延回路の入力信号論理レベル遷移に伴う第1のCMOSインバータ回路の入力電位の遷移方向と第2のCMOSインバータ回路の入力電位の遷移方向とは逆方向である。

概要

背景

図13および図16は、MOS構造を有する集積回路に形成されるCMOSインバータを用いたRC遅延回路の従来例1および従来例2を示す。

<従来例1>図13に示すRC遅延回路は、複数個(本例では2個)の遅延回路131が直列に接続されており、この遅延回路131は、2段のCMOSインバータIV1、IV2間の段間にRC回路130が挿入されてなる。この場合、上記上記CMOSインバータIV1、IV2は、それぞれ図25に示すように、PMOSトランジスタTPNMOSトランジスタTNのドレイン同士が接続され、ゲート同士が接続されてなる。

そして、前記RC回路130は、抵抗素子RとNMOSキャパシタCが直列に接続され、上記抵抗素子の一端側が前段のCMOSインバータIV1の出力ノードに接続され、上記抵抗素子の他端側が次段のCMOSインバータIV2の入力ノードに接続されている。つまり、上記抵抗素子の一端側は前段のCMOSインバータIV1のNMOSトランジスタ(図示せず)のドレインに接続され、上記抵抗素子の他端側は次段のCMOSインバータIV2のPMOSトランジスタ(図示せず)のゲートに接続されている。

<従来例2>図16に示すRC遅延回路は、複数個(本例では2個)の遅延回路161が直列に接続されており、この遅延回路161は、2段のCMOSインバータIV1、IV2間の段間にRC回路160が挿入されてなる。この場合、RC回路160は、抵抗素子RとPMOSキャパシタCが直列に接続され、上記抵抗素子の一端側が前段のCMOSインバータIV1の出力ノードに接続され、上記抵抗素子の他端側が次段のCMOSインバータIV2の入力ノードに接続されている。つまり、上記抵抗素子の一端側は前段のCMOSインバータIV1のPMOSトランジスタ(図示せず)のドレインに接続され、上記抵抗素子の他端側は次段のCMOSインバータIV2のNMOSトランジスタ(図示せず)のゲートに接続されている。

しかし、図13に示した従来例1のRC遅延回路および図16に示した従来例2のRC遅延回路は、製造プロセスのばらつきなどによりCMOSインバータのPMOSトランジスタの閾値の絶対値およびNMOSトランジスタの閾値の絶対値が互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があり、これについて、以下に詳細に説明する。

図13および図16に示したRC遅延回路に関し、(a)PMOSトランジスタの閾値VTPが設計値(例えば−0.6V)およびNMOSトランジスタの閾値VTNが設計値(例えば0.5V)の場合と、(b)プロセスのばらつきによりPMOSトランジスタの閾値の絶対値|VTP|が0.2V増加し、NMOSトランジスタの閾値の絶対値|VTN|が例えば0.2V減少した場合(VTPが−0.8V、VTNが0.3Vの場合)と、(c)プロセスのばらつきによりPMOSトランジスタの閾値の絶対値|VTP|が0.2V減少し、NMOSトランジスタの閾値が例えば0.2V増加した場合(VTPが−0.4V、VTNが0.7Vの場合)について、入力信号電圧を“L”レベルから“H”レベルに変化させた場合の入出力電圧波形および主要ノード電圧波形シミュレーション結果を図14、図15、図17、図18に示す。

図14(a)、(b)、(c)は、図13に示した従来例1のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin2、出力電圧Vout2 のシミュレーション波形を示している。

図15(a)、(b)、(c)は、図13に示した従来例1のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin2、V15 、V16 、V18 、V19 のシミュレーション波形を示している。ここで、t5は入力電圧Vin2から中間ノードの電圧V16 までの信号伝達時間、t6は中間ノードの電圧V16 から中間ノードの電圧V19 までの信号伝達時間を示している。

即ち、図13に示した従来例1のRC遅延回路では、図14(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形入出力特性)は大きく変動している。この理由を以下に述べる。

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

図13中の前段の遅延回路131のインバータIV2の回路閾値が低下し、図15(b)に示すように信号伝達時間t5の遅延が大きくなる。また、図13中の後段の遅延回路131のインバータIV2の回路閾値も低下し、図15(b)に示すように信号伝達時間t6の遅延も大きくなる。したがって、上記信号伝達時間t5、t6の和は閾値が設計値である場合よりも大きくなる。

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

図13中の前段の遅延回路131のインバータIV2の回路閾値が上昇し、図15(c)に示すように信号伝達時間t5の遅延が小さくなる。また、図13中の後段の遅延回路131のインバータIV2の回路閾値も上昇し、図15(c)に示すように信号伝達時間t6の遅延も小さくなる。したがって、上記信号伝達時間t5、t6の和は、閾値が設計値である場合よりも小さくなる。

一方、図17(a)、(b)、(c)は、図16に示した従来例2のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin3、出力電圧Vout3 のシミュレーション波形を示している。

図18(a)、(b)、(c)は、図16に示した従来例2のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧V21 、V23 、V24 、V26 、V27 のシミュレーション波形を示している。ここで、t7は入力電圧Vin3から中間ノードの電圧V24 までの信号伝達時間、t8は中間ノードの電圧V24 から中間ノードの電圧V27 までの信号伝達時間を示している。

即ち、図16に示した従来例2のRC遅延回路では、図17(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動している。この理由を以下に述べる。

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

図16中の前段の遅延回路161のインバータIV2の回路閾値が低下し、図18(b)に示すように信号伝達時間t7の遅延が小さくなる。また、図16中の後段の遅延回路161のインバータIV2の回路閾値も低下し、図18(b)に示すように信号伝達時間t8の遅延も小さくなる。したがって、上記信号伝達時間t7、t8の和は、閾値が設計値である場合よりも小さくなる。

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

図16中の前段の遅延回路161のインバータIV2の回路閾値が上昇し、図18(c)に示すように信号伝達時間t7の遅延が大きくなる。また、図16中の後段の遅延回路161のインバータIV2の回路閾値も上昇し、図18(c)に示すように信号伝達時間t8の遅延も大きくなる。したがって、上記信号伝達時間t7、t8の和は閾値が設計値である場合よりも大きくなる。

図19および図22は、MOS構造を有する集積回路に形成される変形CMOSインバータを用いたRC遅延回路の従来例3および従来例4を示す。

<従来例3>図19に示すRC遅延回路は、複数個(本例では2個)の遅延回路191が直列に接続されており、この遅延回路191は、PMOSトランジスタTPとNMOSトランジスタTNのドレイン相互間に抵抗素子Rが挿入され、ゲート相互が接続された変形CMOSインバータIV1aと、前記PMOSトランジスタTPのドレインと接地ノードとの間に接続されたNMOSキャパシタCと、前記PMOSトランジスタTPのドレインに入力ノードが接続された次段のCMOSインバータIV2とからなる。この場合、変形CMOSインバータIV1aの抵抗素子Rと前記NMOSキャパシタCによりRC回路が形成されている。

つまり、上記RC回路の抵抗素子Rの一端側は前段の変形CMOSインバータIV1aのNMOSトランジスタTNのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のPMOSトランジスタ(図示せず)のゲートに接続されている。

<従来例4>図22に示すRC遅延回路は、複数個(本例では2個)の遅延回路221が直列に接続されており、この遅延回路221は、PMOSトランジスタTPとNMOSトランジスタTNのドレイン相互間に抵抗素子Rが挿入され、ゲート相互が接続された変形CMOSインバータIV1aと、前記NMOSトランジスタのドレインTNとVCCノードとの間に接続されたPMOSキャパシタCと、前記NMOSトランジスタTNのドレインに入力ノードが接続された次段のCMOSインバータIV2とからなる。この場合、変形CMOSインバータIV1aの抵抗素子Rと前記PMOSキャパシタCによりRC回路が形成されている。

つまり、上記RC回路の抵抗素子Rの一端側は前段の変形CMOSインバータIV1aのPMOSトランジスタTPのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のNMOSトランジスタ(図示せず)のゲートに接続されている。

しかし、図19に示した従来例3のRC遅延回路および図22に示した従来例4のRC遅延回路においても、製造プロセスのばらつきなどによりCMOSインバータのPMOSトランジスタの閾値の絶対値およびNMOSトランジスタの閾値の絶対値が互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があり、これについて、以下に詳細に説明する。

図20(a)、(b)、(c)は、図19に示した従来例3のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin2、出力電圧Vout2 のシミュレーション波形を示している。

図21(a)、(b)、(c)は、図19に示した従来例3のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin2、V10 、V11 、V12 、V13 のシミュレーション波形を示している。ここで、t5は入力電圧Vin2から中間ノードの電圧V11 までの信号伝達時間、t6は中間ノードの電圧V11 から中間ノードの電圧V13 までの信号伝達時間を示している。

即ち、図19に示した従来例3のRC遅延回路では、図20(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動している。この理由を以下に述べる。

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

図19中の前段の遅延回路191のインバータIV2の回路閾値が低下し、図21(b)に示すように信号伝達時間t5の遅延が大きくなる。また、図19中の後段の遅延回路191のインバータIV2の回路閾値も低下し、図21 (b)に示すように信号伝達時間t6の遅延も大きくなる。したがって、上記信号伝達時間t5、t6の和は閾値が設計値である場合よりも大きくなる。

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

図19中の前段の遅延回路191のインバータIV2の回路閾値が上昇し、図21(c)に示すように信号伝達時間t5の遅延が小さくなる。また、図19中の後段の遅延回路191のインバータIV2の回路閾値も上昇し、図21(c)に示すように信号伝達時間t6の遅延も小さくなる。したがって、上記信号伝達時間t5、t6の和は、閾値が設計値である場合よりも小さくなる。

一方、図23(a)、(b)、(c)は、図22に示した従来例4のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin3、出力電圧Vout3 のシミュレーション波形を示している。

図24(a)、(b)、(c)は、図22に示した従来例4のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧V15 、V16 、V17 、V18 、V19 のシミュレーション波形を示している。ここで、t7は入力電圧Vin3から中間ノードの電圧V17 までの信号伝達時間、t8は中間ノードの電圧V17 から中間ノードの電圧V19 までの信号伝達時間を示している。

即ち、図22に示した従来例4のRC遅延回路では、図23(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動している。この理由を以下に述べる。

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

図22中の前段の遅延回路221のインバータIV2の回路閾値が低下し、図24(b)に示すように信号伝達時間t7の遅延が小さくなる。また、図22中の後段の遅延回路221のインバータIV2の回路閾値も低下し、図24(b)に示すように信号伝達時間t8の遅延も小さくなる。したがって、上記信号伝達時間t7、t8の和は、閾値が設計値である場合よりも小さくなる。

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

図22中の前段の遅延回路221のインバータIV2の回路閾値が上昇し、図24(c)に示すように信号伝達時間t7の遅延が大きくなる。また、図22中の後段の遅延回路221のインバータIV2の回路閾値も上昇し、図24(c)に示すように信号伝達時間t8の遅延も大きくなる。したがって、上記信号伝達時間t7、t8の和は閾値が設計値である場合よりも大きくなる。

概要

RC遅延回路において、PMOSトランジスタ、NMOSトランジスタの閾値の絶対値が互いに逆方向にばらついても遅延時間のばらつきを抑制する。

第1の遅延回路11および第2の遅延回路12が直列に接続されてなる遅延回路が少なくとも1組設けられてなり、第1の遅延回路は、第1のRC回路110とその出力側に接続された第1のCMOSインバータ回路IV2を含み、第2の遅延回路は、第2のRC回路120とその出力側に接続された第2のCMOSインバータ回路IV2を含み、第1の遅延回路の入力信号論理レベル遷移に伴う第1のCMOSインバータ回路の入力電位の遷移方向と第2のCMOSインバータ回路の入力電位の遷移方向とは逆方向である。

目的

本発明は上記の問題点を解決すべくなされたもので、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、遅延時間のばらつきが少ないRC遅延回路を提供することを目的とする。

効果

実績

技術文献被引用数
4件
牽制数
5件

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請求項1

第1の遅延回路および第2の遅延回路が直列に接続されてなる単位遅延回路が少なくとも1組設けられてなり、前記第1の遅延回路は、第1の入力回路と、前記第1の入力回路の出力ノードに第1の抵抗素子および第1のキャパシタが直列に接続されてなる第1のRC回路と、前記第1の抵抗素子および第1のキャパシタの直列接続ノード入力ノードが接続された第1のCMOSインバータ回路とからなり、前記第2の遅延回路は、第2の入力回路と、前記第2の入力回路の出力ノードに第2の抵抗素子および第2のキャパシタが直列に接続されてなる第2のRC回路と、前記第2の抵抗素子および第2のキャパシタの直列接続ノードに入力ノードが接続された第2のCMOSインバータ回路とからなり、入力信号論理レベル遷移に伴う前記第1のCMOSインバータ回路の入力電位の遷移方向と前記第2のCMOSインバータ回路の入力電位の遷移方向とは逆方向であることを特徴とするRC遅延回路

請求項2

請求項1記載のRC遅延回路において、前記第1の入力回路は、その出力ノードと放電電位ノードとの間に接続された第1のNMOSトランジスタを有し、前記第1のキャパシタから前記第1の抵抗素子および前記第1のNMOSトランジスタを通じて放電される時に前記第1のCMOSインバータ回路の入力電位が“H”レベルから“L”レベルに遷移し、前記第2の入力回路は、その出力ノードと充電電位ノードとの間に接続された第1のPMOSトランジスタを有し、前記第2のキャパシタから前記第2の抵抗素子および前記第1のPMOSトランジスタを通じて充電される時に前記第2のCMOSインバータ回路の入力電位が“L”レベルから“H”レベルに遷移することを特徴とするRC遅延回路。

請求項3

請求項2記載のRC遅延回路において、前記第1の入力回路は、前記第1のNMOSトランジスタのドレインゲートに対応して第2のPMOSトランジスタのドレイン、ゲートが接続されてなるCMOSインバータ回路あるいは複数の入力信号を論理処理するCMOS論理回路であり、前記第2の入力回路は、前記第1のPMOSトランジスタのドレイン、ゲートに対応して第2のNMOSトランジスタのドレイン、ゲートが接続されてなるCMOSインバータ回路あるいは複数の入力信号を論理処理するCMOS論理回路であることを特徴とするRC遅延回路。

請求項4

第1の遅延回路および第2の遅延回路が直列に接続されてなる単位遅延回路が少なくとも1組設けられてなり、前記第1の遅延回路は、第1のPMOSトランジスタと第1のNMOSトランジスタのドレイン相互間に第1の抵抗素子が挿入され、前記第1のPMOSトランジスタと第1のNMOSトランジスタのゲート相互が接続された第1の入力回路と、前記第1のPMOSトランジスタのドレインと放電電位ノードとの間に接続され、前記第1の抵抗素子とともに第1のRC回路を形成する第1のキャパシタと、前記第1のPMOSトランジスタのドレインに入力ノードが接続された第1のCMOSインバータ回路とからなり、前記第2の遅延回路は、第2のPMOSトランジスタと第2のNMOSトランジスタのドレイン相互間に第2の抵抗素子が挿入され、前記第2のPMOSトランジスタと第2のNMOSトランジスタのゲート相互が接続された第2の入力回路と、前記第2のNMOSトランジスタのドレインと充電電位ノードとの間に接続され、前記第2の抵抗素子とともに第2のRC回路を形成する第2のキャパシタと、前記第2のNMOSトランジスタのドレインに入力ノードが接続された第2のCMOSインバータ回路とからなることを特徴とするRC遅延回路。

請求項5

第1の遅延回路および第2の遅延回路が直列に接続されてなる単位遅延回路が少なくとも1組設けられてなり、前記第1の遅延回路は、第1のPMOSトランジスタと第1のNMOSトランジスタのドレイン相互間に第1の抵抗素子および第2の抵抗素子が直列に挿入され、前記第1のPMOSトランジスタと第1のNMOSトランジスタのゲート相互が接続された第1の入力回路と、前記第1の抵抗素子および第2の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第1のキャパシタと、前記第1の抵抗素子および第2の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第2のキャパシタと、前記第1の抵抗素子および第2の抵抗素子の直列接続ノードに入力ノードが接続された第1のCMOSインバータ回路とからなり、前記第2の遅延回路は、第2のPMOSトランジスタと第2のNMOSトランジスタのドレイン相互間に第3の抵抗素子および第4の抵抗素子が直列に挿入され、前記第2のPMOSトランジスタと第2のNMOSトランジスタのゲート相互が接続された第2の入力回路と、前記第3の抵抗素子および第4の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第3のキャパシタと、前記第3の抵抗素子および第4の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第4のキャパシタと、前記第3の抵抗素子および第4の抵抗素子の直列接続ノードに入力ノードが接続された第2のCMOSインバータ回路とからなることを特徴とするRC遅延回路。

請求項6

請求項1、4、5のいずれか1項に記載のRC遅延回路において、前記第1の遅延回路および第2の遅延回路は奇数段のCMOSインバータ回路を介して接続されていることを特徴とするRC遅延回路。

請求項7

請求項1乃至6のいずれか1項に記載のRC遅延回路において、前記第1のキャパシタは、前記第1の抵抗素子の一端側ノードと前記放電電位ノードとの間に接続されたNMOSキャパシタであり、前記第2のキャパシタは、前記第2の抵抗素子の一端側ノードと充電電位ノードとの間に接続されたPMOSキャパシタであることを特徴とするRC遅延回路。

請求項8

請求項1乃至7のいずれか1項に記載のRC遅延回路において、前記第1の抵抗素子の抵抗値と第1のキャパシタの容量値および第1のCMOSインバータ回路の入力ゲート容量値の和との積は、前記第2の抵抗素子の抵抗値と第2のキャパシタの容量値および第2のCMOSインバータ回路の入力ゲート容量値の和との積に略等しいことを特徴とするRC遅延回路。

請求項9

請求項8記載のRC遅延回路において、前記第1の抵抗素子の抵抗値と前記第2の抵抗素子の抵抗値とは略等しいことを特徴とするRC遅延回路。

請求項10

請求項8または9記載のRC遅延回路において、前記第1のキャパシタの容量値と前記第2のキャパシタの容量値とは略等しいことを特徴とするRC遅延回路。

請求項11

請求項1に記載のRC遅延回路において、前記第1のキャパシタは、前記第1の抵抗素子の一端側ノードと放電電位ノードとの間に接続されたNMOSキャパシタおよび前記第1の抵抗素子の一端側ノードと充電電位ノードとの間に接続されたPMOSキャパシタであり、前記第2のキャパシタは、前記第2の抵抗素子の一端側ノードと前記充電電位ノードとの間に接続されたPMOSキャパシタおよび前記第2の抵抗素子の一端側ノードと前記放電電位ノードとの間に接続されたNMOSキャパシタであることを特徴とするRC遅延回路。

請求項12

請求項5記載のRC遅延回路において、前記第3のキャパシタは、前記第3の抵抗素子の一端側ノードと前記放電電位ノードとの間に接続されたNMOSキャパシタであり、前記第4のキャパシタは、前記第4の抵抗素子の一端側ノードと充電電位ノードとの間に接続されたPMOSキャパシタであることを特徴とするRC遅延回路。

請求項13

請求項3乃至12のいずれか1項に記載のRC遅延回路において、前記第1のPMOSトランジスタのサイズと第2のPMOSトランジスタのサイズとは略等しいことを特徴とするRC遅延回路。

請求項14

請求項3乃至13のいずれか1項に記載のRC遅延回路において、前記第1のNMOSトランジスタのサイズと第2のNMOSトランジスタのサイズとは略等しいことを特徴とするRC遅延回路。

請求項15

集積回路内に、それぞれ抵抗素子とキャパシタを直列に接続したRC回路を含む第1の遅延回路および第2の遅延回路が直列に設けられ、入力信号の論理レベルの遷移に伴って、前記第1の遅延回路におけるRC回路の抵抗素子とキャパシタとの接続ノード電位および第2の遅延回路におけるRC回路の抵抗素子とキャパシタとの接続ノードの電位が逆方向に遷移するように構成されてなることを特徴とするRC遅延回路。

技術分野

0001

本発明は、半導体集積回路係り、特にMOS構造を有する集積回路に形成されるRC遅延回路に関するもので、例えばDRAM、SRAMなどのメモリ論理ゲート、CPUなどに使用されるものである。

背景技術

0002

図13および図16は、MOS構造を有する集積回路に形成されるCMOSインバータを用いたRC遅延回路の従来例1および従来例2を示す。

0003

<従来例1>図13に示すRC遅延回路は、複数個(本例では2個)の遅延回路131が直列に接続されており、この遅延回路131は、2段のCMOSインバータIV1、IV2間の段間にRC回路130が挿入されてなる。この場合、上記上記CMOSインバータIV1、IV2は、それぞれ図25に示すように、PMOSトランジスタTPNMOSトランジスタTNのドレイン同士が接続され、ゲート同士が接続されてなる。

0004

そして、前記RC回路130は、抵抗素子RとNMOSキャパシタCが直列に接続され、上記抵抗素子の一端側が前段のCMOSインバータIV1の出力ノードに接続され、上記抵抗素子の他端側が次段のCMOSインバータIV2の入力ノードに接続されている。つまり、上記抵抗素子の一端側は前段のCMOSインバータIV1のNMOSトランジスタ(図示せず)のドレインに接続され、上記抵抗素子の他端側は次段のCMOSインバータIV2のPMOSトランジスタ(図示せず)のゲートに接続されている。

0005

<従来例2>図16に示すRC遅延回路は、複数個(本例では2個)の遅延回路161が直列に接続されており、この遅延回路161は、2段のCMOSインバータIV1、IV2間の段間にRC回路160が挿入されてなる。この場合、RC回路160は、抵抗素子RとPMOSキャパシタCが直列に接続され、上記抵抗素子の一端側が前段のCMOSインバータIV1の出力ノードに接続され、上記抵抗素子の他端側が次段のCMOSインバータIV2の入力ノードに接続されている。つまり、上記抵抗素子の一端側は前段のCMOSインバータIV1のPMOSトランジスタ(図示せず)のドレインに接続され、上記抵抗素子の他端側は次段のCMOSインバータIV2のNMOSトランジスタ(図示せず)のゲートに接続されている。

0006

しかし、図13に示した従来例1のRC遅延回路および図16に示した従来例2のRC遅延回路は、製造プロセスのばらつきなどによりCMOSインバータのPMOSトランジスタの閾値の絶対値およびNMOSトランジスタの閾値の絶対値が互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があり、これについて、以下に詳細に説明する。

0007

図13および図16に示したRC遅延回路に関し、(a)PMOSトランジスタの閾値VTPが設計値(例えば−0.6V)およびNMOSトランジスタの閾値VTNが設計値(例えば0.5V)の場合と、(b)プロセスのばらつきによりPMOSトランジスタの閾値の絶対値|VTP|が0.2V増加し、NMOSトランジスタの閾値の絶対値|VTN|が例えば0.2V減少した場合(VTPが−0.8V、VTNが0.3Vの場合)と、(c)プロセスのばらつきによりPMOSトランジスタの閾値の絶対値|VTP|が0.2V減少し、NMOSトランジスタの閾値が例えば0.2V増加した場合(VTPが−0.4V、VTNが0.7Vの場合)について、入力信号電圧を“L”レベルから“H”レベルに変化させた場合の入出力電圧波形および主要ノード電圧波形シミュレーション結果を図14図15図17図18に示す。

0008

図14(a)、(b)、(c)は、図13に示した従来例1のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin2、出力電圧Vout2 のシミュレーション波形を示している。

0009

図15(a)、(b)、(c)は、図13に示した従来例1のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin2、V15 、V16 、V18 、V19 のシミュレーション波形を示している。ここで、t5は入力電圧Vin2から中間ノードの電圧V16 までの信号伝達時間、t6は中間ノードの電圧V16 から中間ノードの電圧V19 までの信号伝達時間を示している。

0010

即ち、図13に示した従来例1のRC遅延回路では、図14(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形入出力特性)は大きく変動している。この理由を以下に述べる。

0011

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0012

図13中の前段の遅延回路131のインバータIV2の回路閾値が低下し、図15(b)に示すように信号伝達時間t5の遅延が大きくなる。また、図13中の後段の遅延回路131のインバータIV2の回路閾値も低下し、図15(b)に示すように信号伝達時間t6の遅延も大きくなる。したがって、上記信号伝達時間t5、t6の和は閾値が設計値である場合よりも大きくなる。

0013

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0014

図13中の前段の遅延回路131のインバータIV2の回路閾値が上昇し、図15(c)に示すように信号伝達時間t5の遅延が小さくなる。また、図13中の後段の遅延回路131のインバータIV2の回路閾値も上昇し、図15(c)に示すように信号伝達時間t6の遅延も小さくなる。したがって、上記信号伝達時間t5、t6の和は、閾値が設計値である場合よりも小さくなる。

0015

一方、図17(a)、(b)、(c)は、図16に示した従来例2のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin3、出力電圧Vout3 のシミュレーション波形を示している。

0016

図18(a)、(b)、(c)は、図16に示した従来例2のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧V21 、V23 、V24 、V26 、V27 のシミュレーション波形を示している。ここで、t7は入力電圧Vin3から中間ノードの電圧V24 までの信号伝達時間、t8は中間ノードの電圧V24 から中間ノードの電圧V27 までの信号伝達時間を示している。

0017

即ち、図16に示した従来例2のRC遅延回路では、図17(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動している。この理由を以下に述べる。

0018

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0019

図16中の前段の遅延回路161のインバータIV2の回路閾値が低下し、図18(b)に示すように信号伝達時間t7の遅延が小さくなる。また、図16中の後段の遅延回路161のインバータIV2の回路閾値も低下し、図18(b)に示すように信号伝達時間t8の遅延も小さくなる。したがって、上記信号伝達時間t7、t8の和は、閾値が設計値である場合よりも小さくなる。

0020

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0021

図16中の前段の遅延回路161のインバータIV2の回路閾値が上昇し、図18(c)に示すように信号伝達時間t7の遅延が大きくなる。また、図16中の後段の遅延回路161のインバータIV2の回路閾値も上昇し、図18(c)に示すように信号伝達時間t8の遅延も大きくなる。したがって、上記信号伝達時間t7、t8の和は閾値が設計値である場合よりも大きくなる。

0022

図19および図22は、MOS構造を有する集積回路に形成される変形CMOSインバータを用いたRC遅延回路の従来例3および従来例4を示す。

0023

<従来例3>図19に示すRC遅延回路は、複数個(本例では2個)の遅延回路191が直列に接続されており、この遅延回路191は、PMOSトランジスタTPとNMOSトランジスタTNのドレイン相互間に抵抗素子Rが挿入され、ゲート相互が接続された変形CMOSインバータIV1aと、前記PMOSトランジスタTPのドレインと接地ノードとの間に接続されたNMOSキャパシタCと、前記PMOSトランジスタTPのドレインに入力ノードが接続された次段のCMOSインバータIV2とからなる。この場合、変形CMOSインバータIV1aの抵抗素子Rと前記NMOSキャパシタCによりRC回路が形成されている。

0024

つまり、上記RC回路の抵抗素子Rの一端側は前段の変形CMOSインバータIV1aのNMOSトランジスタTNのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のPMOSトランジスタ(図示せず)のゲートに接続されている。

0025

<従来例4>図22に示すRC遅延回路は、複数個(本例では2個)の遅延回路221が直列に接続されており、この遅延回路221は、PMOSトランジスタTPとNMOSトランジスタTNのドレイン相互間に抵抗素子Rが挿入され、ゲート相互が接続された変形CMOSインバータIV1aと、前記NMOSトランジスタのドレインTNとVCCノードとの間に接続されたPMOSキャパシタCと、前記NMOSトランジスタTNのドレインに入力ノードが接続された次段のCMOSインバータIV2とからなる。この場合、変形CMOSインバータIV1aの抵抗素子Rと前記PMOSキャパシタCによりRC回路が形成されている。

0026

つまり、上記RC回路の抵抗素子Rの一端側は前段の変形CMOSインバータIV1aのPMOSトランジスタTPのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のNMOSトランジスタ(図示せず)のゲートに接続されている。

0027

しかし、図19に示した従来例3のRC遅延回路および図22に示した従来例4のRC遅延回路においても、製造プロセスのばらつきなどによりCMOSインバータのPMOSトランジスタの閾値の絶対値およびNMOSトランジスタの閾値の絶対値が互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があり、これについて、以下に詳細に説明する。

0028

図20(a)、(b)、(c)は、図19に示した従来例3のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin2、出力電圧Vout2 のシミュレーション波形を示している。

0029

図21(a)、(b)、(c)は、図19に示した従来例3のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin2、V10 、V11 、V12 、V13 のシミュレーション波形を示している。ここで、t5は入力電圧Vin2から中間ノードの電圧V11 までの信号伝達時間、t6は中間ノードの電圧V11 から中間ノードの電圧V13 までの信号伝達時間を示している。

0030

即ち、図19に示した従来例3のRC遅延回路では、図20(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動している。この理由を以下に述べる。

0031

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0032

図19中の前段の遅延回路191のインバータIV2の回路閾値が低下し、図21(b)に示すように信号伝達時間t5の遅延が大きくなる。また、図19中の後段の遅延回路191のインバータIV2の回路閾値も低下し、図21(b)に示すように信号伝達時間t6の遅延も大きくなる。したがって、上記信号伝達時間t5、t6の和は閾値が設計値である場合よりも大きくなる。

0033

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0034

図19中の前段の遅延回路191のインバータIV2の回路閾値が上昇し、図21(c)に示すように信号伝達時間t5の遅延が小さくなる。また、図19中の後段の遅延回路191のインバータIV2の回路閾値も上昇し、図21(c)に示すように信号伝達時間t6の遅延も小さくなる。したがって、上記信号伝達時間t5、t6の和は、閾値が設計値である場合よりも小さくなる。

0035

一方、図23(a)、(b)、(c)は、図22に示した従来例4のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin3、出力電圧Vout3 のシミュレーション波形を示している。

0036

図24(a)、(b)、(c)は、図22に示した従来例4のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧V15 、V16 、V17 、V18 、V19 のシミュレーション波形を示している。ここで、t7は入力電圧Vin3から中間ノードの電圧V17 までの信号伝達時間、t8は中間ノードの電圧V17 から中間ノードの電圧V19 までの信号伝達時間を示している。

0037

即ち、図22に示した従来例4のRC遅延回路では、図23(a)、(b)、(c)から分かるように、PMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動している。この理由を以下に述べる。

0038

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0039

図22中の前段の遅延回路221のインバータIV2の回路閾値が低下し、図24(b)に示すように信号伝達時間t7の遅延が小さくなる。また、図22中の後段の遅延回路221のインバータIV2の回路閾値も低下し、図24(b)に示すように信号伝達時間t8の遅延も小さくなる。したがって、上記信号伝達時間t7、t8の和は、閾値が設計値である場合よりも小さくなる。

0040

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0041

図22中の前段の遅延回路221のインバータIV2の回路閾値が上昇し、図24(c)に示すように信号伝達時間t7の遅延が大きくなる。また、図22中の後段の遅延回路221のインバータIV2の回路閾値も上昇し、図24(c)に示すように信号伝達時間t8の遅延も大きくなる。したがって、上記信号伝達時間t7、t8の和は閾値が設計値である場合よりも大きくなる。

発明が解決しようとする課題

0042

上記したように従来のRC遅延回路は、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があった。

0043

本発明は上記の問題点を解決すべくなされたもので、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、遅延時間のばらつきが少ないRC遅延回路を提供することを目的とする。

課題を解決するための手段

0044

第1の発明のRC遅延回路は、第1の遅延回路および第2の遅延回路が直列に接続されてなる単位遅延回路が少なくとも1組設けられてなり、前記第1の遅延回路は、第1の入力回路と、前記第1の入力回路の出力ノードに第1の抵抗素子および第1のキャパシタが直列に接続されてなる第1のRC回路と、前記第1の抵抗素子および第1のキャパシタの直列接続ノードに入力ノードが接続された第1のCMOSインバータ回路とからなり、前記第2の遅延回路は、第2の入力回路と、前記第2の入力回路の出力ノードに第2の抵抗素子および第2のキャパシタが直列に接続されてなる第2のRC回路と、前記第2の抵抗素子および第2のキャパシタの直列接続ノードに入力ノードが接続された第2のCMOSインバータ回路とからなり、入力信号論理レベル遷移に伴う前記第1のCMOSインバータ回路の入力電位の遷移方向と前記第2のCMOSインバータ回路の入力電位の遷移方向とは逆方向であることを特徴とする。

0045

第2の発明のRC遅延回路は、第1の遅延回路および第2の遅延回路が直列に接続されてなる単位遅延回路が少なくとも1組設けられてなり、前記第1の遅延回路は、第1のPMOSトランジスタと第1のNMOSトランジスタのドレイン相互間に第1の抵抗素子が挿入され、前記第1のPMOSトランジスタと第1のNMOSトランジスタのゲート相互が接続された第1の入力回路と、前記第1のPMOSトランジスタのドレインと放電電位ノードとの間に接続され、前記第1の抵抗素子とともに第1のRC回路を形成する第1のキャパシタと、前記第1のPMOSトランジスタのドレインに入力ノードが接続された第1のCMOSインバータ回路とからなり、前記第2の遅延回路は、第2のPMOSトランジスタと第2のNMOSトランジスタのドレイン相互間に第2の抵抗素子が挿入され、前記第2のPMOSトランジスタと第2のNMOSトランジスタのゲート相互が接続された第2の入力回路と、前記第2のNMOSトランジスタのドレインと充電電位ノードとの間に接続され、前記第2の抵抗素子とともに第2のRC回路を形成する第2のキャパシタと、前記第2のNMOSトランジスタのドレインに入力ノードが接続された第2のCMOSインバータ回路とからなることを特徴とする。

0046

第3の発明のRC遅延回路は、第1の遅延回路および第2の遅延回路が直列に接続されてなる単位遅延回路が少なくとも1組設けられてなり、前記第1の遅延回路は、第1のPMOSトランジスタと第1のNMOSトランジスタのドレイン相互間に第1の抵抗素子および第2の抵抗素子が直列に挿入され、前記第1のPMOSトランジスタと第1のNMOSトランジスタのゲート相互が接続された第1の入力回路と、前記第1の抵抗素子および第2の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第1のキャパシタと、前記第1の抵抗素子および第2の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第2のキャパシタと、前記第1の抵抗素子および第2の抵抗素子の直列接続ノードに入力ノードが接続された第1のCMOSインバータ回路とからなり、前記第2の遅延回路は、第2のPMOSトランジスタと第2のNMOSトランジスタのドレイン相互間に第3の抵抗素子および第4の抵抗素子が直列に挿入され、前記第2のPMOSトランジスタと第2のNMOSトランジスタのゲート相互が接続された第2の入力回路と、前記第3の抵抗素子および第4の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第3のキャパシタと、前記第3の抵抗素子および第4の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第4のキャパシタと、前記第3の抵抗素子および第4の抵抗素子の直列接続ノードに入力ノードが接続された第2のCMOSインバータ回路とからなることを特徴とする。

0047

第4の発明のRC遅延回路は、集積回路内に、それぞれ抵抗素子とキャパシタを直列に接続したRC回路を含む第1の遅延回路および第2の遅延回路が直列に設けられ、入力信号の論理レベルの遷移に伴って、前記第1の遅延回路におけるRC回路の抵抗素子とキャパシタとの接続ノード電位および第2の遅延回路におけるRC回路の抵抗素子とキャパシタとの接続ノードの電位が逆方向に遷移するように構成されてなることを特徴とする。

発明を実施するための最良の形態

0048

以下、図面を参照して本発明の実施の形態を詳細に説明する。

0049

<第1実施例>図1は、本発明の第1実施例に係るRC遅延回路を示している。

0050

図1に示すRC遅延回路は、集積回路内において、2種類の遅延回路11、12が奇数段(本例では1段)のCMOSインバータ回路13を介して直列に接続されてなる遅延回路が少なくとも1組(本例では1組)設けられている。

0051

上記遅延回路における第1の遅延回路11は、2段のCMOSインバータIV1、IV2間の段間に第1のRC回路110が挿入されてなる。この場合、上記CMOSインバータIV1、IV2は、それぞれ例えば図25に示すように、VCCノードと接地ノードとの間にPMOSトランジスタTPのソース・ドレイン間とNMOSトランジスタTNのドレイン・ソース間が直列に接続され、上記PMOSトランジスタTPとNMOSトランジスタTNのゲート同士が接続されてなる通常の構成を有する。

0052

そして、第1のRC回路110は、抵抗素子RとNMOSキャパシタCnが直列に接続され、上記抵抗素子Rの一端側が前段のCMOSインバータIV1の出力ノードに接続され、上記抵抗素子Rの他端側が次段のCMOSインバータIV2の入力ノードに接続されている。

0053

つまり、上記抵抗素子Rの一端側は前段のCMOSインバータIV1のNMOSトランジスタTNのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のPMOSトランジスタTPのゲートに接続されている。

0054

また、前記遅延回路における第2の遅延回路12は、2段のCMOSインバータIV1、IV2間の段間に第2のRC回路120が挿入されてなる。この場合、上記第2のRC回路120は、抵抗素子RとPMOSキャパシタCpが直列に接続され、上記抵抗素子Rの一端側が前段のCMOSインバータIV1の出力ノードに接続され、上記抵抗素子Rの他端側が次段のCMOSインバータIV2の入力ノードに接続されている。

0055

つまり、上記抵抗素子Rの一端側は前段のCMOSインバータIV1のPMOSトランジスタTPのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のNMOSトランジスタTNのゲートに接続されている。

0056

ここで、図1に示した第1実施例に係るRC遅延回路に関し、(a)PMOSトランジスタの閾値VTPが設計値(例えば−0.6V)およびNMOSトランジスタの閾値VTNが設計値(例えば0.5V)の場合と、(b)プロセスのばらつきによりPMOSトランジスタの閾値の絶対値|VTP|が0.2V増加し、NMOSトランジスタの閾値の絶対値|VTN|が例えば0.2V減少した場合(VTPが−0.8V、VTNが0.3Vの場合)と、(c)プロセスのばらつきによりPMOSトランジスタの閾値の絶対値|VTP|が0.2V減少し、NMOSトランジスタの閾値が例えば0.2V増加した場合(VTPが−0.4V、VTNが0.7Vの場合)について、入力信号電圧を“L”レベルから“H”レベルに変化させた場合の入出力電圧の波形および主要ノードの電圧波形のシミュレーション結果を図2および図3に示す。

0057

図2(a)、(b)、(c)は、図1に示した第1実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin0、出力電圧Vout0 のシミュレーション波形を示している。

0058

図3(a)、(b)、(c)は、図1に示した第1実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin0、V1、V2、V3、V5、V6のシミュレーション波形を示している。

0059

ここで、t1は入力電圧Vin0から中間ノードの電圧V2までの信号伝達時間、t2は中間ノードの電圧V3から中間ノードの電圧V6までの信号伝達時間を示している。

0060

上記第1実施例のRC遅延回路のシミュレーションの結果を、従来例1のRC遅延回路のシミュレーションの結果と比較すると、従来例1のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力特性は大きく変動しているが、第1実施例のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも入出力特性は図2(a)、(b)、(c)に示すように殆ど変化していない。

0061

この理由を述べる。

0062

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0063

図1中の第1の遅延回路11のインバータIV2の回路閾値が低下し、図3(b)に示すように信号伝達時間t1の遅延が大きくなる。これに対して、図1中の第2の遅延回路12のインバータIV2の回路閾値も低下し、図3(b)に示すように信号伝達時間t2の遅延は小さくなる。この場合、上記信号伝達時間t1、t2の和は、閾値が設計値である場合とほぼ等しくなる。

0064

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0065

図1中の第1の遅延回路11のインバータIV2の回路閾値が上昇し、図3(c)に示すように信号伝達時間の遅延が小さくなる。これに対して、図1中の第2の遅延回路12のインバータIV2の回路閾値も上昇し、図3(c)に示すように信号伝達時間t2の遅延は大きくなる。この場合、上記信号伝達時間t1、t2の和は、閾値が設計値である場合とほぼ等しくなる。

0066

即ち、上記第1実施例のRC遅延回路は、集積回路内において、それぞれ抵抗素子RとキャパシタCnあるいはCpを直列に接続したRC回路110、120をそれぞれ含む第1の遅延回路11および第2の遅延回路12が直列に設けられている。

0067

そして、RC遅延回路に対する入力信号の論理レベルの遷移に伴って、前記第1の遅延回路11のRC回路110の抵抗素子RとキャパシタCnとの接続ノードの電位(本例では第1の遅延回路11のCMOSインバータ回路IV2の入力電位)V1および第2の遅延回路12のRC回路120の抵抗素子RとキャパシタCpとの接続ノードの電位VS(本例では第2の遅延回路12のCMOSインバータ回路IV2の入力電位)が逆方向に遷移するように構成されている。

0068

この場合、第1の遅延回路11の入力信号の論理レベルの遷移方向に対して第2の遅延回路12の入力信号の論理レベルの遷移方向が逆方向になるように、2個の遅延回路の間に奇数段のインバータ回路13が挿入されている。

0069

このような構成によって、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、2個の遅延回路11、12の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。

0070

なお、第1の遅延回路11における入力側の回路は、CMOSインバータIV1に限らず、第1のRC回路110の抵抗素子Rと放電電位ノードとの間に接続されたNMOSトランジスタを有する入力回路であればよく、複数の入力信号を論理処理するCMOS論理回路(例えばナンド回路ノア回路)であってもよい。

0071

同様に、第2の遅延回路12における入力側の回路も、CMOSインバータIV1に限らず、第2のRC回路120の抵抗素子Rと充電電位ノードとの間に接続されたPMOSトランジスタを有する入力回路であればよく、複数の入力信号を論理処理するCMOS論理回路であってもよい。

0072

また、第1のRC回路110におけるキャパシタは、前記したようにNMOSトランジスタのドレイン・ソース同士を短絡して使用するNMOSキャパシタCnに限らず、他の構成のキャパシタであってもよいが、設計およびプロセスの簡略化の観点からNMOSキャパシタが望ましい。

0073

同様に、第2のRC回路120におけるキャパシタは、前記したようにPMOSトランジスタのドレイン・ソース同士を短絡して使用するPMOSキャパシタCpに限らず、他の構成のキャパシタであってもよいが、設計およびプロセスの簡略化の観点からPMOSキャパシタが望ましい。なお、以上におけるNMOS、PMOSおよび容量素子は、ゲート絶縁膜酸化膜以外の絶縁膜で形成されたいわゆるMIS構造のものであってもよいことはいうまでもなく、以下についても同様である。

0074

さらに、上記第1実施例のRC遅延回路では、第1のRC回路110を備えた第1の遅延回路11を前段、第2のRC回路120を備えた第2の遅延回路12を後段に設けた構成としたが、第1の遅延回路11および第2の遅延回路12の前後関係入れ替えた構成としてもよい。

0075

また、第1の遅延回路11の遅延時間のばらつきと第2の遅延回路12の遅延時間のばらつきとを打ち消すためには、第1の遅延回路11における抵抗素子Rの抵抗値とキャパシタCnの容量値およびCMOSインバータIV2の入力ゲート容量値の和との積が、第2の遅延回路12における抵抗素子Rの抵抗値とキャパシタCpの容量値およびCMOSインバータIV2の入力ゲート容量値の和との積に略等しいことが望ましいが、両者は許容範囲内不均衡であっても支障はない。

0076

ただし、第1の遅延回路11の抵抗素子Rの抵抗値と第2の遅延回路12の抵抗素子Rの抵抗値とが略等しいように設定し、第1の遅延回路11のキャパシタCnの容量値と第2の遅延回路12のキャパシタCpの容量値とが略等しいように設定し、第1の遅延回路11のPMOSトランジスタのサイズと第2の遅延回路12のPMOSトランジスタのサイズとが略等しいように設定し、第1の遅延回路11のNMOSトランジスタのサイズと第2の遅延回路12のNMOSトランジスタのサイズとが略等しいように設定することが、設計の簡略化の観点から特に望ましい。

0077

<第2実施例>図4は、第2実施例に係るRC遅延回路を示している。

0078

図4に示すRC遅延回路は、図1に示した第1実施例のRC遅延回路と比べて、(1)第1の遅延回路41における抵抗素子RとNMOSキャパシタCnとの接続ノードとVCCノードとの間にPMOSキャパシタCpが付加接続されている点、(2)第2の遅延回路42における抵抗素子RとPMOSキャパシタCpとの接続ノードと接地ノードとの間にNMOSキャパシタCnが付加接続されている点が異なり、その他は同じである。

0079

図5(a)、(b)、(c)は、図4に示した第2実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin1、出力電圧Vout1 のシミュレーション波形を示している。

0080

図6(a)、(b)、(c)は、図4に示した第2実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin1、V8、V9、V10 、V12 、V13 のシミュレーション波形を示している。ここで、t3は入力電圧Vin1から中間ノードの電圧V9までの信号伝達時間、t4は中間ノードの電圧V10 から中間ノードの電圧V13 までの信号伝達時間を示している。

0081

上記第2実施例のRC遅延回路のシミュレーションの結果を、従来例2のRC遅延回路のシミュレーションの結果と比較すると、従来例2のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動しているが、第2実施例のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも図5(a)、(b)、(c)に示すように入出力波形(入出力特性)は殆ど変化していない。

0082

この理由を述べる。

0083

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0084

図4中の第1の遅延回路41のインバータIV2の回路閾値が低下し、図6(b)に示すように信号伝達時間t3の遅延が大きくなる。これに対して、図4中の第2の遅延回路42のインバータIV2の回路閾値も低下し、図6(b)に示すように信号伝達時間t4の遅延は小さくなる。この場合、上記信号伝達時間t3、t4の和は、閾値が設計値である場合とほぼ等しくなる。

0085

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0086

図4中の第1の遅延回路41のインバータIV2の回路閾値が上昇し、図6(c)に示すように信号伝達時間t3の遅延が小さくなる。これに対して、図4中の第2の遅延回路42のインバータIV2の回路閾値も上昇し、図6(c)に示すように信号伝達時間t4の遅延は大きくなる。この場合、上記信号伝達時間t3、t4の和は、閾値が設計値である場合とほぼ等しくなる。

0087

したがって、上記第2実施例のRC遅延回路は、前記第1実施例のRC遅延回路と同様に、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、2個の遅延回路の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。

0088

しかも、上記第2実施例のRC遅延回路は、前記第1実施例のRC遅延回路と比べて、入力信号電圧が“L”レベルから“H”レベルに変化した場合と、入力信号電圧が“H”レベルから“L”レベルに変化した場合とで、ほぼ等しい遅延が得られ、かつ上記したようなMOSトランジスタの閾値電圧のばらつきがあっても全体としての遅延時間はほぼ等しい。

0089

なお、上記第2実施例のRC遅延回路においても、前述した第1実施例のRC遅延回路と同様に、種々の変形実施、適切な定数設定を行うことが可能である。

0090

<第3実施例>図7は、第3実施例に係るRC遅延回路を示している。

0091

図7のRC遅延回路は、図1に示した第1実施例のRC遅延回路と比べて、遅延回路が異なる。

0092

即ち、図7に示すRC遅延回路は、集積回路内において、2種類の遅延回路71、72が奇数段(本例では1段)のCMOSインバータ回路73を介して直列に接続されてなる遅延回路が少なくとも1組(本例では1組)設けられている。

0093

上記遅延回路における第1の遅延回路71は、PMOSトランジスタTPとNMOSトランジスタTNのドレイン相互間に抵抗素子Rが挿入され、前記PMOSトランジスタとNMOSトランジスタのゲート相互が接続された変形CMOSインバータIV1aと、前記PMOSトランジスタTPのドレインと接地ノードとの間に接続されたNMOSキャパシタCnと、前記PMOSトランジスタTPのドレインに入力ノードが接続された次段のCMOSインバータIV2とからなる。

0094

この場合、変形CMOSインバータIV1aの抵抗素子Rと前記NMOSキャパシタCnにより第3のRC回路が形成されている。つまり、上記第3のRC回路の抵抗素子Rの一端側は前段の変形CMOSインバータIV1aのNMOSトランジスタTNのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のPMOSトランジスタ(図25のTP)のゲートに接続されている。

0095

また、上記遅延回路における第2の遅延回路72は、PMOSトランジスタTPとNMOSトランジスタTNのドレイン相互間に抵抗素子Rが挿入され、前記PMOSトランジスタとNMOSトランジスタのゲート相互が接続された変形CMOSインバータIV1bと、前記NMOSトランジスタTNのドレインとVCCノードとの間に接続されたPMOSキャパシタCpと、前記NMOSトランジスタTNのドレインに入力ノードが接続された次段のCMOSインバータIV2とからなる。

0096

この場合、変形CMOSインバータIV1bの抵抗素子Rと前記PMOSキャパシタCnにより第4のRC回路が形成されている。つまり、上記第4のRC回路の抵抗素子Rの一端側は前段の変形CMOSインバータIV1bのPMOSトランジスタTPのドレインに接続され、上記抵抗素子Rの他端側は次段のCMOSインバータIV2のNMOSトランジスタ(図25のTN)のゲートに接続されている。

0097

図8(a)、(b)、(c)は、図7に示した第3実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin0、出力電圧Vout0 のシミュレーション波形を示している。

0098

図9(a)、(b)、(c)は、図7に示した第3実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin0、V0、V1、V2、V3、V4のシミュレーション波形を示している。ここで、t1は入力電圧Vin0から中間ノードの電圧V1までの信号伝達時間、t2は中間ノードの電圧V2から中間ノードの電圧V4までの信号伝達時間を示している。

0099

上記第3実施例のRC遅延回路のシミュレーションの結果を、従来例3のRC遅延回路のシミュレーションの結果と比較すると、従来例3のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動しているが、第2実施例のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも図8(a)、(b)、(c)に示すように入出力波形(入出力特性)は殆ど変化していない。

0100

この理由を述べる。

0101

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0102

図7中の第1の遅延回路71のインバータIV2の回路閾値が低下し、図9(b)に示すように信号伝達時間t1の遅延が大きくなる。これに対して、図7中の第2の遅延回路72のインバータIV2の回路閾値も低下し、図9(b)に示すように信号伝達時間t2の遅延は小さくなる。この場合、上記信号伝達時間t1、t2の和は、閾値が設計値である場合とほぼ等しくなる。

0103

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0104

図7中の第1の遅延回路71のインバータIV2の回路閾値が上昇し、図9(c)に示すように信号伝達時間t1の遅延が小さくなる。これに対して、図7中の第2の遅延回路72のインバータIV2の回路閾値も上昇し、図9(c)に示すように信号伝達時間t2の遅延は大きくなる。この場合、上記信号伝達時間t1、t2の和は、閾値が設計値である場合とほぼ等しくなる。

0105

したがって、上記第3実施例のRC遅延回路は、前記第1実施例のRC遅延回路と同様に、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、2個の遅延回路の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。

0106

なお、上記第3実施例のRC遅延回路においても、前述した第1実施例のRC遅延回路と同様に、種々の変形実施、適切な定数設定を行うことが可能である。

0107

<第4実施例>図10は、第4実施例に係るRC遅延回路を示している。

0108

図10のRC遅延回路は、図7に示した第3実施例のRC遅延回路と比べて、遅延回路が異なる。

0109

即ち、図10に示すRC遅延回路は、集積回路内において、少なくとも2個(本例では2個)の遅延回路100が奇数段(本例では1段)のCMOSインバータ回路73を介して直列に接続されてなる単位遅延回路が少なくとも1組(本例では1組)設けられている。

0110

この遅延回路100は、PMOSトランジスタTPとNMOSトランジスタTNのドレイン相互間に2個の抵抗素子R1、R2が挿入され、ゲート相互が接続された変形CMOSインバータIV1cと、前記2個の抵抗素子R1、R2の直列接続ノードと接地ノードとの間に接続されたNMOSキャパシタCnと、前記2個の抵抗素子R1、R2の直列接続ノードとVCCノードとの間に接続されたPMOSキャパシタCpと、前記2個の抵抗素子R1、R2の直列接続ノードに入力ノードが接続された次段のCMOSインバータIV2とからなる。

0111

この場合、前段の遅延回路100において、変形CMOSインバータIV1cの1個の抵抗素子R2と前記NMOSキャパシタCnにより第3のRC回路が形成されている。つまり、上記第3のRC回路の抵抗素子R2の一端側は前段の変形CMOSインバータIV1cのNMOSトランジスタTNのドレインに接続され、上記抵抗素子R1の他端側は次段のCMOSインバータIV2のPMOSトランジスタ(図25のTP)のゲートに接続されている。

0112

また、後段の遅延回路100において、変形CMOSインバータIV1cの1個の抵抗素子R1と前記PMOSキャパシタCpにより第4のRC回路が形成されている。つまり、上記第4のRC回路の抵抗素子R1の一端側は前段の変形CMOSインバータIV1cのPMOSトランジスタTPのドレインに接続され、上記抵抗素子R1の他端側は次段のCMOSインバータIV2のNMOSトランジスタ(図25のTN)のゲートに接続されている。

0113

図11(a)、(b)、(c)は、図10に示した第4実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、入力電圧Vin1、出力電圧Vout1 のシミュレーション波形を示している。

0114

図12(a)、(b)、(c)は、図10に示した第4実施例のRC遅延回路のMOSトランジスタの閾値が、前記した(a)設計値の場合、前記した(b)のようにばらついた場合、前記した(c)のようにばらついた場合について、主要ノードの電圧Vin1、V5、V6、V7、V8、V9のシミュレーション波形を示している。ここで、t3は入力電圧Vin1から中間ノードの電圧V6までの信号伝達時間、t4は中間ノードの電圧V7から中間ノードの電圧V9までの信号伝達時間を示している。

0115

上記第4実施例に係るRC遅延回路のシミュレーションの結果を、従来例4のRC遅延回路のシミュレーションの結果と比較すると、従来例4のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形(入出力特性)は大きく変動しているが、第4実施例のRC遅延回路ではPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも図11(a)、(b)、(c)に示すように入出力波形(入出力特性)は殆ど変化していない。

0116

また、上記第4実施例に係るRC遅延回路は、前記第3実施例のRC遅延回路と比べて、入力信号電圧が“L”レベルから“H”レベルに変化した場合と、入力信号電圧が“H”レベルから“L”レベルに変化した場合とで、ほぼ等しい遅延が得られ、かつ上記したようなMOSトランジスタの閾値電圧のばらつきがあっても全体としての遅延時間はほぼ等しい。

0117

この理由を述べる。

0118

1)PMOSトランジスタの閾値の絶対値が0.2V増加し、NMOSトランジスタの閾値の絶対値が0.2V減少した場合。

0119

図10中の前段の遅延回路100のインバータIV2の回路閾値が低下し、図12(b)に示すように信号伝達時間t3の遅延が大きくなる。これに対して、図10中の後段の遅延回路100のインバータIV2の回路閾値も低下し、図12(b)に示すように信号伝達時間t4の遅延は小さくなる。この場合、上記信号伝達時間t3、t4の和は、閾値が設計値である場合とほぼ等しくなる。

0120

2)PMOSトランジスタの閾値の絶対値が0.2V減少し、NMOSトランジスタの閾値の絶対値が0.2V増加した場合。

0121

図10中の前段の遅延回路100のインバータIV2の回路閾値が上昇し、図12(c)に示すように信号伝達時間t3の遅延が小さくなる。これに対して、図10中の後段の遅延回路100のインバータIV2の回路閾値も上昇し、図12(c)に示すように信号伝達時間t4の遅延は大きくなる。この場合、上記信号伝達時間t3、t4の和は、閾値が設計値である場合とほぼ等しくなる。

0122

したがって、上記第4実施例のRC遅延回路は、前記第1実施例のRC遅延回路と同様に、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、2個の遅延回路の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。

0123

しかも、上記第4実施例のRC遅延回路は、前記第1実施例のRC遅延回路と比べて、入力信号電圧が“L”レベルから“H”レベルに変化した場合と、入力信号電圧が“H”レベルから“L”レベルに変化した場合とで、ほぼ等しい遅延が選られ、かつ上記したようなMOSトランジスタの閾値電圧のばらつきがあっても全体としての遅延時間はほぼ等しい。

0124

なお、上記第4実施例のRC遅延回路においても、前述した第1実施例のRC遅延回路と同様に、種々の変形実施、適切な定数設定を行うことが可能である。この場合、各段の遅延回路100において、抵抗素子R1の抵抗値と抵抗素子R2の抵抗値とが略等しく、キャパシタCnの容量値とキャパシタCpの容量値とが略等しく、前段の遅延回路100と後段の遅延回路100との間で抵抗素子R1の抵抗値、抵抗素子R2の抵抗値、キャパシタCnの容量値、キャパシタCpの容量値がそれぞれ略等しいように設定することが、設計の簡略化の観点から特に望ましい。

発明の効果

0125

上述したように本発明のRC遅延回路によれば、回路に含まれるPMOSトランジスタの閾値の絶対値とNMOSトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、遅延時間のばらつきを抑制することができる。

図面の簡単な説明

0126

図1本発明の第1実施例に係るRC遅延回路を示す回路図。
図2図1のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図3図1のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図4本発明の第2実施例に係るRC遅延回路を示す回路図。
図5図4のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図6図4のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図7本発明の第3実施例に係るRC遅延回路を示す回路図。
図8図7のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図9図7のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図10本発明の第4実施例に係るRC遅延回路を示す回路図。
図11図10のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図12図10のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図13従来例1のRC遅延回路を示す回路図。
図14図13のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図15図13のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図16従来例2のRC遅延回路を示す回路図。
図17図16のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図18図16のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図19従来例3のRC遅延回路を示す回路図。
図20図19のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図21図19のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図22従来例4のRC遅延回路を示す回路図。
図23図22のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる入出力電圧の波形を示す図。
図24図22のRC遅延回路においてPMOSトランジスタの閾値とNMOSトランジスタの閾値が設計値の場合および互いに逆方向にばらついた2通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
図25従来例および実施例で使用されるCMOSインバータの一例を示す回路図。

--

0127

11…第1の遅延回路、
110…第1のRC回路、
12…第2の遅延回路、
120…第2のRC回路、
13、IV1、IV2…インバータ回路、
R…抵抗素子、
Cn…NMOSキャパシタ、
Cp…PMOSキャパシタ。

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