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技術 CDMA通信システムで使用される移動復調器用レーキ受信機構造

出願人 クゥアルコム・インコーポレイテッド
発明者 イーストン、ケニス・ディー
出願日 1996年6月18日 (24年6ヶ月経過) 出願番号 1997-503916
公開日 1999年7月21日 (21年5ヶ月経過) 公開番号 1999-508419
状態 特許登録済
技術分野 時分割方式以外の多重化通信方式
主要キーワード 個別記号 伝送力 空き高 エネルギー結果 フィンガ状 フィルター値 最終位相 スキュウ
関連する未来課題
重要な関連分野

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図面 (13)

課題・解決手段

本発明は、順方向リンクパイロットを利用するスペクトラム拡散多重アクセスステムにおいて,信号を復調することに関係する。レーキ受信機(10)は、処理が発生する期間に基づいて信号処理を分離する。記号レート処理は、複数のフィンガフロントエンド(312)および1 つのサーチャー・フロント・エンド(314)にサービスを提供する1 つの時分割乗算及び蓄積データパス(34)によって実行される。フロント・エンド(312)は、すべてのチップレート処理を実行する専用回路であって、データ・ベクトルを作成し、結果として,共用データパスによってサービスの提供を受ける準備が完了したことを示すフラグを表明する。データパス制御装置(308)は、フィンガ・フロント・エンド(312)、サーチャー・フロント・エンド(314)、および結合機能の間でのデータパスの使用を調停し、データパスを、先入れ,先サービス・ベースでそれらにサービスを提供するように構成する。制御装置(308)は、サービスの提供を受けているブロックと結びついた信号処理によって決定されるように、固定ルーチンを介してデータパスを配列する。

概要

背景

概要

本発明は、順方向リンクパイロットを利用するスペクトラム拡散多重アクセスステムにおいて,信号を復調することに関係する。レーキ受信機(10)は、処理が発生する期間に基づいて信号処理を分離する。記号レート処理は、複数のフィンガフロントエンド(312)および1 つのサーチャー・フロント・エンド(314)にサービスを提供する1 つの時分割乗算及び蓄積データパス(34)によって実行される。フロント・エンド(312)は、すべてのチップレート処理を実行する専用回路であって、データ・ベクトルを作成し、結果として,共用データパスによってサービスの提供を受ける準備が完了したことを示すフラグを表明する。データパス制御装置(308)は、フィンガ・フロント・エンド(312)、サーチャー・フロント・エンド(314)、および結合機能の間でのデータパスの使用を調停し、データパスを、先入れ,先サービス・ベースでそれらにサービスを提供するように構成する。制御装置(308)は、サービスの提供を受けているブロックと結びついた信号処理によって決定されるように、固定ルーチンを介してデータパスを配列する。

目的

効果

実績

技術文献被引用数
2件
牽制数
5件

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請求項1

多重アクセス通信ステムで使用するためのスペクトラム拡散復調装置であって、該装置は、複数のフィンガフロントエンドであって,各フロント・エンドは拡散信号を受信し、スペクトラム拡散復調装置に結びついてチップレート信号処理を実行する、複数のフィンガ・フロント・エンドと;蓄積されたデータ・ベクトル記号ごとにバッファに入れられるために,複数のフィンガ・フロント・エンドに結合されたバッファと;スペクトラム拡散復調装置の記号レート信号処理に結びついた状態情報を維持するための記憶装置と;スペクトラム拡散復調装置の信号処理に結びついた記号レート乗算及び蓄積機能を実行するために、該記憶装置及び該バッファに結合された,演算データパスであって、記号出力を出す演算データパスと;及び複数のフィンガ・フロント・エンドの間の演算データパスの使用を調停するために、演算データパスに結合された、データパス制御回路と;を具備するスペクトラム拡散復調装置。

請求項2

請求項1に記載されたスペクトラム拡散復調装置であって、前記演算データパスは:複数のフィンガ・フロント・エンドに結合される第1入力と、及び記憶装置に結合される第2入力とを有する第1マルチプレクサであって、第1マルチプレクサは複数のフィンガ・フロント・エンドの内の1 つのフィンガ・フロント・エンドまたは記憶装置からの第1 信号を選択し、最初に選択された信号を出力で提供する、第1マルチプレクサと;複数のフィンガ・フロント・エンドに結合される第1入力と、及び記憶装置に結合される第2入力とを有する第2マルチプレクサであって、該第2マルチプレクサは、複数のフィンガ・フロント・エンドの内の1つのフィンガ・フロント・エンドまたは記憶装置からの第2信号を選択し、該第2の選択された信号を出力で提供する、第2マルチプレクサと;第1マルチプレクサに結合される第1入力と,および第2マルチプレクサに結合される第2入力とを備え、積乗信号を出力で提供する乗算器と;乗算器出力に結合される第1入力と、および第2マルチプレクサ出力に結合される第2入力を有する第3マルチプレクサであって,該第3マルチプレクサは第2の選択された信号または積乗信号のどちらかを出力で提供する、第3マルチプレクサと;第3マルチプレクサ出力に結合される第1入力と、および演算データパス出力信号に結合される第2入力とを有する加算器減算器であって,該加算器/減算器は総計信号を出力で提供する、加算器/減算器と;総計信号を所定の範囲に選択的に制限するための、加算器/減算器出力に結合された制限器正規化器回路であって,該制限器/正規化器回路は正規化された総計信号を提供する,制限器/正規化器回路と;正規化された総計信号を記憶し,演算データパス出力信号を提供するための,制限器/正規化器回路に結合されたラッチと;を具備する、スペクトラム拡散復調装置。

請求項3

請求項1に記載されたスペクトラム拡散復調装置であって、さらに、複数の受信された拡散信号の信号エネルギーを結合するための、複数の受信された拡散信号と演算データパスの間で結合されるサーチャー・フロント・エンドと;記号出力を復調された記号列に結合するための、演算データパスに結合される記号結合器と;を具備する,スペクトル拡散復調装置。

請求項4

請求項3に記載されたスペクトラム拡散復調装置であって、データパス制御回路は、さらに、フィンガ・フロント・エンド、サーチャー・フロント・エンド、および記号結合器の間での演算データパスの使用を調停する、ことを特徴とするスペクトラム拡散復調装置。

請求項5

請求項3に記載のスペクトラム拡散復調装置であって、サーチャー・フロント・エンドが、IシーケンスおよびQシーケンスを作成するための擬似雑音シーケンス・ジェネレータと;受信された拡散信号に結合されたデシメータであって,受信された拡散信号を選択的にサンプリングすることによって,Iオンタイム信号、Qオン・タイム信号、I遅延信号、およびQ遅延信号を作成するための、デシメータと;擬似雑音シーケンス・ジェネレータからのIシーケンスとQシーケンス,およびIオン・タイム信号とQオン・タイム信号とに結合される第1逆拡散変調器であって、第1逆拡散変調器は第1逆拡散変調I信号及び第一拡散変調Q信号を作成する,第1逆拡散変調器と;擬似雑音信号ジェネレータからのIシーケンスQQ シーケンス、及びI遅延信号とQ遅延信号とに結合される第2逆拡散変調器であって、該第2逆拡散変調器は第2逆拡散変調I信号および第2逆拡散変調Q信号を作成する,第2逆拡散変調器と;複数の塁算器であって,該複数の塁算器では,第1累算器が第1 逆拡散変調I信号に結合され、第2累算器が第I逆拡散変調Q信号に結合され、第3累算器が第2逆拡散変調I信号に結合され、そして第4累算器が第2逆拡散変調Q信号に結合され,そのそれぞれのI信号またはQ信号を総計する,複数の累算器と;複数のラッチであって,各ラッチが複数の累算器の内の1 つの累算器に結合されている、複数のラッチと;及び第1逆拡散変調器,第2逆拡散変調器、擬似雑音シーケンス・ジェネレータ、及び複数の累算器を制御するためのタイミング・ジェネレータと;を具備する,スペクトラム拡散復調装置。

請求項6

請求項1に記載されたスペクトラム拡散復調装置であって、複数のフィンガ・フロント・エンドの各フィンガ・フロント・エンドが:IシーケンスおよびQシーケンスを作成するための擬似雑音シーケンス・ジェネレータと;受信された拡散信号を選択的にサンプリングすることにより,Iオン・タイム信号、Qオン・タイム信号、I遅延信号およびQ遅延信号を作成するための、受信された拡散信号に結合されるデシメータと;擬似雑音シーケンス・ジェネレータからのIシーケンスとQシーケンス,及びIオン・タイム信号とQオン・タイム信号とに結合された第一逆拡散変調器であって,第一逆拡散変調器は,第1逆拡散変調I信号および第1逆拡散変調Q信号を作成する第1逆拡散変調器と;擬似雑音信号ジェネレータからのIシーケンスとQシーケンス、及びI遅延信号とQ遅延信号とに結合され第2逆拡散変調器であって,該第2逆拡散変調器は、第2逆拡散変調I信号および第2逆拡散変調Q信号を作成する,第2逆拡散変調器と;ウォルシュ・チップ・シーケンスを作成するためのウォルシュ・シーケンス・ジエネレータと;ウォルシュ・シーケンス・ジエネレータに結合されたアンカバー回路であって,該アンカバー回路は,ウォルシュ・チップ・シーケンスに応えて第1逆拡散変調I信号および第1逆拡散変調Q信号の直交カバリング逆転する、ウォルシュ・シーケンス・ジエネレータと;複数の累算器であって,該複数の累算器は第1逆拡散変調I信号に結合される第1累算器、第1逆拡散変調Q信号に結合される第2累算器、第2逆拡散変調I信号に結合される第3累算器、第2逆拡散変調Q信号に結合される第4累算器、及びアンカバー回路に結合される第5累算器と第6累算器であって、そのそれぞれのI信号またはQ信号を総計する複数の累算器と;複数のラッチであって,その各ラッチは複数の累算器の内の1つの累算器に結合されている、複数のラッチと、及び第1逆拡散変調器,第2逆拡散変調器、擬似雑音シーケンス・ジェネレータ、及び複数の累算器とを制御するためのタイミング・ジェネレータと;を具備する,スペクトラム拡散復調装置。

請求項7

多重アクセス通信システムにおいてスペクトラム拡散復調のための方法であって、複数のフィンガ・フロント・エンドによって拡散信号を受け取るステップと;スペクトラム拡散復調器に結びついて,受信された拡散信号上で,チップ・レート信号処理を実行するステップと;受信された拡散信号の蓄積されたデータ・ベクトルを記号ごとにバッファに入れるステップと;スペクトル拡散復調器の記号レート信号処理に結びついて,記憶装置内において,状態情報を保存するステップと;フィンガ・フロントの信号処理と結びついて,記号レート乗算及び蓄積機能を実行するステップと;複数のフィンガ・フロント・エンドの間で記号レート乗算及び蓄積を調停し、配列するステップと;のステップを具備する,スペクトラム拡散復調のための方法。

請求項8

請求項7に記載されけた方法であって、調停および配列のステップが、さらに:複数のフィンガ・フロント・エンド、1つの結合器、及び1 つのサーチャー・フロント・エンドの間で調停することと;サーチャー・フロント・エンドの信号処理と結びついて,サーチャー積分間隔乗算及び蓄積機能を実行することと;及び結合器の信号処理と結びついて,記号レート蓄積機能をを実行することと、を含む,スペクトラム拡散復調のための方法。

請求項9

請求項7に記載された方法であって、記号レート乗算及び蓄積を実行するステップが、さらに、複数のフィンガ・フロント・エンドの内の1つのフィンガ・フロント・エンドまたは記憶装置からの第1信号を、複数のフィンガ・フロント・エンドの1 つのフィンガ・フロント・エンドまたは記憶装置からの第2信号で乗算し、積乗信号を作り出す乗算ステップと;積乗信号または第2信号をフィードバック信号加算し、総計信号を作り出す加算ステップと;総計信号を所定の範囲に制限し、制限された総計信号を作り出す制限ステップと;制限された総計信号を正規化し、正規化された信号を作り出す正規化ステップと;及び正規化された信号をラッチし、フィードバック信号を作り出すラッチステップと;を含む,スペクトラム拡散復調のための方法。

請求項10

請求項9に記載された方法で,さらに、第1信号および第2信号をラッチするステップを含む,スペクトラム拡散復調のための方法。

請求項11

多重アクセス通信システムにおいて,通信するための無線通信装置であって、該無線通信装置が、無線電話を制御するための制御装置と;無線信号を受信するための受信機と;及び無線信号を復調するための、制御装置および受信機に結合された復調器と,を具備し,復調器が、複数のフィンガ・フロント・エンドであって,該フィンガ・フロント・エンドの各フロント・エンドは拡散信号を受信し、及びスペクトラム拡散復調器に結びついたチップ・レート信号処理を実行する,複数のフィンガ・フロント・エンドと;蓄積されたデータ・ベクトルを記号ごとにバッファに入れるために,複数のフィンガ・フロント・エンドに結合されたバッファ;スペクトラム拡散復調器の記号レート信号処理に結びついた状態情報を維持するための記憶装置と;スペクトラム拡散復調器の信号処理に結びついて記号レート乗算及び蓄積機能を実行するために、記憶装置とバッファとに結合された演算データパスであって,記号出力をする演算データパスと;演算データパスに結合されたデータパス制御回路であって,該データパス制御回路は複数のフィンガ・フロント・エンドの間で演算データパスの使用を調停する、データパス制御回路と;受信された拡散信号の信号エネルギーを計算するために、複数の受信拡散信号と演算データパスの間で結合された,サーチャー・フロント・エンドと;記号出力を復調済み記号列に結合するための、演算データパスに結合された記号結合器と;を具備する、ことを特徴とする無線通信装置12.多重アクセス通信システムにおいてスペクトラム拡散復調のための方法であって、該方法が、複数のフィンガ・フロント・エンドによって拡散信号を受信するステップと;受信された拡散信号の上で,スペクトラム拡散復調器と結びついて,チップ・レート信号処理を実行するステップと;受信された拡散信号の蓄積されたデータ・ベクトルを記号ごとにバッファに入れるステップと:スペクトラム拡散復調器の記号レート信号処理と結びついて情報状態を保存するステップと;スペクトラム拡散復調器の信号処理と結びついて記号レート乗算及び蓄積機能を実行し、記号出力を提供するステップと;複数のフィンガ・フロント・エンドの間での記号レート乗算及び蓄積を調停し、配列するステップと;及び記号出力を結合し、復調済み信号を作成するステップと;を具備するスペクトラム拡散復調のための方法。

請求項13

多重アクセス通信システムにおいてスペクトラム拡散復調の方法であって、該方法は:複数のフィンガ・フロント・エンドによって拡散信号を受信するステップと;及び受信された拡散信号上で,スペクトラム拡散復調器と結びついてチップ・レート信号処理を実行するステップと;を具備するスペクトラム拡散復調の方法。

背景技術

0001

CDMA通信システムで使用される移動復調器レーキ受信機構造
I.発明の分野
本発明は、一般に、スペクトラム拡散通信システムに関し、特にセルラー電話
通信ステムにおける信号処理に関する。
II.関連技術の説明

0002

無線電話通信システムにおいては、多くのユーザが有線電話システムに接続す
るために1つの無線チャネル上で通信する。無線チャネル上での通信には、限ら
れた周波数スペクトラムの中で多数のユーザを可能にするさまざまな多重アク
技法の内の1 つを使用できる。これらの多重アクセス技法には、時分割多重
クセス(TDMA)、周波数分割多重アクセス(FDMA)、および符号分割多重アクセス(C
DMA)が含まれる。

0003

CDMA技法には多くの利点がある。例示的なCDMAシステムは、1990年2 月13日に
発行され、本発明の譲請け人に譲渡された、衛星または地上中継器を使用するス
クトラム拡散多重アクセス通信システムと題する米国特許第4,901,307 号に記
述されている。

0004

'307特許では、それぞれがトランシーバーを備える多数の移動電話システム
ユーザが、CDMAスペクトラム拡散通信信号を使用して衛星中継器または地上基地
局を介して通信する、多重アクセス技法が開示されている。基地局から移動局
信号伝送経路順方向リンクと呼ばれ、移動局から基地局への信号伝送経路は
逆方向リンクと呼ばれる。

0005

CDMA通信を使用する場合、周波数スペクトルは、複数回、再使用できるため、
システム・ユーザ容量が向上する。各基地局は、限られた地理学上のカバレージ
エリアを提供し、そのカバレージエリアにある移動局を、セルラー・システム・
スイッチを介して公衆電話交換網(PSTN)にリンクする。移動局が新しい基地局の
カバレージ・エリアに移動すると、ユーザの呼の経路選択は新しい基地局に委譲
される。
'307特許、および1990年6 月25日に発行され、本発明の譲受け人に譲渡された、
CDMAセルラー電話システム信号波形を生成するためのシステムおよび方法とい
う題の米国特許第5,102,459 号に説明されるCDMA変調技法は、マルチパスおよび
フェージングのような地上チャネルの特殊な問題を緩和する。狭帯域システムで
の場合のように、分離可能なマルチパスは、欠点となる代わりに、モデム性能の
向上のために移動レーキ受信機内でダイバーシティ結合することができる。移動
無線チャネルでは、マルチパスは、建物、木、車、および人間のような環境内の
障害物からの信号の反射により作成される。一般的には、移動無線チャネルは、
マルチパスを作成する構造の相対的な運動のために時変マルチパス・チャネルで
ある。例えば、理想的なインパルスが時変マルチパス・チャネル上で伝送される
と、受信されたパルス列は理想のインパルスが伝送された時間の関数としての時
間位置、減衰、および位相の点で変化する。

0006

地上チャネルのマルチパス特性により、受信機において、複数の異なる伝搬路
を移動してきた信号が生じる。マルチパス・チャネルの1 つの特徴は、チャネル
を通して伝送される信号内にもたらされる信号拡散である。経路遅延での差異
PNチップ期間を上回るならば、CDMAシステムで使用されるスペクトラム拡散擬似
雑音(pseudonoise)(PN)の変調によって、同じ信号のさまざまな伝搬路が区別、
結合できるようになる。約1MHz というPNチップレートがCDMAシステムで使用
される場合、拡散帯域幅のシステム・データ転送速度に対する割合に等しい完全
スペクトラム拡散処理利得が、1マイクロ秒を超えて異なる遅延のある経路に対
して利用できる。1マイクロ秒の経路遅延差異は、約300 メートルの差異経路距
離に相当する。都市環境では、通常、1マイクロ秒を超える差異経路遅延が提供
される。

0007

マルチパス経路のその他の特性は、チャネルを通る各パスが異なった減衰係数
を引き起こす可能性があるという点である。例えば、理想的なインパルスがマル
チパス・チャネル上で伝送される場合、受信されるパルス列の各パルスの信号強
度は、通常、他の受信されるパルスの信号強度とは異なる。

0008

マルチパス・チャネルのその他の特性は、チャネルを通る各経路が信号に異な
る位相を生じさえる可能性があるという点である。例えば、理想的なインパルス
がマルチパス・チャネル上を伝送される場合、受信されたパルスのストリーム
各パルスは、通常、他の受信されたパルスとは異なった位相を持つ。この結果、
信号フェージングが生じる場合がある。

0009

フェード(fade)は、マルチパス・ベクトル破壊的に追加され、どちらか一方
の個別ベクトルより小さい受信信号を生み出すときに発生する。例えば、第1 経
路に減衰係数X dB、Qラジアン移相がある時間遅延d が設定され、第2経路に
減衰係数X dB、Q+p ラジアンの移相がある時間遅延d が設定される2 つの経路を
持つマルチパス・チャネル上で正弦波が伝送されると、チャネルの出力では信号
は受信されないだろう。

0010

前記のように、PNチップ(chip)間隔は、2 つの経路が結合されるために持たな
ければならない最小分離を定義する。別個の経路が復調される前に、受信された
信号の経路の相対的な到着時間(つまりオフセット)が求められなければならな
い。復調器は、オフセットのシーケンスを”サーチ“し、各オフセットで受信さ
れるエネルギーを測定することによって、この機能を実行する。潜在的なオフ
ットに結びついたエネルギーが一定の閾値を上回ると、復調要素、つまり”フィ
ンガ(finger)“がそのオフセットに割り当てられる。そうすると、その経路オフ
セットに存在する信号は、そのそれぞれのオフセットで他のフィンガの寄与(con
tributions)と総計することができる。

0011

サーチャー・エネルギー・レベルおよびフィンガ・エネルギー・レベルに基づ
いたフィンガ割当ての方法および装置は、出願中の米国特許出願に開示されてい
る。この出願は、1993年10月28日に提出され、本発明の譲受け人に譲渡された複
数の信号を受信する機能を持つシステムでのフィンガ割当てと題する出願第08/1
44,902号である。

0012

図1 には、移動局に到着する基地局からの信号の例示的な集合が示される。縦
軸は、デシベル(dB)スケールで受信される電力を表す。横軸は、マルチパス遅延
のための信号の到着時間での遅延を表す。紙面に向かう軸(図示されていない)
は、時間のセグメントを表す。紙面の共通面での各信号スパイクは、異なる時間
に基地局により伝送され,同時刻に到達している。

0013

共通面において右側のピークは、左側のピークより早い時刻に基地局により、
伝送された信号である。例えば、一番左のピーク・スパイク2 は、もっとも最近
に伝送された信号に相当する。各信号スパイク2-7 は、別々の経路を移動してき
たため、異なる時間遅延および異なる振幅応答を示す。

0014

スパイク2-7 によって表される6 つの異なる信号スパイクは、厳しいマルチ
ス環境を表している。典型的な都市環境で作り出される使用に適した経路はさら
に少ない。システムの雑音フロア(floor)は、さらに低いエネルギー・レベルの
ピークおよび凹みによって表される。

0015

サーチャーのタスクは、可能性のあるフィンガ割当てを求めて、信号スパイク
2-7 の横軸により測定される遅延を識別することである。フィンガのタスクは、
マルチパス・ピークの集合の内の1 つを復調して、ただ1 つの出力に結合するこ
とである。また、いったんマルチパス・ピークに割り当てられたら、そのピーク
が時間内に移動するに従ってそれを追跡調査することもフィンガのタスクである

0016

横軸は、PNオフセットの単位を持つと考えることもできる。任意の指定された
時間に、移動局は基地局から、そのそれぞれが別々の経路を移動してきたので、
他と異なる遅延を持つ可能性があるさまざまな信号を受信する。基地局の信号は
PNシーケンスによって復調される。PNシーケンスのローカルコピーも、移動
局で生成される。また、移動局では、各マルチパス信号も個別に復調され、PNシ
ケンス・コードは、その受信された時間オフセットに調整される。横軸の座標
は、その座標での信号を変調するために使用されるであろうPNシーケンス・コー
ド・オフセットに対応すると考えられる。

0017

各マルチパスの不規則隆起により示されるように、マルチパス・ピークは時
係数としての振幅で変化することに注意する。示される限られた時間内には、
各マルチパス・ピークに大きな変化は存在しない。さらに延長された時間範囲
は、マルチパス・ピークは消え、時間が進むにつれて新しい経路が作成される。
また、ピークは、移動局が基地局のカバレージの地域内で動き回る場合に経路距
離が変化するのに従って、初期または後期のオフセットにスライドすることもあ
る。各フィンガは、それに割り当てられる信号で小さな変動を追跡調査する。

0018

狭帯域システムにおいては、無線チャネルにマルチパスが存在すると、使用中
の狭い周波数バンド中で厳しいフェージングが発生する可能性がある。このよう
なシステムは、深いフェードを克服するのに必要とされる余分な伝送力により容
量を制約される。前記のように、CDMA信号経路は、復調プロセスで識別され、ダ
イバシチ結合される。

0019

時間ダイバシチ周波数ダイバーシチ、およびスペース経路ダイバーシチ
いう3 種類の主要なタイプのダイバーシチが存在する。冗長性をもたらす、反復
時間インタリーブ、およびエラー訂正および検出コーディングを使用すること
によって、時間ダイバーシチがもっともよく得られる。システムが、これらの技
法のそれぞれを時間ダイバーシチの形式として利用することがある。

0020

その本来の広帯域性質により、CDMAは、信号エネルギーを広い帯域幅で拡散す
ることにより周波数ダイバーシチの形式を提供する。狭帯域システムの周波数帯
域幅で深いフェードを引き起こす可能性のある周波数選択フェージングは、通常
、CDMAスペクトラム拡散信号によって利用されるわずかな周波数バンドに影響を
及ぼすにすぎない。

0021

レーキ受信機は、マルチパス遅延信号を結合するその能力により経路ダイバー
シチを提供する。つまり、フィンガが割り当てられたすべての経路は、結合され
た信号が劣化する前にともにフェードしなければならない。追加経路ダイバーシ
チは、2 つまたは3 つ以上の基地局からの複数の同時冗長リンクが移動局と確立
できる、”ソフト・ハンド・オフ(soft hand-off)“として知られるプロセスに
より得られる。これは、セル境界域での厳しい環境での堅牢なリンクをサポート
する。経路ダイバーシチの例は、両方とも本発明の譲受け人に譲渡された、1992
年3 月21日に発行され、CDMAセルラー電話システムでのソフト・ハンド・オフと
題する米国特許第5,101,501 号、および1992年4 月28日に発行され、CDMAセルラ
電話システム内でのダイバーシチ受信機と題する米国特許5,109,390 番に図解
される。

0022

ゼロ以外のすべての時間シフトでの異なるPNシーケンスの間の相互相関関係と
PNシーケンスの自動相関関係の両方に、ほぼゼロの平均値を設定される。これに
よって、異なるユーザ信号は、受信時に識別できるようになる。自動相関関係お
よび相互相関関係では、ゼロ平均値が得られるように、論理”0“が値”1“を
取り、論理”1“が値”-1“を取るか、あるいは類似したマッピングが必要とな
る。

0023

しかし、このようなPN信号は直交ではない。相互相関関係は、本質的に、情報
ビット時間のような短期間の間隔でのシーケンス長全体でゼロを平均に取るが、
相互相関関係は、二項分布のあるランダム変数である。したがって、信号は、同
電力スペクトル密度での広帯域幅ガウス雑音であるのとほぼ同じように互い
干渉する。

0024

2 の任意のn累乗に関して、それぞれが長さn であるn 個の直交バイナリ・シ
ーケンスの集合が構築できることは周知技術である(S.W.グロンブなど著、1964
年、プレンタイスホール社(prentice-Hall,Inc.)、45-64 頁のスペース・
アプリケーションによるデジタル通信を参照のこと)。実際、直交バイナリ・シ
ーケンス集合は、4 の倍数であり、200 を下回る大部分の長さに関しても既知
ある。作成しやすいこのようなシーケンスの1つのクラスがウォルシュ関数と呼
ばれる。次数n のウォルシュ関数は、以下に示すように、帰納的に定義すること
ができる。

0025

この場合、w'はw の論理補数(the logical complement)およびW(1)=|0|であ
ることを示す。

0026

ウォルシュ・シーケンスまたはコードは、ウォルシュ関数行列の行の中の1 つ
である。次数n のウォルシュ関数行列には、それぞれの長さがn ウォルシュ・チ
ップであるn 個のシーケンスが含まれる。(長さn の他の直交関数だけではなく
)次数n のウォルシュ関数行列には、nビットの間隔で、集合内のすべての異な
シーケンス間の相互相関関係がゼロであるという特性がある。集合内のあらゆ
るシーケンスが、そのビットのちょうど半分であらゆる他のシーケンスと異なる
。すべてのゼロを含む1 つのシーケンスが、つねに存在すること、および他のす
べてのシーケンスが半分の1(half ones)および半分のゼロ(half zeroes)を含
むことも注記する必要がある。

0027

'459番の特許に記述されるシステムでは、呼び出し信号は、その後でレート1/
2 順方向エラー訂正符号器によって毎秒19,200記号出力列に変換される、毎秒
9600ビットの情報ソースとして開始する。セルから一斉送信される各呼び出し
号は、期間中、64ウォルシュ・チップごとに64の直交ウォルシュ・シーケンスの
内の1つ、つまり1 記号でカバーされる。カバーされる記号に関係なく、すべて
のウォルシュ・シーケンスの直交性により、そのセル内での他のユーザ信号から
のすべての干渉が記号積分の間に取り消されることが保証される。他のセルから
の非直交干渉は、順方向リンクの容量を制限する。

0028

基地局によって伝送されるすべてのユーザ信号は、同相(I)チャネルPNシーケ
ンスおよび直角位相(Q)チャネルPNシーケンスを使用して拡散される直角位相シ
フトキー(QPSK)である。CDMAシステム中の各基地局は、同じPNシーケンスを使用
して同じ周波数バンドで伝送するが、シフトされないPNシーケンスに関する一意
のオフセットは世界時基準に調整される。PN拡散レートは、ウォルシュ・カバー
・レート、1.2288MHz、つまり1記号あたり64 PNチップと同じである。好まし
い実施例では、各基地局はパイロット基準を伝送する。

0029

パイロット・チャネルは、一定ゼロ記号を伝送する「ビーコン」であり、信号
を伝えるトラヒックにより使用される同じIシーケンスおよびQPNシーケンスで
拡散される。好ましい実施例では、パイロット・チャネルは、すべてのゼロ・ウ
ルシュ・シーケンス0 でカバーされる。初期システム取得の間、移動体は、PN
シーケンスのすべての考えられるシフトをサーチし、いったん基地局のパイロ
トを検出すると、それ自体をシステム時間に同期させることができる。後述する
ように、パイロットは、移動復調器レーキ受信機アーキテクチャで、初期の同期
での使用をはるかに上回る根本的な役割を果たす。

0030

図2 は、アンテナ18に到達する順方向リンク信号20を受信し、復調するための
無線の一般的なレーキ受信機復調器10を示す。アナログ送受信機16は、デジタル
化されたIチャネル・サンプルおよびQ チャネル・サンプル32をベースバンド
出力するQPSKダウンコンバータチェーン(chain)を具備する。受信波形をデジ
タル化するために使用されるサンプルリングクロックCHIPX8 40 は、電圧制御
温度補償ローカル発振器(TCXO)から引き出される。

0031

復調器10は、データバス34を通してマイクロプロセッサ30によって監視される
。復調器内では、IサンプルおよびQ のサンプル32が、複数のフィンガ12a-c お
よびサーチャー14に提供される。サーチャー14は、フィンガ12a-c の割当てに適
するマルチパス信号ピークを含むであろうオフセットのウィンドウ(window)を探
し出す。サーチ・ウィンドウの各オフセットに関して、サーチャー14は、それが
そのオフセットで検出したパイロット・エネルギーをマイクロプロセッサに報告
する。それから、フィンガ12a-c が調査され、割り当てられていない経路または
追跡調査するさらに弱い経路が、マイクロプロセッサ30により、サーチャー14が
識別するさらに強い経路を含むオフセットに割り当てられる。

0032

フィンガ12a-c は、いったんその割り当てられたオフセットでマルチパス信号
上にロックすると、経路が消失するまで、あるいはそれがその内部時間追跡調査
ループを使用して割り当てし直されるまで、独自にその経路を追跡調査する。こ
のフィンガ時間追跡調査ループは、フィンガが現在復調中であるオフセットでの
ピークの両側でのエネルギーを測定する。これらのエネルギーの間の差異は、そ
れからフィルタリングされ、積分される測定規準を形成する。

0033

積分器の出力は、変調で使用するためのチップ間隔入力サンプルの内の1 つ
を選択するデシメータを制御する。ピークが移動すると、フィンガはそのデシ
ータ位置をそれに合わせて移動するように調整する。それから、デシメートされ
たサンプル・ストリームは、フィンガが割り当てられたオフセットと一致するPN
シーケンスで逆拡散される。逆拡散されたI サンプルおよびQ サンプルは、記号
上で総計され、パイロット・ベクトル(PI,PQ)を作り出す。これらの同じ逆
拡散されたIサンプルおよびQサンプルは、移動体ユーザに一意のウォルシュ符
号割当てを使用してカバーされていないウォルシュであり,該カバーされていな
い,逆拡散されたIおよびQのサンプルは、記号上で総計され、記号データ・ベ
クトル(DI,DQ)を作り出す。点積演算子(the dot product operator)は、次
のように定義される。

0034

P(n)・D(n)=PI(n)DI(n)+PQ(n)DQ(n) (2)
この場合、PI(n)およびPQ(n)はそれぞれ記号nのパイロット・ベクトル
PのI構成要素およびQ構成要素であり、DI(n)およびDQ(n)はそれ
ぞれ記号nのデータ・ベクトルDのI構成要素およびQ構成要素である。

0035

パイロット信号ベクトルデータ信号ベクトルよりはるかに強いため、コヒー
レントな復調のための正確な位相基準として使用することができる。点積は、パ
イロット・ベクトルとの位相でデータ・ベクトルの大きさを計算する。パイロッ
ト・キャリヤ点積回路と題する、本発明の譲受け人に譲渡された出願中の米国出
願番号第07/981,034番に記述されるように、点積は,効率的な結合のために,そ
のフィンガによって受信されるパイロットの相対的な強度により各フィンガ記号
出力42a-c を実質的にスケーリング(scaling)し,フィンガ寄与を加重する(wei
ght)。このようにして、点積は、コヒーレントなレーキ受信機復調器で必要と
される位相予想およびフィンガ記号加重の二重役割を実行する。

0036

各フィンガは、その長期平均エネルギーが最小閾値を超えない場合には、結合
器42への記号出力マスクする(mask)ロック(lock)検出器回路を備える。これに
よって、信頼性の高い経路を追跡調査するフィンガだけが、結合された出力に寄
与し、それによって復調器性能を向上させることが確実になる。

0037

各フィンガ12a-c が割り当てられる経路の到着時間での相対的な差異のため、
各フィンガ12a-c は、記号結合器22がそれらを一つに総計し、”ソフト決定“復
調済み記号を作り出すことができるように、フィンガ記号列42a-c を調整するデ
スキュウ(deskew)バッファを備える。この記号は、それが正しく最初に伝送され
た記号を識別するという信頼により加重される。記号は、最大ゆう度(likelihoo
d)ビタビアルゴリズムを使用して、第1フレーム逆インターリーブしてから
、順方向エラー訂正が記号列を復号するところの逆インターリーバデコーダ
路28に送信される。その後、マイクロプロセッサ30または音声ボコーダーのよう
なその他の構成部品は、さらなる処理のために復号化されたデータを使用できる

0038

逆方向リンクでは、システム容量最大限にするために、移動体からのすべて
の信号が同じ信号強度でセルにおいて受信されることが重要である。1991年10月
8 日に発行され、本発明の譲受け人に譲渡された、CDMAセルラー移動電話システ
ムで伝送電力を制御するための方法および装置と題する、米国特許第5,056,109
号に開示される、閉鎖ループ電力制限法が利用される。

0039

閉鎖ループ電力制限法は、移動体により受信される信号を測定し、順方向リン
クでの破壊されたサブチャネルでの移動体にその電力レベルを増加または減少す
るように命令するコマンドを送信するセルによって動作する。電力制御記号結合
器24は、順方向リンクでこれらの破壊された記号を抽出し、フィンガ42a-c から
の記号出力を総計し、電源入りまたは電源切りを調整するかどうかに関する難し
い決定を下す。これらの決定は、アナログ送受信機16内の伝送電力増幅器に伝送
利得基準レベル出力、TXGAIN38を提供するために積分される。

0040

正しく復調するためには、データを変調するためのセルで使用されるクロック
で、ローカル発振器周波数を調整するための機構が必要とされる。各フィンガは
クロス積ベクトル演算子を使用して、QPSKI,Qスペースのパイロット
・ベクトルの回転レートを測定することによって周波数エラー見積もる。

0041

P(n)×P(n−1)=PI(n)PQ(n-1)−PI(n-1)PQ(n) (3)

0042

各フィンガ44a-c からの周波数エラー推定値は、周波数エラー結合器で結合、
積分される。それから、積分器出力、LO_ADJ36は、アナログ送受信機16内のTCXO
の電圧制御に供給され、CHIPX8クロック40のクロック周波数を調整する。このよ
うに、ローカル発振器の周波数エラーを補正するための閉鎖ループ機構を提供す
る。

0043

移動レーキ受信機復調器の典型的な専用回路インプリメンテーションでは、フ
ィンガ、サーチャー、および結合器のそれぞれが、離散回路として別個に実現さ
れ、それぞれが集積回路(IC)ダイス上のある回路領域に直接対応する。これらの
ブロックのそれぞれが内蔵式で、独自の信号処理タスク担当するため、代わり
にブロックは専用の別個の累算器乗算器、およびコンパレータを備える。これ
らの専用回路、特に各フィンガに必要となる多数の乗算−累算器では、実現する
ための大量のダイ(die)領域が必要となる。

0044

復調器の典型的なデジタル信号プロセッサ(DSP)のインプリメンテーションで
は、フィンガ、サーチャー、および結合器のそれぞれが、復調器タスクで別個に
符号化されたサブルーチンとして実現される。PNチップ・レートでフィンガおよ
びサーチャー内で実行されなければならない多くの単純な演算がある。一般的な
DSPアーキテクチャは、好ましい実施例のように1.2288MHzというPNチップ・レ
ートを使用するシステムで図2 の3 つのフィンガおよびサーチャーのためのチッ
プ・レート処理を実行するために、最高毎秒7,500 万命令(MIPS)を実行す
る必要がある。75MIPSDSP は、大量の電力を消費する。電力は、たいていの
場合、携帯消費者装置である移動体装置内で大きな需要がある。DSP アプロー
チの1 つの重大な優位点とは、従来の専用回路アプローチの場合と同様に、物理
回路変更に比較した場合のファームウェア変更により復調アルゴリズム変更を実
現する柔軟性である。

0045

両方の専用回路と一般的なDSPインプリメンテーションには、最新のIC製造工
程でのフィーチャー・サイズの縮小を利用した後にも解決されない、そのそれぞ
れのダイ領域および電力の懸念事項がある。その結果、さらに効率的な復調器に
対するニーズが存在する。
発明の要約

0046

本発明は、順方向リンクでのパイロットを利用するスペクトラム拡散多重アク
セス通信システムで信号を復調するための方法および装置を含む。本発明で実現
される復調器アーキテクチャにより、消費電力がさらに減少し、専用回路または
汎用DSPインプリメンテーションの同等物よりも安価な、さらに小さい領域のチ
ップが生まれる。

0047

専用の記号レート回路、つまり従来の専用回路アプローチを使用してフィンガ
またはサーチャーを実現するのに必要となる領域の大半は、フィンガおよびサー
チャーから削除され、その記号レートは、機能上、共用データ経路処理に取り込
まれる。フィンガ・フロントエンドまたはサーチャー・フロント・エンドと名
付けられる、元のフィンガおよびサーチャーから区別するために残るものは、フ
ィンガまたはサーチャーそれぞれに対応するすべてのチップ・レート処理を実行
する専用回路である。

0048

本発明は、信号処理機能を、処理が発生する期間に基づいて2 つのグループ
分離する。具体的には、この新しいアーキテクチャは、複数のフィンガ・フロン
ト・エンドおよび1 つのサーチャー・フロント・エンドにサービスを提供する単
一の時分割(time-shared)乗算塁算(MAC)(multiply-accumulate)データ経路を使
用する。データ経路は、フィンガおよびサーチャーに関係するすべての記号レー
ト処理を実行する。

0049

同じデータ経路は、記号レートで、フィンガの出力を結合する。これにより、
逆方向リンクで伝送電力、およびローカル発振器を調整するために使用される周
波数エラー推定値を制御するために使用される復調済み記号列および電力制御サ
ブチネル決定列が生まれる。データ経路とともに、小さなレジスタファイル
RAM が、1 個を超える記号に渡る信号処理動作のためのすべての状態情報を記憶
する。

0050

フィンガのための記号ごとに一度、またはサーチャーのための積分期間ごとに
一度、フロント・エンドは、パイロットのI 記号積分結果およびQ 記号積分結果
、トラヒック・チャネル記号データ、および時間追跡調査用の現在のフィンガ・
オフセットからのパイロット復調済み半チップ・オフセット、またはサーチャー
の場合には同時に評価されるオフセットのそれぞれのためのパイロットのI 積分
およびQ 積分から成り立つデータ・ベクトルを作成する。これらの出力は、フロ
ント・エンド・累算器が次の記号のデータ・ベクトルを総計している1 つの記号
の間に、データ経路が蓄積されたデータ・ベクトルにアクセスできるようにバッ
ファに入れられる。データ・ベクトルとともに、フロント・エンドは、それらが
共用データ経路によってサービスを提供される必要のある結果を生み出したこと
を示すフラグ(flag)を表明する。

0051

データ経路制御回路は、先入れ(first-come),先サービス(first-seve)・ベー
スで、フィンガ・フロント・エンド、サーチャー・フロント・エンドおよび結合
関数の間でデータ経路の使用を調停する。制御装置は、いったん待ち行列に入れ
られると、データ経路を固定ルーチンを通して配列し、レジスタ・ファイルRAM
に記憶される状態情報とともに、演算されるデータ・ベクトルの構成要素を選択
する。それから、制御装置は、サービスを受けているブロックの信号処理に関係
する累算、乗算、および比較のすべてを実行するためにデータ経路を構成する。

図面の簡単な説明

0052

図1 は、例示的な厳しいマルチパス信号状態を表す。

0053

図2 は、移動復調器レーキ受信機の従来の技術のブロック図である。

0054

図3 は、フィンガ機能性のブロック図である。

0055

図4 は、サーチャー機能性のブロック図である。

0056

図5 は、結合器ブロック機能性のブロック図である。

0057

図6 は、本発明に従った共用データ経路アーキテクチャ移動復調器のブロック
図である。

0058

図7 は、フィンガ・フロント・エンドのブロック図である。

0059

図8 は、サーチャー・フロント・エンドのブロック図である。

0060

図9 は、復調器の記号レート信号処理に関係する状態情報のメモリマップ
ある。

0061

図10は、共用データ経路がフィンガにサービスを提供している間のその配列ス
ジュールである。

0062

図11は、共用データ経路がサーチャーにサービスを提供している間のその配列
スケジュールである。

0063

図12は、共用データ経路が結合器にサービスを提供している間のその配列スケ
ジュールである。
好ましい実施の形態の説明

0064

前記のように、図2 は、レーキ受信機復調器10のトップ・レベルの機能概要
である。アナログ・フロント・エンド16は、順方向リンク信号をアンテナ18を経
由して受信し、それをベースバンドにダウンコンバートし、デジタル化されたI
チャネル・サンプルおよびQチャネル・サンプル32を複数のフィンガ12a-c およ
び1 つのサーチャー14に出力する。サーチャー14は、フィンガ12a-c の割当てに
適当なマルチパス信号ピークを含むだろうオフセットのウィンドウを探し出す。
サーチ・ウィンドウ内の各オフセットに関して、サーチャー14は、それがそのオ
フセットで検出したパイロット・エネルギーをマイクロプロセッサ30に報告する
。それから、フィンガ12a-c が調べられ、割り当てられていない経路または追跡
調査するさらに弱い経路が、マイクロプロセッサ30によって、サーチャー14が識
別するさらに強い経路を含むオフセットに割り当てられる。

0065

フィンガ12a-c のすべては、図3 のフィンガ機能ブロック図に描かれる同じ機
能性を備える。従来の専用回路インプリメンテーションでは、図3 中の要素のそ
れぞれは、従来の汎用DSP インプリメンテーションで、物理的な回路に一致し、
これらの要素のそれぞれは信号処理符号で対応するステップを有する。好ましい
実施例では、チップ・レートで発生する処理と記号レートで発生する処理の間に
明確な描写が作成され、チップ−記号処理境界(chip-symbol processing bounda
ry)98により示される。チップ・レベルで動作しているすべての要素は、境界98
の左側に示され、記号レートで動作しているすべての要素は、境界98の右側に表
示される。

0066

IサンプルおよびQのサンプル32は、フィンガの割り当てられたオフセットに
基づいて、オンタイム処理に使用するためのチップごとに8 つのサンプルの内
の1 つ、および時間追跡調査で使用するための半チップ遅延した別のサンプルを
選択する。フィンガ内の他のすべてのチップ・レート処理だけではなく、このサ
プリングは、フィンガ・タイミング・ジェネレータ122 からのチップ・イネー
ブル・ストロボに従属させられる。フィンガ・タイミング・ジェネレータ122 は
、復調中のマルチパス・ピークの時間オフセットを追跡調査する。

0067

時間追跡調査ループの調整またはマイクロプロセッサによる新規オフセットへ
移動するようにというスルー・コマンドのどちらかのために、前進または遅滞
発生するたびに、チップ・イネーブル・ストロボ156 が発生する速度、および好
ましい実施例で、64のチップ・イネーブル・ストロボ156 ごとに表明する関連記
号イネーブル・ストロボ158 が低速化または高速化する影響がある。フィンガ・
タイミング・ジェネレータは、マイクロプロセッサによって読み取られる内部フ
ィンガ位置レジスタを増分または減分することによって、あらゆるオフセットの
変化を反映する。フィンガ・タイミング・ジェネレータ122 は、マイクロプロセ
ッサによって、フィンガ再割当て中にフィンガを新規オフセットに送るために作
成される内部位置割当てレジスタも備える。マイクロプロセッサがフィンガを割
当てし直すと、フィンガ・タイミング・ジェネレータ122 内の内部機構は、それ
がフィンガがその指定されたオフセットに到達したと判断するまで、タイミング
を前進または遅滞させ続ける。

0068

デシメートされたオン・タイムおよび遅延Iチップ・サンプルおよびQチップ
・サンプルは、それぞれQPSK逆拡散変調器104aおよび104bに提供される。逆
拡散変調器s 104 は、また、IQPNシーケンス・ジェネレータ16から、基地
局でデータを拡散するために使用されるPNシーケンスと同じPNシーケンスも
受信する。IPQNシーケンス・ジェネレータ106 は、フィンガ・タイミング・
ジェネレータ122 からチップ・イネーブル出力156 に従属され、したがってフィ
ンガの割り当てられたオフセットと一貫するPNシーケンスを生成する。これを
説明するもう一つの方法が、PNジェネレータ106 から出力されるシーケンスが
、基地局から移動装置までのマルチパス伝搬遅延分、基地局でのその片方のシー
ケンスから遅延するという点である。したがって、復調器での逆拡散プロセスは
、正しい時間調整で変調器内の拡散プロセス逆転することができる。

0069

最初に伝送されたデータを回復するために、逆拡散変調されたIチップおよび
Qのチップが、それぞれ、オン・タイム逆拡散変調器104aから排他的論理輪(XOR
)ゲート108 に出力される。ウォルシュ・シーケンス・ジェネレータ100 は、XOR
ゲート108 に、移動体装置に指定されるウォルシュ符号に対応するウォルシュ・
チップ・シーケンスを提供し、基地局で適用される直交カバリングを逆転する。

0070

ウォルシュ符号は、マイクロプロセッサ・データバス34を通してフィンガに伝
達される。逆拡散変調され、アンカバーされた(uncover)されたIチップおよび
Qチップは、I記号累算器およびQ記号累算器110 と112 によって記号間隔上で
総計され、1記号あたりに一度、記号nの記号データ・ペアDI(n)とDQ(n)
を作り出す。パイロット・チャネルはすべてゼロのウォルシュ符号0 でカバーさ
れているため、パイロットを回復するために別個のウォルシュ・シーケンス・ジ
ェネレータは必要とされない。オン・タイム逆拡散変調器の出力は、オン・タイ
ムI累算器およびオン・タイムQ累算器114 と116 によって直接総計され、記号
nのパイロット・ペアPI(n)とPQ(n)を作り出す。

0071

時間追跡調査ループは、パイロット強度オフセットの現在のフィンガ・オフセ
ットからの差異、半チップによって駆動される。したがって、I累算器およびQ
累算器118 と120 の別個の集合は、オン・タイム・パイロットおよび記号累算器
により使用されるサンプルから半チップ遅延したサンプルを使用して、遅れた逆
拡散変調器104bによって提供される逆拡散されたパイロットを総計する。記号n
のオン・タイム・パイロット・ペアPIL(n)とPQL(n)から半チップ遅延したパイ
ロット・ペアを作成するために、遅延した逆拡散変調器104bは、オン・タイム逆
拡散変調器 104a によって使用されたのと同じPNシーケンスを使用する。記号
nのオン・タイム・パイロット・ペアPIE(n)およびPQE(n)から半チップ進んだ
パイロット・ペアを作成するには、遅延した逆拡散変調器104bは、逆拡散変調器
104aにより使用されるPNシーケンスから1チップ遅延したPNシーケンスを使
用する。時間追跡調査ループは、交互に現れる記号上で半チップ進んだパイロッ
ト・ペアおよび半チップ遅延したパイロット・ペアを利用する。各記号イネーブ
ル・ストロボ158 を使用すると、累算器110、112、114、116、118、120 がクリ
アされ、次の記号間隔で総計を開始する。前記要素は、境界98の左側の、図3 に
描画されるフィンガ内で発生するチップ・レート処理のすべてを実行する。この
チップ・レート処理の正味結果は、1記号あたりに一度作り出されるデータ・ベ
クトルである。
{DI(n),DQ(n),PI(n),PQ(n),PIE/L(n),PQE/L(n)}
これは、図3 の境界98の右側に描画される要素により記号レートで処理される。

0072

記号レート処理は、通常、図3 のIパイロット・フィルターおよびQパイロッ
ト・フィルター132 と134 によって図示されるように、オン・タイムIパイロッ
ト・データおよびオン・タイムQパイロット・データPI(n),PQ(n)をフィ
タリングすることによって開始する。このフィルタリングは、パイロット基準
内の記号ばらつきに従って記号を平滑化し、点積の位相(the dot product's pha
se)予想演算(projection operations)および概算演算(scaling operations)のた
めのより安定した基準となる。

0073

好ましい実施例では、Iパイロット・フィルターおよびQパイロット・フィル
ター132 と134 は、簡略一次無限(simple first order infinite)インパルス応
答(IIR)フィルターとして構成される。記号ごとに、わずかな現在のフィルター
値が差し引かれ、新しい入力であるパイロット・データPI(n)、PQ(n)が総
計され、新しいフィルター出力PfI(n),PfQ(n)を作り出す。

0074

記号ごとに一度、点積回路130 は、DI(n),DQ(n)記号ベクトルを取り、
それをフィルタリングされたパイロット・ベクトルPfI(n),PfQ(n)で点
で示し、等式(2)に定義される点積演算を実行する。この結果、パイロットのあ
る位相にあり、受信されているパイロットの強度によって概算される、データ記
号の大きさを示すスカラー値(a scalar value)が生じる。

0075

点積結果を重要なビットに正規化し直すために使用される切り捨ておよび限定
(図示されていない)の後、この記号出力は記号デスキュ・バッファ144 に書き
込まれる。デスキュ・バッファは、記号イネーブル・ストロボ158 により提供さ
れるフィンガ独自の特定記号調整で書き込まれる先入れ(first-in),先出し(fir
st-out)(FIFO)バッファである。すべてのフィンガ内のデスキュ・バッフ
ァは、同じ結合器記号イネーブル・ストロボ(図示されていない)を使用して読
み取られる。これが、フィンガが割り当てられる異なるオフセットを補償し、記
号結合器22がさまざまなフィンガからの記号ストリームをともに総計できるよう
にする。

0076

デスキュ・バッファの記号出力は、ロック状態でない場合に、ANDゲート152
によってマスクされる。ロック状態148 は、フィンガが信頼性の高い、適度に強
い経路を追跡調査している旨のインジケータであり、フィンガがロックから外れ
ているときに出力されるフィンガ記号をマスクすると、さらに高品質な結合済み
記号ストリームが結合器22から出力される。

0077

ロック状態を判断するための信号処理は、Iパイロット・フィルター出力およ
びQパイロット・フィルター出力を使用するエネルギー回路140 で開始し、追跡
調査中のピークのパイロット内のエネルギーに対応する[PfI(n)2+PfQ(n
)2]を求める。それから、このエネルギーは、ロック検出フィルター142 によっ
てフィルタリングされ、長期平均フィンガ・エネルギー・レベルを作り出す。フ
ィンガ再割当ての間、マイクロプロセッサ30は、このフィンガ・エネルギーを読
み戻し、それを選択器14によって検出される最新のマルチパス・ピークと比較し
、フィンガを、マルチパス環境が変化し、ピークが出入りするに従ってサーチャ
ーによって検出されるさらに強い経路に割当てし直すことができる。

0078

好ましい実施例では、ロック検出フィルター142 が、簡略一時IIR フィルター
として構成される。記号ごとに、フィルター内に維持されるわずかなフィンガ・
エネルギーが差し引かれ、エネルギー回路140 から出力されるエネルギー結果
総計され、新しいフィルタリングされたフィンガ・エネルギー出力を生み出す。

0079

閾値比較ブロック150 では、ロック検出フィルター142 から出力されるフィン
ガ・エネルギーを、マイクロプロセッサ30によりブロックに書き込まれるロック
外閾値と比較する。フィンガ・エネルギーがロック内閾値を上回る場合、ロック
状態148 は、ロック内状態に強制される。エネルギーがロック外閾値を下回る場
合、ロック状態148 は、ロック外状態に強制される。それ以外の場合、ロック状
態148 は未変更のままとなる。これにより、フィンガがいったんロックから外れ
ると、そのエネルギーがロックに戻るためにロック内閾値以上に上昇しなければ
ならず、フィンガがいったんロックされると、エネルギーがロックから外れるた
めにロック外閾値を下回らなければならないヒステリシスのロック状態148 に対
する影響が生じる。

0080

記号ごとに、クロス(cross)積回路146 は、等式(3)に定義されるクロス積動作
を実行し、フィルタリングされたパイロットPfI(n),PfQ(n)ベクトルを、以
前の記号PfI(n-1),PfQ(n-1)のフィルタリングされたパイロット・ベクトル
で抹殺する。この結果、QPSKI,Qスペースでのパイロットの回転レート
を示すスカラー値が生じ、ローカル発振器クロックと基地局で信号を伝送するた
めに使用されるクロックの間の周波数エラーの基準が提供される。クロス積結果
を重要なビットに正規化し直すために使用される切り捨ておよび限定(図示され
ていない)の後、フィンガが信頼性の高い適度に強い経路を追跡調査していると
きに、フィンガだけがLO_ADJ信号36に寄与するように、この周波数エラーは、フ
ィンガがロック状態から外れているときにANDゲートによってマスクされる。

0081

前記のように、時間追跡調査ループは、移動体がその位置をその環境内の物体
に相対して変更する間にピークがシフトするときにフィンガをその割り当てられ
たマルチパス・ピーク上で中心に据え続け、反射マルチパスを生じさせる。継続
する記号上では、半チップ・オフセット・パイロット記号の積分ペアPIL(n),
PQL(n)及びPIE(n),PQE(n)が、遅延記号累算器118 および120 によって交互
に出力される。記号ごとに一度、エネルギー回路136 が、追跡調査されているピ
ークより半チップ・オフセット遅延したまたは先行するパイロット内のエネル
ギーに対応して、[PIL(n)2+PQL(n)2]又は[PIE(n)2+PQE(n)2]のどちら
かを計算する。時間追跡調査フィルター138 は、以下のように、これら2 つのエ
ネルギーの間の差異を計算する。
[PIL(n)2+PQL(n)2]−[PIE(n-1)2+PQE(n-1)2] (4)

0082

この差異は、二次低域通過フィルターを駆動するために使用される測定規準を
形成する。第一次寄与および第二次寄与の両方の利得は、マイクロプロセッサ30
によって指定される。これにより、いったんフィンガがロックされると、スプ
アスバンド外雑音をさらによく拒絶するさらに狭い帯域幅に後に変化する、初
取得中のさらに広いフィルター帯域幅が見越される。時間追跡調査フィルター
は、最終位相蓄積段階がオーバフローまたはアンダフローすると、前進または遅
滞を発行する。これは、単独CHIPX8クロックによってそれぞれチップ期間を圧縮
するか、あるいは拡大する、フィンガ・タイミング・ジェネレータ122 にフィー
バックする。これは、フィンガ・オフセットを、それを追跡調査中の経路のピ
ーク上に再度中心に置くための方向で、チップの8 分の1 調整する。

0083

マイクロプロセッサ30が(サーチ・タイミング・ジェネレータ200 に書き込ま
れる)サーチ・ウィンドウ開始オフセットおよび(サーチ制御ブロック206 に書
き込まれる)サーチ・ウィンドウ長を指定した後、サーチャー14がサーチ・ウィ
ドウを進み、サーチ・ウィンドウ内の各オフセットを次々と評価する。オフセ
ットごとに、サーチャーが、指定された数のチップ上で(サーチャー・タイミン
グ・ブロック200 に書き込まれる)パイロットを積分し、結果として生じるパイ
ロット・エネルギーを計算し、オプションで(サーチ制御ブロック206 に書き込
まれる)指定された数の間隔でいくつかのパイロット・エネルギーを総計する。
サーチャーの出力は、図1 にほぼ類似して見えるサーチ・ウィンドウ内のマルチ
パス環境のトレースである。マルチパス・トレースは、マイクロプロセッサに直
接戻されるか、あるいはマイクロプロセッサが処理する必要があるデータ量を削
減するために、サーチャーが、サーチ・ウィンドウで検出される最大ピークのソ
ート済みリストだけを報告するように結果をフィルタリングすることができる。

0084

ちょうどフィンガ処理がチップ・レートおよび記号レートの処理に分けられた
ように、サーチャーも、図4 のサーチャー機能ブロック図によって描写される2
つの機能グループに分けられる。従来の専用回路インプリメンテーションでは、
図4 中の要素のそれぞれが物理回路に相当している。従来の汎用DSPインプリ
ンテーションでは、これらの要素のそれぞれは、信号処理符号で相当するステッ
プを有する。チップ・レベルで動作するすべての要素が、境界198 の左側に図示
され、積分間隔ごとに一度動作するすべての要素は、境界198 の右側に図示され
る。

0085

サーチャー14には、デシメータ102 に入力されるIサンプルおよびQサンプル
32が具備される。入力データのデシメーションの内の1 つを選択できるフィンガ
12a-c とは異なり、サーチャーデシメータ102 は、つねに、検索中固定半チップ
・オフセットでサンプリングする。サーチャーだけが、依然としてありそうな候
補経路が見失われていないことを保証するほど十分に詳説されている粗い掃引
ある、半チップ増分単位でサーチ・ウィンドウを評価するので、デシメータ102
は固定することができる。フィンガは、いったんサーチャーによって検出された
経路に割り当てられると、ピークが2 つの半チップで分離されたサーチ結果の間
で低下しても、経路上の中心にそれ自体をすばやく配置する。サーチャー内の他
のすべてのチップ・レート処理だけではなくサンプリングも、サーチャー・タイ
ミング・ジェネレータ200 からのチップ・イネーブル・ストロボ214 に従属させ
られる。

0086

サーチ制御ブロック218 が連続的にサーチ・ウィンドウを通してサーチャーを
進むときにサーチ制御ブロック218 によって発生するサーチ遅滞、あるいは別の
開始オフセットで新しいサーチを開始するためのマイクロプロセッサ30によるス
ルーから発生する前進または遅滞が起こるたびに、チップ・イネーブル・ストロ
ボ214 が発生する速度が減速または加速される影響がある。サーチャー・タイミ
ング・ジェネレータ200 も、サーチ積分間隔が完了したことを示すサムダン(s
um_done)ストロボ216 を出力する。

0087

サーチャー・タイミング・ジェネレータ200 は、内部サーチャー位置レジスタ
内でのすべてのオフセット変化の正味影響を記憶する。サーチャー・タイミング
・ジェネレータ200 は、サーチャーを新しいオフセットに回転させるためにマイ
クロプロセッサにより書き込まれる内部位置割当てレジスタも具備する。マイク
ロプロセッサ30がサーチャー14を回転させると、サーチャー・タイミング・ジェ
ネレータ200 内の内部機構は、サーチャー14がその割り当てられたオフセットに
到達したと判断するまで、サーチャー・タイミングを前進させるか、遅滞させ続
ける。いったんその割り当てられたオフセットに到達すると、サーチャー14はサ
ーチ・ウィンドウでの最初のオフセットで開始する指定のサーチを開始する。

0088

フィンガ12a-c での場合のように、サーチャー14では、デシメートされたオン
・タイムおよび遅延Iチップ・サンプルとQのチップ・サンプルが、それぞれQ
PSK逆拡散変調器104aおよび104bに提供される。また、逆拡散変調器104 は、
I QPNシーケンス・ジェネレータ106 から、基地局でデータを拡散するた
めに使用されたPNシーケンスと同一のPNシーケンスも受け取る。I Q P
Nシーケンス・ジェネレータ106 は、サーチャー・タイミング・ジェネレータ20
0 からチップ・イネーブル出力214 に従属させられるので、サーチャーによって
評価中の現在のオフセットに一致するPNシーケンスを作成する。サーチャーは
、各オフセットでのパイロット強度の測定だけにしか関心がないため、フィンガ
内で検出されるウォルシュ・シーケンス・ジェネレータに対するニーズはない。

0089

オン・タイム逆拡散変調器104aの出力は、オン・タイムI累算器およびオン・
タイムQ累算器162 と164 によって直接的に総計され、遅延した逆拡散変調器10
4bの出力は、遅延I累算器および遅延Q累算器166 と168 によって直接的に総計
され、記号のパイロット・ペアPI(n)とPQ(n)を作成し、積分間隔ごとに一
度データ・ベクトルを作成し、
{PI(n),PQ(n),PIL(n),PQL(n)}
図4 中の境界198 の右側に描画される要素によって積分間隔レートで処理される

0090

好ましい実施例では、2 つのオフセット、オン・タイム・ペアと遅延ペアがサ
ーチャーによって同時に評価されることに注意しなければならない。この並行
、サーチャーが、マルチパス環境の変化より早い速度で典型的なサーチ・ウィン
ドウにマルチパス・トレースを作り出すことを保証するために必要とされる。ま
た、好ましい実施例に説明される信号処理は、必要ならば追加サーチャー性能を
得るために使用することができる追加逆拡散変調器累算器・ペアに、一般性を失
わずに当てはまる

0091

積分間隔が終了するたびに、エネルギー回路202 はオン・タイム・パイロット
・エネルギーに対応して[PI(n)2+PQ(n)2]を計算し、エネルギー回路20
4 は、サーチャーによって現在評価中のオフセットの遅延パイロット・エネルギ
ーに対応して[PIL(n)2+PQL(n)2]を計算する。オン・タイム・パイロット・
エネルギーは、非コヒーレント・累算器208 によりいくつかの積分間隔上でオプ
ションで総計され、同様に遅延パイロット・エネルギーは、非コヒーレント・累
算器210 によって総計される。

0092

指定された数の積分間隔が経過した後に、非コヒーレント・累算器208、210
での結果は、サーチ結果プロセッサ212 に渡される。それから、サーチャー制御
ブロック206 は、その内部カウントを減分し、サーチャー・タイミング・ジェネ
レータ200 に遅滞を発行する。これによって、サーチャーは、サーチ・ウィンド
ウ内の次のオフセットに進む。

0093

逆拡散は、評価中の新しいオフセットに一致するPNシーケンスを開始し、オ
ン・タイム・累算器および遅延累算器162、164、166、168 はクリアされ、新し
いオフセットのための逆拡散パイロット・チップの総計を開始する。サーチ制御
ブロックは、いったんサーチ・ウィンドウ内の指定された数のチップを通してサ
ーチャーを配列すると、サーチャーが再び別のウィンドウをサーチするように命
令されるまでサーチャーをアイドル状態に戻す。

0094

複数の信号を受信する機能を持つシステムでの変調要素の割当てと題する、前
記出願中の米国特許出願番号08/144,902号では、好ましい実施例は、サーチ・ウ
ィンドウで検出される最良の結果に基づいてフィンガを割り当てる。好ましい実
施例では、4 つの最良の結果がサーチ結果プロセッサ212 で追跡調査される(さ
らに少ないまたは多い数の結果は他の実施例で記憶される)。結果プロセッサ21
2 の内部の結果レジスタは、検出された最大のピークおよびその対応するオフセ
ットのソート済みリストを記憶する。非コヒーレント・累算器208 または210 に
よって提供される最大サーチ結果が、最良結果リスト内に記憶されるサーチ結果
を上回る場合、結果プロセッサ212 内の制御論理回路が第4 の最良の結果を破棄
し、新しいエネルギーおよび対応するオフセットをリスト内の適切な位置で挿入
する。周知技術として、このようなソート機能を提供するための多数の方法が存
在する。その内の任意の1 つを本発明の範囲内で使用できるだろう。

0095

サーチ結果プロセッサ212 は、現在のエネルギーを隣接オフセットで得られる
エネルギーと比較する局所上限フィルター機能も備える。局所上限フィルターは
、結果がローカル・マルチパス・ピークを表していない限り、イネーブルされる
と、たとえ結果がイネーブルされなければ包含適格となったとしても、最良結
果リストが更新されるのを防ぐ。このようにして、局所上限フィルターは、強力
幅広い”傷つけられた(smeared)“マルチパスが最良結果リスト中のマルチパ
ス・エントリを満たすのを防ぎ、復調のより優れた候補になり得るさらに弱いが
別個のマルチバスに対する余地を残さない。

0096

局所上限フィルターのインプリメンテーションは率直である。現在のサーチ結
果が以前のオフセットの結果に比較され、比較結果は、トレースされているピー
クの傾斜を示す。正から負への傾斜の遷移が局所上限を示し、最良結果リストを
更新できるようにする。傾斜ラッチは、境界エッジ・オフセットも包含に考慮で
きるように、適切に初期化し、追跡することができる。

0097

サーチの最後に、最良結果リストがマイクロプロセッサに提供される。最大ピ
ークだけがマイクロプロセッサ30により見られなければならないように、サーチ
ャーに結果をフィルタリングさせると、マイクロプロセッサ30がそのサーチャー
・タスクで費やす処理の量が著しく削減される。

0098

図5 は、図2 の移動復調器内の記号結合器22、電力結合器24、および周波数エ
ラー結合器26の処理の機能概要である。記号ごとに一度、記号結合器が、デスキ
ュ記号ストリーム42a-c を3 つのフィンガから取り出し、それらを加算器262 を
介して総計し、切り捨ておよび限定(図示されていない)の後、セル内の相対物
に合わせて時間調整されたユーザ特殊長符号280 を使用して、図6 のXORゲート
270 を介して結合されたソフト決定記号を逆スクランブルする。ユーザ長符号28
0 は各ユーザに一意であり、呼のセットアップ中に大気中で一斉送信されなかっ
パラメータで構成されるため、プライバシーのある程度の基準となる。ユーザ
PNジェネレータは、結合器タイミング・ジェネレータ264 に内蔵され、結合器
タイミング・ジェネレータ264 と時間調整される。結合器タイミング・ジェネレ
ータ264 は、フィンガ記号ストロボ158a-cとは関係なく、フィンガ12a-c 内の記
号デスキュ・バッファ144 からの同時読取りをイネーブルするその役割で前述さ
れた、結合器記号ストロボ282 を出力する。

0099

結合器タイミング・ジェネレータ264 は、移動装置が、以前の電力制御グルー
プの間に逆方向リンクで伝送したことを示す、モデム(図示されていない)の変
調器セクションから出る入力TX_PCG信号278 を備える。好ましい実施例で
は、電力制御グループは、移動装置が逆方向リンク上でその伝送をゲートする可
能性がある1.25 msec の間隔である。移動体が伝送した場合、TX_PCG278
は、順方向リンクでの閉鎖ループ電力制御決定サブチャネルに関する電力制御決
定のために聞くように、結合器に命令する。

0100

ユーザPNシーケンス280 からサンプリングされたビットは、電力制御グルー
プ内の順方向リンク・トラヒック記号の内のどれが電力制御決定ビットを提供す
るために破壊されるのかを判断する。好ましい実施例では、用途に応じて、電力
制御決定は、1 つまたは2 つの記号を破壊することがある。破壊された記号の間
、結合器タイミング・ジェネレータ264 はPUNCT信号284 を表明する。これ
によって、逆インターリーバおよびデコーダに提供される記号データ・ストリー
ム46内に消去が置かれるように、記号データがマスクされる。好ましい実施例で
使用される強力な順方向エラー訂正符号を与えられ、デコーダ28は破壊された記
号を再構築することができる。

0101

電力結合器24は、記号結合器22が使用した同じ3 つのデハキュ・フィンガ記号
ストリームを使用する。電力結合器24は、実際には、3 つの別個の加算器累算器
のペアであり、移動体が3 つの異なったセルから電力決定をモニターできるよう
にする。通常、これらの加算器−累算器のペアの内の1 つだけしかアクティブ
はないが、2 通りまたは3 通りのソフト・ハンド・オフで、移動体は、同時に2
つまたは3 つのセルから電力決定を取ることができる。

0102

セル0 は、加算器246 および累算器252 を使用する。セル1 は、加算器248 お
よび累算器254 を使用する。セル2 は、加算器250および累算器256 を使用する
。記号ごとに一度、加算器246、248、および250 は、3 つのフィンガ12a-c から
信号ストリーム42a-c を総計する。累算器252、254 および256 は、2 記号破壊
が使用される場合、2 つの連続する記号上で結果として生じる結合済み記号を総
計する。ソフト・ハンド・オフの間、セルごとのマルチパス環境が変化するにつ
れて、フィンガ12a-c をセルの間で自由に割り当てし直すことができる。

0103

最大の柔軟性を提供するために、ANDゲート240a-c、242a-c、および244a-cが
マイクロプロセッサ30にフィンガをあるセルから別のセルに切り替える手段を提
供する。例えば、ソフト・ハンド・オフにいない場合、セル0 の加算器−累算器
・ペア246 252 だけが使用される。3 つすべてのAND ゲート240a-cがイネーブル
されるが、セル1 と2 それぞれのAND ゲート242a-cおよび244a-cはディスエーブ
ルされ、加算器−累算器・ペア248 254 および250 256 に対するフィンガの寄与
をマスクし、それらを効果的に停止する。

0104

3 通りのソフト・ハンド・オフでは、セルごとに1 つのフィンガが割り当てら
れ、3 つすべての加算器−累算器・ペアがアクティブとなるように、ANDゲート
240a-c 242a-c および244a-cのそれぞれがイネーブルされ、各グルーピングの他
の2 つのAND ゲートはディスエーブルされる。累算器252、254、256 内の符号ビ
ットは、難しい”アップ=0“または”ダウン=1“決定を形成する。

0105

ソフト・ハンド・オフでは、任意の1 つのセルが移動体にその伝送電力を小さ
くするように要求すると、これは、移動体がそのセルで大きな音ではっきりと
わり、他のセル決定が無視されなければならないことを示す。この論理は、アク
ティブなセルから電力決定を結合する”ダウンのオア(or-of-the-downs)“ORゲ
ート258 で反映される。最終的な結合済み決定を表すORゲート258 の出力は、T
XGAIN累算器268 で総計される。

0106

TXGAIN累算器は、PUNCT信号284 によりイネーブルされ、その伝送
利得出力が、電力決定記号に応えてのみ調整されることを保証する。TXGAI
N値は、設定時間間隔上でのその密度がTXGAIN累算器268 によって提供さ
れる入力値に比例するパルス・トレーンを出力するパルス密度変調器(PDM)278の
TXGAIN出力を外部でR-Cフィルタリングすることによってアナログ電圧
ベルに変換される。

0107

1記号あたり一度、周波数エラー結合器26は、周波数エラー列44a-c を3 つの
フィンガから取り、それらを加算器260 を介して総計し、切り捨ておよび限定(
図示されていない)の後に、結合済み周波数エラーをLO_ADJ累算器266 に
総計し、ローカル発振器調整基準を提供する。LO_ADJ値は、PDM274
のLO_ADJ出力36を外部でR-Cフィルタリングすることによって、アナログ
電圧レベルに変換される。PDM274は、設定時間間隔でのその密度がLO
ADJACCUM266によって提供される入力値に比例するパルス・トレー
ンを出力する。

0108

従来の専用回路インプリメンテーションでは、図3、図4、および図5 中の各乗
算器、累算器またはコンパレータが、離散回路として別々に実現され、各要素は
集積回路(IC)ダイス上での回路領域に直接的に対応する。各フィンガに複写され
る、オン・タイム・パイロット・フィルター・エネルギー、早期パイロット・フ
ィルター・エネルギーまたは遅延パイロット・フィルター・エネルギー、クロス
積演算、および点積演算を実行するために使用される4 つの乗算器累算器が特に
重要である。

0109

これらの構造は、実施するためのかなりの量のダイ領域を取り、発明者は、処
理を完了するための完全な記号で、共用データパスを使用すれば、機能性がさら
に効率的に実現できることを認識した。専用回路および汎用DSPアプローチの
両方の要素を具備する結果的に生じるハイブリッド・アーキテクチャは、図6 に
図示される。図3 の線98の左側に図示されるフィンガ・チップ・レート回路およ
び図4 の線198 の左側に図示されるサーチャー・チップ・レート回路のすべては
、それぞれフィンガ・フロント・エンド312 およびサーチャー・フロント・エン
ド314 として、図6 に描かれる残留専用回路内で保存される。図3 の線98の右側
のフィンガ記号レート処理のすべて、図4 の線198 の右側の積分間隔処理あたり
のサーチャーのすべて、および図5 の結合器機能は、共用乗算・累算器・データ
パス300 に統合された。

0110

1記号あたり一度、フィンガ・フロント・エンド312 は、トラヒック・チャ
ル記号データ、オン・タイム・パイロットおよび早期または遅延パイロットのI
記号得気分およびQ記号積分から成り立つデータ・ベクトルを作り出す。積分間
隔あたり一度、サーチャー・フロント・エンド314 は、オン・タイム・パイロッ
トおよび遅延パイロットのI記号積分結果およびQ記号積分結果から成り立つデ
ータ・ベクトルを作り出す。データ・ベクトルの構成部品は、フィンガ・フロン
ト・エンドおよびサーチャー・フロント・エンドによって共同で共用されるトラ
イステート・バスを通る共用データパスによってアクセスされる。

0111

1記号あたり一度,結合器タイミング・ジェネレータ264 が結合器記号イネー
ブル282 を出力し、フィンガ・フロント・エンドがその個別記号イネーブル158a
-cを出力し、サーチャー積分間隔あたり一度、サーチャーがサムーダン(sum_don
e)信号216 を出力する。データパス制御回路308 は、これらのストロボを使用し
、フィンガ・フロント・エンド312、サーチャー・フロント・エンド314 および
結合機能の間で先入れ先サービス・ベースでデータパス300 の使用を調停する(a
rbitrate)。制御装置308 は、いったん待ち行列に入れられると、データパス300
マイクロコードROM306に記憶されるマイクロコード化された命令のセクシ
ンを介して配列する。マイクロコードは、データパス300 の内部要素を構成し、
それがサービスの提供を受けているブロックの信号処理に必要となる蓄積、乗算
,比較のすべてを実行できるようにする。制御装置は、記号境界を越えて保存さ
れるすべての復調器状態情報を記憶するレジスタ・ファイルとして動作する,ラ
ダム・アクセス・メモリ(RAM)304から読み書きする。これらには、フィンガ12
a-c ごとのデスキュメモリおよびさまざまなフィルター値のようなアイテム、お
よびサーチャー14に関して検出された最大ピークのソート済みリストが含まれる

0112

図7 は、フィンガ・フロント・エンド312 のブロック図である。フィンガ・フ
ロント・エンドは、チップ・累算器110,112,114,116,118,120 までの図3
のフィンガに関して前記で詳説されたチップ・レート処理の同一機能を実行する
。フィンガ記号イネーブル・ストロボ158 では、これらの累算器のデータ・ベク
トル出力は,半ラッチ350a-fでラッチされ、フィンガ・チップ・累算器が、半ラ
ッチ350a-fでラッチされた値が共用データパス300 によって処理される順番を待
つ間に、次の記号のデータ・ベクトルの総計を開始できるように、データ・ベク
トルをバッファに入れる。半ラッチ350a-fはトライステートでバッファに入れら
れた352 a-f であり、それらがすべてのフィンガ・フロント・エンドとサーチャ
ー・フロント・エンドの間で共用される共通バス上で出力できるようにする。ト
ライステート・バス174 は、分散型マルチプレクサである。データパス制御308
は、バス上に出すために、フィンガ・フロント・エンドまたはサーチャー・フ
ロント・エンド内のトライステート・ドライバー352a-fの内の1 つを選択する。
1トライステート・バス174 は,さまざまなデータ・ベクトル構成要素のすべて
へのデータパス・アクセスに最小経路選択オーバヘッドを提供する。フィンガ・
フロント・エンド・タイミング・ジェネレータ122 は,それがそのフィンガの時
間追跡調査フィルターの値を更新するので、データパス制御308 によって発生す
る外部前進または遅滞160 を受け入れる。

0113

図8 は、サーチャー・フロント・エンド314 のブロック図である。サーチャー
・フロント・エンドは、チップ・累算器162,164,166,168 までの図4 のサー
チャーに関して前記に詳説されたチップ・レート処理の同一機能を実行する。サ
ーチャー・サム_ダン(sum_done)境界216 では、これらの累算器のデータ・ベク
トル出力は半ラッチ360a-cによってラッチされ、サーチャー・チップ・累算器が
、半ラッチ360a-dでラッチされた値が共用データパス300 によって処理されるそ
の順番を待つ間に、次の記号のデータ・ベクトルの総計を開始できるように、デ
ータ・ベクトルをバッファに入れる。半ラッチ360a-dは、トライステートでバッ
ファに入れられた362a-dであり、それらがフィンガ・フロント・エンドと共用さ
れる共通バス174 で出力できるようにする。データパス制御308 は、データパス
がサーチャーにサービスを提供している間にバス上に出すために、トライステー
ト・ドライバ362a-dの内の1 つを選択する。サーチャー・フロント・エンド・タ
イミング・ジェネレータ200 は、それが1 つのオフセットの処理を終了し、サー
チ・ウィンドウ内で次のオフセットを考えるために移動するときにデータパス制
御308 によって発生する外部サーチャー遅滞を受け入れる。

0114

図6 に戻ると、データパス300 は、2 つのオペランド入力ラッチ322、326 を
具備する。これらのオペランド・ラッチは、マルチプレクサ(MUX)320とMUX324を
介して無関係に選択された、トライステート・データ・ベクトル・バス174 また
はレジスタ・ファイルRAM 304 のどちらかからの値を記憶することができる。例
えば、時間追跡調査で使用される半チップ遅延パイロット・エネルギー計算のた
めにPIL(n)を二乗する場合、このケースでは、MUX320と324 の両方がデータ・
ベクトル入力バスから入力を選択する。点積を実行する場合、フィルタリングさ
れたパイロットPfI(n)が、MUX324によって選択され、ラッチ326 によって捕
捉されるレジスタ・ファイルRAM から読み出されるが、サービスの提供を受けて
いるフィンガのDI(n)は、MUX320によって選択され、ラッチ322 によって捕捉
されるデータ・ベクトル入力バス上に出される。2 つのオペランド・ラッチは、
乗算器328 によって乗算される。

0115

乗算器328 は、1 つのクロック・サイクル内で2 つのオペランド(operand)の
積を出す完全並行結合乗算器である。乗算器出力またはラッチ326 に記憶される
オペランドのどちらかが、MUX330を介して選択され、加算器334 によって累算器
フィードバック・ラッチ342 と総計される。

0116

データパス内のすべての算術演算は、2 による値の補数表記を使用して実行さ
れるため、XORゲート332 を使用し、加算器のLSB への繰上げを1 に固定する1
による補数反転を実行することによって、MUX330の出力は、加算される代わりに
条件付きで減算できる。AND ゲート336 は、加算器334 に総計される累算器・ラ
ッチ342 のフィードバックを条件付きでマスクできるため、MUX330の出力は、そ
の以前の内容と総計される代わりに、累算器・ラッチ342 の中にロードされる。

0117

加算器の出力は、プログラマブル正規化段階340 とともに、実行されている演
算にとって重要な加算器出力ビットだけを選択するプログラマブル制限段階338
を送る。各演算後に結果を正規化し直し、システム雑音フロアをはるかに下回る
LSB を切り捨て、めったに設定されることがないMSB を飽和することによって、
演算されているすべての値が一度もビット・オーバフローに遭遇することなく、
大きくても倍精度ワードで維持される。

0118

トライステート・バス174 上で提供されるデータ・ベクトルは、単精度(a sin
gle precision)ワードであり、好ましい実施例では10ビット幅である。通常、レ
スタ・ファイルRAM 304 に記憶されるフィンガ記号および周波数エラーは単精
度ワードであるが、フィルター値は倍精度ワードとして記憶され、好ましい実施
例では20ビット幅となる。レジスタ・ファイルRAM 304 は、単精度ワードにアク
セスしたり、ともに倍精度ワードにアクセスするために個別にアクセス可能であ
る2 つのバンクから成り立っている。

0119

好ましい実施例では、64の10ビット・ワードから成る2 つのRAMバンクから構
成されるレジスタ・ファイル304 の記憶領域マップが図9 に示される。レジスタ
・ファイル内の記憶領域は、フィンガ・ページ、サーチャー・ページ、および結
合器ページに分割される。フィンガ・ページ内のフィールド編成は、サービス
の提供を受けているフィンガ・フロント・エンドのインデックスページ選択
形成するように各フィンガで同じであり、レジスタ・ファイル304 からアクセス
されるフィンガ状態値は選択されたページへのオフセットとして指定される。フ
ィンガ12a -cごとに、記号デスキュ・バッファ・メモリ、IおよびQパイロット
・フィルター値とクロス積のその遅延バージョン、時間追跡調査フィルター値、
およびロック・エネルギー・フィルター値がすべてレジスタ・ファイルに記憶さ
れる。

0120

レジスタ・ファイルは、マイクロプロセッサ書込みレジスタ、つまりロック内
およびロック外閾値、初期フィンガ・エネルギー、およびフィンガがスルーを完
了した後に取られる、二次時間追跡調査ループで使用される周波数累算器項(ter
m)を記憶する。レジスタ・ファイルは、マイクロプロセッサ読取りレジスタ、つ
まりフィンガ・エネルギーおよび二次時間追跡調査ループ内で使用される周波数
累算器項も記憶する。これらの値は、離散具体化される読書きラッチ内でより、
RAM 内でさらに効率的に記憶される。マイクロプロセッサ読書きタップ334 は、
マイクロプロセッサがそれを通してこれらの値を読書きできるポートとなり、ア
クセスがなされている間に一時的にデータパスの配列を停止することができる。
マイクロプロセッサは、データパス配列での結果的に生じる遅延が重要ではない
程度にまれにこれらの値にアクセスする。

0121

サーチャー14の場合、レジスタ・ファイルは、局所上限検出で使用された以前
エネルギー値だけではなく、オン・タイムおよび遅延非コヒーレント・累算器
中間値、およびサーチャーにより検出された4 つの最強ピークおよびその対応
するオフセットのソート済みリストを記憶する。結合器の場合、記号レジスタ・
ファイルは、TXGAIN累算器268 およびLO_ADJ累算器266 の状態だけ
ではなく、2 つの連続する破壊された記号を総計するときのセル・累算器252、2
54、および256 の状態を記憶する。TXGAIN累算器およびLO_ADJ累算
器268、266 の初期値は、マイクロプロセッサ30によって指定でき、その現在の
値は読書きタップ344 を使用してマイクロプロセッサ30によって読み戻される。

0122

図6 に戻ると、制限された正規化済みの加算器出力が、累算器・ラッチ342 に
よって捕捉される。累算器・ラッチ342 出力は、さらなる総計のために加算器33
6 にフィードバックし、その内容は、レジスタ・ファイルRAM 304 の中に書き戻
される。更新されたTXGAINまたはLO_ADJ累算器値がそれぞれレジ
タ・ファイルRAM 304 に書き戻されるので、ラッチ342 の出力は、TXGAIN

0123

PDM274 およびLO_ADJ PDM276 によって適切なときに捕捉される
。結合器機能にサービスを提供する間、データパスはある一点で累算器・ラッチ
342 の出力時に結合済み記号を作り出す。それから、結合された記号は、図5 に
図示されるこれらの同じ回路に関して以前説明されたように、それぞれ結合器タ
イミング・ジェネレータ264 のユーザPNシーケンス280 およびPUNCT信号
284 の出力によりXORゲート270 によってスクランブルされ、AND ゲート272 に
よって消去される。

0124

インプリメンテーションが容易であるため、好ましい実施例では、フィンガ・
ロック状態、局所上限フィルターの傾斜ラッチ、フィンガ・デスキュ・バッファ
の読書きポインタ非コヒーレント蓄積、および現在のサーチ・オフセット・カ
ウントのようなデータパスの配列に影響を及ぼす一定の状態は、データパス全体
での配列およびレジスタ・ファイル304 内での追加記憶領域割当ての代わりに、
離散ラッチおよびそれに伴うデータパス制御回路308 内部の制御論理回路によっ
て実現される。読書きデスキュ・バッファ・ポインタを追跡調査することにより
、結合器タイミング・ジェネレータ264 またはフィンガ・タイミング・ジェネレ
ータ122 によって処理される最大時間間隔は、そのそれぞれの記号間隔ストロボ
282 および158 となる。

0125

データパス制御308 は、ロック内閾値、ロック外閾値、局所上限フィルターの
データパス配列を制御するためのフラグとして、および最良サーチャー結果リス
トのソートの間に加算器334 からの符号ビット出力346 を使用する。符号ビット
346 が新しい時間追跡調査フィルター出力の計算中にオーバフローする場合、こ
れはCCHIPX8による前進または遅滞のためのフィンガを意味する。これが
起こると、前進または遅滞のコマンド160a-cがデータパス制御308 からデータパ
スによってサービスの提供を受けているフィンガ・フロント・エンド312 にフィ
ードバックされる。マイクロプロセッサ・データバス34を介して、マイクロプロ
セッサ30は、データパス制御装置308 に従ってオフセットごとにサーチ・ウィン
ドウ内のオフセット回数を実行するための積分の回数を指定する。マイクロプロ
セッサは、データパス制御に従って、電力結合、フィンガ時間追跡調査ループ利
得のためのセルごとのフィンガ・イネーブルも指定し、さらに、フィンガのロッ
ク状態も直接書き込み、ロック閾値比較によって決定された値を無効とする。

0126

前記のように、フィンガ・フロント・エンド、結合器機能、または検出器フロ
ント・エンドは、そのそれぞれの記号イネーブル・ストロボ158a-c、282 または
サム_ダン・ストロボ216 が表明されるときに先入れ先サービス・ベースでサー
ビスの提供を受ける。データパス制御308 は、データパス300 が初期の要求要素
のサービスを終了するとすぐに、処理のために要求要素を待ち行列に入れる。2
つまたは3 つ以上の要素がまったく同時にサービス提供を要求する場合、データ
パス制御308 は、任意に競合する要素の内の1 つを待ち行列で一番先になるよう
に割り当て、それ以外はその要素の後ろ整列する。フィンガ・フロント・エン
ドおよびサーチャー・フロント・エンドの出力はバッファに入れられるため、デ
ータパスは、次の記号結果がバッファ内のデータ・ベクトルを上書きするまで、
それらにサービスを提供する完全な記号を備える。データパスに記号期間ごとに
利用可能な余分なクロック・サイクルがある限り、それは、つねに、次の記号境
界が最悪のケースの待ち行列シナリオで発生する前に、各フィンガ12a-c がサー
ビスの提供を受けることができることを保証することができる。

0127

前進の間、フィンガ時間追跡調査ループは、連続する記号ストロボ158 の間の
間隔から取るに足らない1 つのクロックを小さくする。複数のフィンガ12a-c が
前進方向で回転されているケースはさらに重要である。このシナリオでは、連続
する記号ストロボ158 の間の間隔が半減するように、フィンガ12a-c はチップ単
位で前進している。データパスが最悪のケースの待ち行列パターンを256クロッ
ク間隔を使用して処理するために十分な空き高を持つようにデータパス配列を設
計しなければならないというよりはむしろ、フィンガ・タイミング・ジェネレー
タ122 は、単に、前進中にその記号イネーブル・ストロボ出力158a-cを抑制し、
フィンガがいったんスルーを完了し、その割り当てられたオフセットに到達する
とそれらをイネーブルし直す。

0128

制御装置は、いったん待ち行列に入れられると、データパスを固定処理シーケ
ンスで配列し、データパスがサービスの提供を受けている部録の信号処理に関係
する蓄積、乗算、および比較のすべてを実行するように構成する。サービスの提
供を受ける要素のタイプは、マイクロコードROM 306 へのページ選択を形成し、
配列へのクロック・カウントは、マイクロコードROMアドレスを形成するために
選択されたページへのオフセットとして使用される。マイクロコードROM 出力は
、データ・ベクトル・トライステート・バス174 上に出される構成要素、レジス
タ・ファイルRAM 304 へのアクセスまたはレジスタ・ファイルRAM 304 からのア
クセス、およびc[16:0]とラベルがついた制御ワードを指定し、共用データパス3
00 の内部要素を構成する。信号c[0]、c[2]、c[4]は、それぞれMUX324、320、33
0 のmux選択入力を形成する。信号c[1]、c[3]、c[16]は、それぞれラッチ326、
322、342 のイネーブルである。信号c[5]、c[6]、c[7]は条件付き減算および加
算器344 のロード機能を制御し、フィールドc[11:8]およびc[15:12]は、加算器3
34 の出力の制限および正規化ビットの位置を指定する。

0129

フィンガ・フロント・エンド312 にサービスを提供しながら、連続するクロッ
ク・サイクル上でデータパスによって実行される演算のシーケンスは、図10に図
示される。シーケンスは、図3 に関係して説明されるフィンガの記号レート処理
に厳密に従う。サイクルごとに、図10内のテーブルは、存在する場合にはトライ
ステート・データ・ベクトル・バス174 上に出される構成要素、存在する場合は
レジスタ・ファイルRAM 304 へのアクセスまたはレジスタ・ファイルRAM 304 か
らのアクセス、c[16:0]データパス制御ワード、図3 でのフィンガの記号レート
信号処理の記述を参照する場合に有効な簡略なコメントをリストする。

0130

第1 に、パイロット・フィルターは、クロック・サイクル0-6 の間に、その現
在のレベルの何分の1 かを減算し、選択されたフィンガ・フロント・エンドから
オン・タイムIパイロット・累算器およびオン・タイムQパイロット・累算器出
力を総計することによって更新される。クロック・サイクル7-9 の間、フィルタ
リングされたパイロットおよび選択されたフィンガ・フロント・エンドの記号蓄
積出力を使用して、点積が計算される。クロック・サイクル10-13 の間、フィル
タリングされたパイロットおよびレジスタ・ファイル304 に記憶される過去の記
号のフィルタリングされたパイロット値を使用して、クロス積が計算される。ク
ロック14-16 の間、パイロット・エネルギーが計算される。エネルギーはレジス
タ・ファイル304 内の一時スクラッチに書き込まれるが、ロック検出フィルター
は、最初に、クロック・サイクル17-18 の間にその現在のレベルの何分の1 かを
減算することによって更新される。

0131

それから、現在の記号のパイロット・エネルギーは、読み出され、クロック・
サイクル19-21 の間にレジスタ・ファイル304 に書き戻される新規ロック検出フ
ィルター値を生み出す。新しいロック状態も、クロック・サイクル20-21 の間の
ロック内およびロック外スレッショルド比較によって決定される。クロック22-2
4 の間、遅延パイロット・エネルギーが計算され、過去の記号で得られた早期パ
イロット・エネルギーで減算され、レジスタ・ファイルRAM 304 から読み戻され
、二次時間追跡調査ループを駆動するために遅延−早期エネルギー・デルタ測定
規準を作成する。

0132

時間追跡調査測定規準は、レジスタ・ファイル304 に書き込まれ、データパス
への入力としてそれを配置するためにただちに読み戻される。これは、クロック
27の間に累算器出力ラッチ342 の中にロードされるときに、マイクロプロセッサ
により指定される利得定数K1によって概算される。それから、この概算値は、二
次フィルターの時間追跡調査周波数累算器構成要素に加算される。更新された時
間追跡調査周波数累算器は、レジスタ・ファイル304 に書き戻され、データパス
への入力としてそれを配置するためにすぐに読み戻され、そこでクロック・サイ
クル32の間にマイクロプロセッサによって指定される利得定数K2によって概算さ
れる時間追跡調査測定規準と総計される。この値は、二次フィルターの時間追跡
調査位相累算器構成要素と総計され、新しい位相累算器値は、クロック・サイク
ル34でレジスタ・ファイル304 に書き戻される。このようにして、データパスは
、記号ごとにフィンガを処理するために合計35のクロック・サイクルを必要とす
る。

0133

サーチャー・フロント・エンド314 にサービスを提供しながら連続するクロッ
ク・サイクルでデータパスによって実行される演算のシーケンスは、図11に図示
される。これは、図4 に関係して説明されたサーチャーの積分間隔単位の処理に
厳密に従う。クロック・サイクル0-2 の間、遅延パイロット積分のパイロット・
エネルギーが計算される。エネルギーは、クロック・サイクル3 で中間非コヒー
レント・累算器値と総計され、経過した積分間隔の数での新しい総計が、クロッ
ク・サイクル4 でレジスタ・ファイル304 に読み戻される。オン・タイム・パイ
ロット積分のためのこれらの同じ演算は、クロック・サイクル4-6 の間に発生す
る。サーチャー14が同じオフセットで実行するためにさらなる積分を行う場合、
データパスは、図11中のクロック・サイクル8 の後に描画される実線により示さ
れるように、サーチャーのサービス提供を終了される。

0134

代わりに、これが現在のオフセットの最終的な積分間隔である場合、処理は続
行する。局所上限フィルター処理は、クロック・サイクル9-12の間に発生する。
データパス300 は、オン・タイム・オフセット結果と遅延オフセット結果の間、
および遅延オフセット結果とレジスタ・ファイル304 内に記憶されている過去の
オフセットのオン・タイム結果の間のマルチパス・トレースの傾斜を求める。傾
斜ラッチが”1“から”0“に遷移する場合、局所上限が検出された。それから
、データパス300 は、その点までのサーチで検出された最大ピークのソート済み
リストに包含するためにピークを考慮できる。

0135

ピーク0、クロック・サイクル13上での最強のピークで開始して、クロック・
サイクル23でのピーク3 まで続行し、処理中の現在のオフセットのエネルギーは
、記憶されたピークと比較される。入力エネルギー比較対象の記憶されたエネ
ルギーより大きい場合、入力エネルギーが記憶されたエネルギーを上書きし、そ
れは同時に累算器・ラッチ342 内の入力エネルギーにも代わる。より大きなピー
クからより小さなピークに進むことによって、いったん入力エネルギーが記憶さ
れたピークを超えると、少ない方のピークのすべてが、ピーク比較が進むに従っ
てだいたいその過程で自動的にランキングを”降格(demoted)“される。これは
、このようなソート機能を提供するための技術で周知の数多くの方法の内の1 つ
にすぎない。これらの方法の任意の1 つを本発明の範囲内で使用できるだろう。
好ましい実施例での最小サーチャー積分間隔は32チップであり、オフセットごと
に1 つの積分間隔で、最悪のケース、データパス300 は、サーチャーをサポート
するために、32チップの積分間隔ごとに24のクロック・サイクルを必要とする。

0136

結合器機能にサービスを提供する間に連続するクロック・サイクルでデータパ
スによって実行される演算のシーケンスが図12に示される。これは、図5 に関係
して説明された結合器機能の信号レート処理に厳密に従う。クロック・サイクル
ごとに1 つのデキュウド・フィンガ記号が、レジスタ・ファイル304 から読み取
られ、クロック・サイクル3 で最終的に結合され、制限され、切り捨てられたソ
フト決定記号を生じさせる。クロック・サイクル4-8、9-13,14-17の間で、類似
したフィンガごとの総計が、それぞれセル0、セル1、およびセル2 の電力制御決
定のための破壊された記号で発生する。2 つの記号破壊が使用される場合、結合
された破壊済み記号は、処理中のセルの過去に結合された記号と総計され、レジ
スタ・ファイル304 に記憶される。”ダウンのオア“ORゲート258 は、加算器符
ビット出力346 を、それらが配列されるにつれてセルごとの難しいアップ/ダ
ウン決定として使用することによって、データパス制御308 内の離散ゲートとな
る。クロック・サイクル19-20 の間、結合された電力決定に基づいた+1または-1
が、レジスタ・ファイル304 から読み取られるTXGAIN値に加算される。新
しいTXGAIN値は、レジスタ・ファイル304 に読み戻されるときに、PDM276
によって捕捉される。クロック・サイクル22-24 の間、クロック・サイクルご
とに1 つの周波数エラーがレジスタ・ファイル304 から読み出され、レジスタ・
ファイル304 から読み取られるLO_ADJ値に加算される新しい周波数エラー
調整を作り出すために総計される。新しいLO_ADJ値は、レジスタ・ファイ
ル304 に書き戻されるときに、PDM 274 によって捕捉される。したがって、デー
タパスは、記号ごとに1つのフィンガを処理するためにはは、合計28のクロック
・サイクルを必要とする。

0137

本発明のアーキテクチャにはいくつかの優位点がある。例えば、複雑な処理ブ
ロックがフィンガ・フロント・エンド・ブロックの集合で共用されるため、単に
新しいフィンガ・フロント・エンド・ブロックを加算するだけで、追加信号経路
を復調する能力が付加できる。フィンガ・フロント・エンド・ブロックはかなり
のダイ領域を必要としないため、このようにして復調機能拡張する費用はかな
り低い。記号ごとに512 のCHIPX8クロックを使用すると、データパスには
多くの”空き高(headroom)“、つまりそれがその割り当てられた信号処理タスク
を実行するために必要とする以上のアイドル・サイクルを備える。

0138

図10、図11および図12の提示で計算されるように、512 のCHIPX8記号間隔、3
つのフィンガ・フロント・エンドおよび32チップの最小サーチャー積分間隔を使
用する好ましい実施例の間、データパスは105クロック・サイクルの間フィンガ
を処理し、48クロック・サイクルの間サーチャーを処理し、28クロック・サイク
ルの間結合器を処理し、35% という活用係数に相当する512 の使用可能なクロッ
ク・サイクルの内から合計181 を使用する。これを開始する別の方法が、3.5MI
PSのデータパス実行である。これは、専用のサーチャー・フロント・エンドおよ
びフィンガ・フロント・エンドに対して単純なチップ・レート関数をオフ・ロー
ドし、信号処理要件を75MIPSから3.5 MIPSに引き下げることの意義を証
明する。これは、じかに電力の節約につながり、専用フロント・エンドにより消
費される電力は、この量の何分の1しか加算し直さない。量の大きな拡大または
フィンガおよおびサーチャー処理のタイプのため、またはその対応してさらに短
い記号期間でさらに高いデータ転送速度サービスをサポートするために、この空
き高は、共用データパスがクロックされる周波数を単に上昇させるだけで、増加
することができる。

0139

本発明で実現される復調器アーキテクチャは、従来の専用回路と汎用DSP アプ
ローチ混成物である。従来の専用回路アプローチと比較すると、共用データパ
スはさらに少ない電力を消費し、図3、図4、および図5 に提示される離散記号レ
ート回路よりはるかに小さい。共用データパスはコンパクトであり、10ビット単
精度および20ビット倍精度演算を使用して、手近の処理タスクのあまり大きくな
いニーズに合わせて作られる。ハイブリッド・アプローチは、専用回路構成の代
わりに、ファームウェア内でのコーディング・アルゴリズムの柔軟性を維持する
。図10、図11、および図12のタイムライン配列は、小さなマイクロコード・カー
ネルのための基礎となる。フィンガからともに取られ、サーチャーおよび結合器
機能は、マイクロコードの100 線で実現することができる。

0140

好ましい実施例の前記説明は、当業者が本発明を作成または使用できるように
提供される。これらの実施例に対するさまざまな修正は、当業者容易に明らかと
なり、本明細書中に定義される一般的な原則は、発明の能力を使用しなくても他
の実施例に適用することができる。したがって、本発明は、本明細書中に表示さ
れる実施例に制限されることを意図されるのではなく、本明細書中に開示される
原則および新規特徴と一致するもっとも広い範囲を与えられる。

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