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図面 (5)

課題

FPGAにおいて、各スパイン上のプログラマブル接続の数を削減することにより、スパイン上の容量性負荷を低減し、グローバル信号の分配高速にする。

解決手段

FPGA300は、(a)PLCのアレイ(各PLCはプログラマブル機能ユニットPFU)を有する)と、(b)PLCのアレイを包囲するPIC302,304,306,308のリングと、(c)FPGA300上を第1方向に走る1つ以上のスパイン314,318と、(d)FPGA上を、第1方向に直交する第2方向に走る1つ以上のブランチとを有する。スパイン314,318は、1つ以上のブランチをプログラマブルに直接にドライブし、ブランチは、PFUにプログラマブルに直接に接続し、各ブランチは、アレイの少なくとも2つの行/列において、2個以上のPFUによって共有される。

概要

背景

図1は、プログラマブル入出力(I/O)セル(PIC(programmable input/output cell))104のリングによって包囲されたプログラマブル論理セルPLC(programmable logic cell))102のアレイからなる従来のフィールドプログラマブルゲートアレイFPGA(field programmable gate array))100のブロック図である。PICは、PLCアレイに出入りするデータのフローを処理し、PLCアレイは、所望の演算のセットを実行するようにユーザによってプログラムされることが可能である。

図2は、図1の従来のFPGA100の部分詳細図である。図2は、PLCアレイ内の2個の隣接する列に対応する4個のPICを示す。PIC202およびPIC204はそれぞれ、PLCアレイ内の列iの上および下のPICであり、PIC206およびPIC208はそれぞれ、PLCアレイ内の列i+1の上および下のPICである。各PICは、4:1MUX(例えば212)の入力に接続された4個のパッド(例えば210)を有する。各PICごとに、MUXの出力は、そのPICから水平ブランチ(例えば216)へグローバル信号を運ぶグローバル信号垂直スパイン(spine)(例えば214)に接続される。水平ブランチは、PLCアレイ内の行に対応し、個々のPLC(図2には図示せず)へのプログラマブルな接続を提供する。同様に、図2には表されていないが、FPGA100には、FPGA100の垂直スパインおよび水平ブランチについて図2に示されているのと同様に、垂直ブランチにプログラマブルに接続された水平スパインをドライブする左および右のPICがある。水平および垂直スパインと、対応する垂直および水平ブランチは、任意のPICの任意のパッドから任意のPLCにアクセスするFPGA100のフレキシビリティを提供する。

概要

FPGAにおいて、各スパイン上のプログラマブル接続の数を削減することにより、スパイン上の容量性負荷を低減し、グローバル信号の分配高速にする。

FPGA300は、(a)PLCのアレイ(各PLCはプログラマブル機能ユニットPFU)を有する)と、(b)PLCのアレイを包囲するPIC302,304,306,308のリングと、(c)FPGA300上を第1方向に走る1つ以上のスパイン314,318と、(d)FPGA上を、第1方向に直交する第2方向に走る1つ以上のブランチとを有する。スパイン314,318は、1つ以上のブランチをプログラマブルに直接にドライブし、ブランチは、PFUにプログラマブルに直接に接続し、各ブランチは、アレイの少なくとも2つの行/列において、2個以上のPFUによって共有される。

目的

効果

実績

技術文献被引用数
2件
牽制数
2件

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請求項1

フィールドプログラマブルゲートアレイ(以下「FPGA」という。)を有する集積回路において、該FPGAは、(a)それぞれプログラマブル機能ユニット(以下「PFU」という。)を含むプログラマブル論理セル(以下「PLC」という。)のアレイと、(b)PLCのアレイを包囲するプログラマブル入出力セル(以下「PIC」という。)のリングと、(c)FPGA上を第1方向に走る1つ以上のスパインと、(d)FPGA上を、第1方向に直交する第2方向に走る1つ以上のブランチとを有し、前記1つ以上のスパインは、前記1つ以上のブランチをプログラマブルに直接にドライブし、前記1つ以上のブランチは、PFUにプログラマブルに直接に接続し、各ブランチは、アレイの少なくとも2つの行/列において、2個以上のPFUによって共有されることを特徴とする集積回路。

請求項2

各PICはPFUを含み、前記ブランチは、PICのPFUにプログラマブルに直接に接続することを特徴とする請求項1に記載の集積回路。

請求項3

前記スパインは、PICからの入出力ピンによってプログラマブルに直接にドライブされることを特徴とする請求項1に記載の集積回路。

請求項4

FPGAの各PLCの行/列は、PICからの入出力ピンによってプログラマブルに直接にドライブされる少なくとも1つのスパインを有することを特徴とする請求項1に記載の集積回路。

請求項5

各スパインは、2個の隣接するPICからの入出力ピンによってドライブされることを特徴とする請求項4に記載の集積回路。

請求項6

FPGAには行/列あたりただ1つのスパインがあり、各スパインは、FPGAのいずれか一方の端からドライブされることを特徴とする請求項5に記載の集積回路。

請求項7

FPGAの各行/列は、1対上のブランチを有することを特徴とする請求項4に記載の集積回路。

請求項8

前記スパインは、FPGAで生成される内部信号によってプログラマブルにドライブされることを特徴とする請求項1に記載の集積回路。

請求項9

前記内部信号は、スパインをドライブするPIC内のスパイン上にのみドライブされることが可能であることを特徴とする請求項8に記載の集積回路。

請求項10

前記スパインは、PICからの入出力ピンによってプログラマブルに直接にドライブされることを特徴とする請求項9に記載の集積回路。

請求項11

各スパインは、1つおきの行/列のブランチにのみプログラマブルに直接に接続され、しかも、各PFUはグローバル信号を受け取ることが可能であることを特徴とする請求項1に記載の集積回路。

請求項12

前記スパインおよびブランチは、クロック信号をPFUに分配するために用いられることを特徴とする請求項1に記載の集積回路。

請求項13

PFUは、前記スパインおよびブランチによって分配されるクロック信号によってクロックされるレジスタを有することを特徴とする請求項12に記載の集積回路。

請求項14

与えられた1個のブランチが、ちょうど2個の行/列のPFUにプログラマブルに接続可能であることを特徴とする請求項1に記載の集積回路。

請求項15

各PFUは、(1)該PFUのローカル水平ブランチと、(2)垂直方向に隣接するPLCのローカル水平ブランチと、にプログラマブルに接続されることを特徴とする請求項14に記載の集積回路。

請求項16

各PFUは、(1)該PFUのローカル垂直ブランチと、(2)水平方向に隣接するPLCのローカル垂直ブランチと、にプログラマブルに接続されることを特徴とする請求項14に記載の集積回路。

請求項17

各PFUは、(1)該PFUのローカル水平ブランチと、(2)垂直方向に隣接するPLCのローカル水平ブランチと、(3)該PFUのローカル垂直ブランチと、(4)水平方向に隣接するPLCのローカル垂直ブランチと、にプログラマブルに接続されることを特徴とする請求項14に記載の集積回路。

請求項18

前記ブランチは、前記スパインによって直接にドライブされないときに、他の一般的なルーティングに用いられるための他のプログラマブル接続を有することを特徴とする請求項1に記載の集積回路。

請求項19

前記スパインは一方向性であることを特徴とする請求項1に記載の集積回路。

技術分野

0001

本発明は、集積回路に関し、特に、フィールドプログラマブルゲートアレイに関する。

背景技術

0002

図1は、プログラマブル入出力(I/O)セル(PIC(programmable input/output cell))104のリングによって包囲されたプログラマブル論理セルPLC(programmable logic cell))102のアレイからなる従来のフィールドプログラマブルゲートアレイ(FPGA(field programmable gate array))100のブロック図である。PICは、PLCアレイに出入りするデータのフローを処理し、PLCアレイは、所望の演算のセットを実行するようにユーザによってプログラムされることが可能である。

0003

図2は、図1の従来のFPGA100の部分詳細図である。図2は、PLCアレイ内の2個の隣接する列に対応する4個のPICを示す。PIC202およびPIC204はそれぞれ、PLCアレイ内の列iの上および下のPICであり、PIC206およびPIC208はそれぞれ、PLCアレイ内の列i+1の上および下のPICである。各PICは、4:1MUX(例えば212)の入力に接続された4個のパッド(例えば210)を有する。各PICごとに、MUXの出力は、そのPICから水平ブランチ(例えば216)へグローバル信号を運ぶグローバル信号垂直スパイン(spine)(例えば214)に接続される。水平ブランチは、PLCアレイ内の行に対応し、個々のPLC(図2には図示せず)へのプログラマブルな接続を提供する。同様に、図2には表されていないが、FPGA100には、FPGA100の垂直スパインおよび水平ブランチについて図2に示されているのと同様に、垂直ブランチにプログラマブルに接続された水平スパインをドライブする左および右のPICがある。水平および垂直スパインと、対応する垂直および水平ブランチは、任意のPICの任意のパッドから任意のPLCにアクセスするFPGA100のフレキシビリティを提供する。

発明が解決しようとする課題

0004

従来のFPGA設計によれば、各スパイン214は一方向性である。例えば、スパイン214は、PIC202から下方にのみドライブすることが可能であり、スパイン218はPIC204から上方にのみドライブすることが可能である。各PICから各ブランチへのアクセスを可能にするため、各垂直スパインは各水平ブランチに直接にプログラマブルに接続され、各水平スパインは各垂直ブランチに直接にプログラムマブルに接続される。各プログラマブル接続はスパインにキャパシタンスを追加し、これは、PICがPLCにグローバル信号を送信することができる速度を遅くする。さらに、従来のFPGA設計では、一度に、与えられたPLCの列に対応する2つのスパインのうちの一方しか、与えられたブランチをドライブすることができない。すなわち、PIC202がFPGA100内の列iの下方スパイン214をドライブし、スパイン214がブランチ216をドライブしているときには、PIC204は、上方スパイン218をドライブすることができるが、スパイン218はブランチ216をドライブすることができない。

課題を解決するための手段

0005

一実施例では、本発明は、フィールドプログラマブルゲートアレイを有する集積回路である。FPGAは、(a)PLCのアレイ(各PLCはプログラマブル機能ユニットPFU(programmable function unit))を有する)と、(b)PLCのアレイを包囲するPICのリングと、(c)FPGA上を第1方向に走る1つ以上のスパインと、(d)FPGA上を、第1方向に直交する第2方向に走る1つ以上のブランチとを有する。1つ以上のスパインは、1つ以上のブランチをプログラマブルに直接にドライブするように設定され、1つ以上のブランチは、PFUにプログラマブルに直接に接続するように設定され、各ブランチは、アレイの少なくとも2つの行/列において、2個以上のPFUによって共有される。

発明を実施するための最良の形態

0006

本発明は一般にFPGAが信号を分配する方法に関し、例えば、FPGAにおいてユーザPICからセルへクロック信号を、エリアおよびグローバルルーティングにおけるスキューおよびオーバーヘッドを小さくして、高速伝送する方法に関する。各PICにおいて、パッドからの信号はプログラマブルにスパインに接続され、スパインは、一般に1つおきの直交ブランチへのプログラマブル接続を有する。FPGAアレイ内の各セルは、そのセルを通るブランチへのプログラマブル接続を有する。プログラマブルなスパイン−ブランチ間接続の半数(例えば、行/列1つおきに)使用するとともに、隣どうし(例えば、隣接するセルの行/列)の間のプログラマブル接続を使用することによって、グローバル信号を受け取る最も近いセルと最も遠いセルの間の全スキューは低減される。各スパイン上のプログラマブル接続の数を削減することにより、スパイン上の容量性負荷は低減され、グローバル信号の分配は高速になる。一部の実施例では、1つおきの行/列のみが、ドライブされるクロックブランチを含むため、使用されるルーティングリソースの量およびパワー消費はいずれも低減される。

0007

本発明の実施例によるFPGAは、いくつかの固有の特徴を有する。本発明によるFPGAは、2個の隣接するプログラマブルI/Oセルのすべてのパッドから単一のスパインへのプログラマブル接続性を有する。本発明のFPGAは、2個の隣接するPICのルーティングリソースから単一のスパインへのプログラマブル接続を有するため、本発明を用いて、内部で生成された信号をルーティングすることが可能となる。本発明のFPGAのスパインは、2個の隣接するPICのパッドおよびローカルルーティングリソースの両方からのプログラマブル接続性を有する。本発明のFPGAは、スパイン上の容量性負荷を低減するために、隣接するセル間に、グローバル信号の共有をローカルサポートする専用の高速なプログラマブル接続を有する。本発明のFPGAは、各行/列に単一の方向性グローバル信号スパインを有し、そのアーキテクチャは、すべてのプログラマブルI/Oセルパッドからの完全なグローバル信号分配をサポートする。

0008

図3は、本発明の一実施例によるFPGA300の部分図である。FPGA300の全体的なブロックレベルアーキテクチャは、図1のFPGA100と同一である。しかし、図3に示されるように、FPGA300の詳細は図2に示されるFPGA100のものとは異なる。具体的には、FPGA300では、隣接するPICの各対は単一のスパインをドライブするようにプログラマブルに接続される。例えば、PIC302とPIC306は、下方スパイン314(FPGA300内の列iに対応する)をドライブするようにプログラマブルに接続され、PIC304とPIC308は、上方スパイン318(FPGA300内の列i+1に対応する)をドライブするようにプログラマブルに接続される。特に、PIC302のパッド(例えば310)とPIC306のパッドはすべて、PIC302内にある単一のMUX312に接続される。さらに、PIC302およびPIC306のそれぞれの内部ルーティングリソースからの信号もまたMUX312に入力される。10:1MUX312の出力はスパイン314をドライブするように接続される。

0009

本発明によるFPGA300と図2の従来のFPGA100との間のもう1つの相違点は、FPGA300では、各スパインが直交ブランチの半数のみに直接にプログラマブルに接続され、隣接するスパインは相異なるブランチに接続されることである。例えば、図3に示されるように、スパイン314は、ブランチj−2、j、およびj+2に直接にプログラマブルに接続され、スパイン318は、ブランチj−1、j+1、およびj+3に直接にプログラマブルに接続される。図3は、スパインが1つおきのブランチにプログラマブルに接続されることを示しているが、一般に、スパインは、ブランチのサブセットにプログラマブルに接続される。ブランチは、FPGAの一端のPICから対応する反対側の端のPICまで、アレイの幅/高さ全体にわたって走る。

0010

図4は、図3のFPGA内の水平および垂直の両方のブランチに対するブランチ−セル間接続の概略図である。各セルは、対応する水平および垂直のブランチのそれぞれへのプログラマブル接続を有する。例えば、セル402は、水平ブランチjへのプログラマブル接続410および垂直ブランチiへのプログラマブル接続412を有する。同様に、セル404は、ブランチj+1およびiのそれぞれへのプログラマブル接続414および412を有し、セル406は、ブランチjおよびi+1のそれぞれへのプログラマブル接続410および416を有し、セル408は、ブランチj+1およびi+1のそれぞれへのプログラマブル接続414および416を有する。

0011

さらに、各セルは、水平ブランチjおよびj+1ならびに垂直ブランチiおよびi+1のうちの1つ以上から入力を受け取るようにプログラマブルに接続される4:1MUX418を有する。すなわち、MUX418は、2つのグローバル信号をセル内から受け取り、2つのグローバル信号を隣接セルから受け取ることが可能である。例えば、セル402のMUX418が2つのグローバル信号をセル402内のノード410および412から受け取り、1つのグローバル信号をセル406のノード416から受け取り、1つのグローバル信号をセル404のノード414から受け取るように、FPGA300をプログラムすることができる。MUX418の出力は、セル内の内部プログラマブルロジック(図示せず。例えば、プログラマブル機能ユニット(PFU))に接続される。本発明の他の実施例として、MUX418のマルチプレクサ入力の数を拡張して、1つ以上のローカル信号がプログラマブルに選択されPFUに分配されるようにすることが可能である。

0012

各セルは、その2つのローカルブランチから隣接セルへ2つのグローバル信号を送る。ローカル垂直ブランチからのプログラマブル接続は水平方向の隣に送られ、ローカル水平ブランチからのプログラマブル接続は垂直方向の隣に送られる。例えば、セル402は、ノード410で受信したグローバル信号をブランチjからセル404へ送るとともに、ノード412で受信したグローバル信号をブランチiからセル406へ送る。こうして、各2×2サブアレイ内の2個の水平ブランチのうちの一方のみが、与えられた垂直スパインに直接にプログラマブルに接続され、2個の垂直ブランチのうちの一方のみが、水平スパインに直接にプログラマブルに接続されるだけであるにもかかわらず、本発明の接続方式によれば、アレイ内の任意のPICの任意のパッドが、任意のこのような2×2サブアレイ内の4個のセルのうちのいずれにもアクセス可能である。

0013

このように、本発明の実施例によれば、図3および図4のFPGA300のようなFPGAにおいて、各グローバル信号スパインは、相異なる2個のPICのいずれのPIC内のいずれのパッドからも、あるいは、いずれのPICのローカルルーティングリソースからもドライブされることが可能となる。各スパインからは、ブランチのサブセット(例えば1つおきの行/列)へのプログラマブル接続がある。1つおきの行/列にプログラマブル接続を設けることにより、各スパインに対する容量性負荷は半減し、それにより、グローバル信号分配は高速になる。

0014

隣接するセル間のグローバル信号共有は、ルーティング輻輳も低減する。例えば、各ブランチは、2×2サブアレイ内の4個のセルすべてをドライブすることができる。PICの対が個々のスパインをドライブすることができるようにすることにより、FPGA内のスパインの数は半減するにもかかわらず、各PICは、グローバル信号をドライブするプログラム可能性を有する。スパインの数を半分にすることにより、スパインのためのルーティングエリア縮小し、FPGA上のより多くのエリアが他のリソースのために残される。また、あらゆるセルは、1つおきの行/列の信号ブランチのみをドライブすればアクセスすることができるため、必要な信号ブランチの数も半数になる。隣どうしでグローバル信号を共有することは、FPGAのルーティング輻輳を低減する。従って、本発明によれば、低いルーティングオーバーヘッドで、高速な、低スキューのグローバル信号分配が実現される。

0015

例えば、本発明は、システムクロックを送信するために使用可能である。隣接するPICの対における8個のパッドのうちのいずれか1つが、行または列におけるクロックスパインをドライブすることができる。クロック遅延およびスキューは、PIC対ごとに1個だけのクロックバッファを設け、1つおきの行/列でのみクロックブランチを用いることによって最小化され、またこれにより、必要なブランチドライバの数も低減される。各対ごとのクロックスパインは、対をなす各PIC内の4個のPICスイッチングセグメント(pSW(PIC switching))のうちの1つによって(例えば内部ルーティングリソースを通じて)ドライブされることも可能である。これにより、PLCアレイ内で生成された信号は、グローバルクロックスパインネットワークへルーティングされることが可能となる。位相ロックループあるいはその他の周期的信号操作要素を含むプログラマブルクロックマネージャPCM(programmable clock manager))のシステムクロック出力もまた、pSWセグメントを通じてグローバルシステムクロックスパインへルーティングされることが可能である。

0016

注意すべき点であるが、示した例では、行/列あたり1個のクロックスパインおよび1個のクロックブランチのみの場合を示した。より多くの行および列がアレイに追加され、それぞれがスパインを含む場合、行および列あたり、より多くのブランチを追加することにより、本発明を用いて、あらゆるPFUで複数のクロック信号をドライブすることが可能である。この場合、あらゆるクロック信号は、1つおきの行/列のブランチをドライブする自分のスパインを有し、同じブランチは、別のクロック信号によっては決して用いられない。

発明の効果

0017

以上述べたごとく、本発明によれば、

図面の簡単な説明

0018

図1従来のフィールドプログラマブルゲートアレイ(FPGA)のブロック図である。
図2図1の従来のFPGAの部分詳細図である。
図3本発明の一実施例によるFPGAの部分図である。
図4図3のFPGA内の水平および垂直の両方のブランチに対するブランチ−セル間およびセル−セル間接続の概略図である。

--

0019

100フィールドプログラマブルゲートアレイ(FPGA)
102プログラマブル論理セル(PLC)
104プログラマブル入出力セル(PIC)
202 PIC
204 PIC
206 PIC
208 PIC
210パッド
212 4:1MUX
214 垂直スパイン
216 水平ブランチ
218 スパイン
300 FPGA
302 PIC
304 PIC
306 PIC
308 PIC
310 パッド
312 10:1MUX
314 下方スパイン
318 上方スパイン
402セル
404 セル
406 セル
408 セル
410プログラマブル接続
412 プログラマブル接続
414 プログラマブル接続
416 プログラマブル接続
418 4:1MUX

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