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技術 リ—ドオンリメモリ及びその製造方法及びリ—ドオンリメモリ読み出し方法

出願人 ルーセントテクノロジーズインコーポレーテッド
発明者 ジェイヘンリーオニール
出願日 1999年2月24日 (22年2ヶ月経過) 出願番号 1999-047045
公開日 1999年11月16日 (21年6ヶ月経過) 公開番号 1999-317501
状態 拒絶査定
技術分野 リードオンリーメモリ(EAROMを除く) リードオンリーメモリ 半導体メモリ
主要キーワード 付加メモリ カラム配線 セレクタ入力 メモリプレーン ブリッジ配線 二次元構造 列配線 合成インピーダンス
関連する未来課題
重要な関連分野

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図面 (8)

課題

密度リードオンリメモリを実現する。

解決手段

メモリアレイアクセスするために用いられるデコーダ及びセレクタを、メモリアレイレイヤーの上部あるいは下部に位置する別のレイヤーに配置させることによって高密度リードオンリメモリが実現される。本発明の一側面に従って、デコーダから行配線への接続は行配線の端部のみに限定されず、その代わりに行配線に沿った任意のところでなされ得る。同様に、セレクタから列配線への接続も列配線の端部のみに限定されず、その代わりに列配線に沿った任意のところでなされ得る。付加回路はメモリアレイの周囲には必要とされず、より小さいメモリデバイスが実現される。加えて、メモリアレイを読み出す際のクロストークを低減するために、本発明に係るメモリデバイスは単一の活性行配線を用いて番地を設定され、一度に一列配線のみ読み出される。

概要

背景

従来技術に係るリードオンリメモリに関する一つの公知の問題は、アクセス、すなわちメモリ番地を指定して読み出すこと、に必要とされる回路が、メモリチップ上の面積を必要とするということである。なぜなら、メモリセルは、メモリアレイ周辺に配置されたデコーダ及びセレクタを用いて読み出されるからである。その結果、たとえば、米国特許出願第08/748,035号(1996年11月12日出願)(特願平9−303190に対応する)に記載されているような非常に高密度のメモリアレイに関しては、従来技術に係るアクセス技法を用いることは非現実的である。なぜなら、デコーダ及びセレクタに関して必要とされる面積のオーバーヘッドがメモリ密度の上昇に伴う利点を減殺してしまうからである。ここで、前記米国特許出願は、本発明と同一の出願人に係るものである。

概要

高密度リードオンリメモリを実現する。

メモリアレイをアクセスするために用いられるデコーダ及びセレクタを、メモリアレイレイヤーの上部あるいは下部に位置する別のレイヤーに配置させることによって高密度リードオンリメモリが実現される。本発明の一側面に従って、デコーダから行配線への接続は行配線の端部のみに限定されず、その代わりに行配線に沿った任意のところでなされ得る。同様に、セレクタから列配線への接続も列配線の端部のみに限定されず、その代わりに列配線に沿った任意のところでなされ得る。付加回路はメモリアレイの周囲には必要とされず、より小さいメモリデバイスが実現される。加えて、メモリアレイを読み出す際のクロストークを低減するために、本発明に係るメモリデバイスは単一の活性行配線を用いて番地を設定され、一度に一列配線のみ読み出される。

目的

本発明は、このように高密度リードオンリメモリをアクセスするために必要とされる領域を提言する回路配置を提供することを目的とする。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

あるレイヤに配置されたリードオンリメモリセルよりなる二次元アレイ;及び、メモリセルの前記二次元アレイの少なくとも一部を選択するロウデコーダ;を有するリードオンリメモリにおいて、前記ロウデコーダがリードオンリメモリセルよりなる前記二次元アレイの前記レイヤとは相異なったレイヤに配置されていることを特徴とするリードオンリメモリ。

請求項2

前記ロウデコーダがロウデコーダよりなる二次元アレイであることを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項3

前記ロウデコーダの前記二次元アレイよりなる前記レイヤがリードオンリメモリセルの前記二次元アレイよりなる前記レイヤの上部に存在することを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項4

前記ロウデコーダの前記二次元アレイよりなる前記レイヤがリードオンリメモリセルの前記二次元アレイよりなる前記レイヤの下部に存在することを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項5

リードオンリメモリセルの前記二次元アレイが前記レイヤ及び別のレイヤに配置されており、前記ロウデコーダよりなる前記レイヤがリードオンリメモリセルよりなる前記レイヤと前記別のレイヤとの間に存在することを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項6

前記ロウデコーダが、リードオンリメモリセルよりなる前記二次元アレイのロウ配線に沿った任意の点において接続されていることを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項7

前記ロウデコーダのうちの少なくとも一つのアドレスデコーダが、リードオンリメモリセルよりなる前記二次元アレイのロウ配線の端点ではない点において接続されていることを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項8

リードオンリメモリセルよりなる前記二次元アレイの少なくとも一レイヤに関して、前記レイヤ内の前記ロウ配線の連続性に、ロウデコーダよりなる前記二次元アレイに対してある接続主体を介して接続された中断が存在することを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項9

リードオンリメモリセルよりなる前記二次元アレイの少なくとも一レイヤに関して、前記レイヤ内の前記ロウ配線の連続性に、出力セレクタよりなる二次元アレイに対してある接続主体を介して接続された中断が存在することを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項10

前記リードオンリメモリが、さらに、リードオンリメモリセルよりなる前記二次元アレイのうちの前記少なくとも一つのレイヤの単一あるいは複数個カラム配線を、当該単一あるいは複数個のカラム配線が読み出しのために選択されていない場合に、接地線に対して接続する手段を有することを特徴とする請求項第1項に記載のリードオンリメモリ。

請求項11

あるレイヤに配置されたリードオンリメモリセルの二次元アレイ;及び、メモリセルよりなる前記二次元アレイの一部から情報を読み出す出力セレクタ;を有するリードオンリメモリにおいて、前記出力セレクタがリードオンリメモリセルよりなる前記二次元アレイの前記レイヤとは相異なったレイヤに配置されていることを特徴とするリードオンリメモリ。

請求項12

前記出力セレクタが出力セレクタよりなる二次元アレイであることを特徴とする請求項第11項に記載のリードオンリメモリ。

請求項13

前記出力セレクタが増幅器を含むことを特徴とする請求項第11項に記載のリードオンリメモリ。

請求項14

前記メモリアレイの各読み出しの際に前記出力セレクタによって単一のカラム配線のみが選択されることを特徴とする請求項第11項に記載のリードオンリメモリ。

請求項15

前記出力セレクタが、リードオンリメモリセルよりなる前記二次元アレイのカラム配線に沿った任意の点で接続されていることを特徴とする請求項第11項に記載のリードオンリメモリ。

請求項16

前記出力セレクタのうちの少なくとも一つのロウデコーダが、リードオンリメモリセルよりなる前記二次元アレイのカラム配線の端点以外の点で接続されていることを特徴とする請求項第11項に記載のリードオンリメモリ。

請求項17

リードオンリメモリセルよりなる前記二次元アレイの少なくとも一レイヤに関して、前記レイヤ内の前記カラム配線の連続性に、前記出力セレクタよりなるプレーンに対してある接続主体を介して接続された中断が存在することを特徴とする請求項第11項に記載のリードオンリメモリ。

請求項18

前記リードオンリメモリが、さらに、リードオンリメモリセルよりなる前記二次元アレイのうちの前記少なくとも一つのレイヤの単一あるいは複数個のカラム配線を、当該単一あるいは複数個のカラム配線が読み出しのために選択されていない場合に、接地線に対して接続する手段を有することを特徴とする請求項第11項に記載のリードオンリメモリ。

請求項19

あるレイヤに配置されたリードオンリメモリセルよりなる二次元アレイ;及び、メモリセルの前記二次元アレイの少なくとも一部をアクセスする手段;を有するリードオンリメモリにおいて、前記アクセス手段がリードオンリメモリセルよりなる前記二次元アレイの前記レイヤとは相異なったレイヤに配置されていることを特徴とするリードオンリメモリ。

請求項20

あるレイヤに配置されたリードオンリメモリセルよりなる二次元アレイ;及び、リードオンリメモリセルの前記二次元アレイの前記レイヤとは相異なったレイヤに配置された読み出し回路;を有するリードオンリメモリにおいて、前記読み出し回路がメモリセルの前記二次元アレイにストアされた少なくとも1ビットの値を読み出す際に用いられることを特徴とするリードオンリメモリ。

請求項21

情報をリードオンリフォーマットでストアするために半導体を処理する段階;ここで、前記情報は前記半導体よりなる単一のレイヤにストアされている;及び、前記ストアされた情報を読み出す際に用いられる情報アクセス回路を前記半導体の別のレイヤに形成する段階;を有することを特徴とするリードオンリメモリ製造方法。

請求項22

あるレイヤに配置されたリードオンリメモリセルよりなる二次元アレイ;及び、メモリセルよりなる前記二次元アレイの一部を選択する、アドレスデコーダの二次元アレイ;を有するリードオンリメモリ。

請求項23

半導体のあるレイヤにストアされたリードオンリ情報を前記半導体の別のレイヤに配置された回路を用いて読み出す段階を有することを特徴とするリードオンリメモリ読み出し方法

請求項24

半導体の第一レイヤにストアされた情報及び前記情報を読み出す回路を有するリードオンリメモリにおいて、当該リードオンリメモリが、前記情報を読み出す前記回路が前記第一レイヤとは相異なった第二のレイヤに少なくともその一部が配置されていることを特徴とするリードオンリメモリ。

請求項25

半導体の第一レイヤにストアされた情報及び前記第一レイヤとは相異なった第二レイヤに少なくともその一部が配置された前記情報の読み出し回路を有するリードオンリメモリにおいて、当該リードオンリメモリが、前記第一レイヤにストアされた前記情報から前記第二レイヤ内の前記読み出し回路へ接続する導体を有することを特徴とするリードオンリメモリ。

技術分野

0001

本発明はリードオンリメモリ構造に関し、特に、高密度リードオンリメモリをアクセスするために必要とされる領域を提言する回路配置に関する。

背景技術

0002

従来技術に係るリードオンリメモリに関する一つの公知の問題は、アクセス、すなわちメモリ番地を指定して読み出すこと、に必要とされる回路が、メモリチップ上の面積を必要とするということである。なぜなら、メモリセルは、メモリアレイ周辺に配置されたデコーダ及びセレクタを用いて読み出されるからである。その結果、たとえば、米国特許出願第08/748,035号(1996年11月12日出願)(特願平9−303190に対応する)に記載されているような非常に高密度のメモリアレイに関しては、従来技術に係るアクセス技法を用いることは非現実的である。なぜなら、デコーダ及びセレクタに関して必要とされる面積のオーバーヘッドがメモリ密度の上昇に伴う利点を減殺してしまうからである。ここで、前記米国特許出願は、本発明と同一の出願人に係るものである。

発明が解決しようとする課題

0003

本発明は、このように高密度リードオンリメモリをアクセスするために必要とされる領域を提言する回路配置を提供することを目的とする。

課題を解決するための手段

0004

本発明の発明者は、高密度リードオンリメモリアレイのアクセスに係る問題が本発明の原理に従って、リードオンリメモリアレイをアクセスするために用いられるデコーダ及びセレクタを、リードオンリメモリアレイレイヤの上部あるいは下部に位置する別のレイヤに配置させることによって回避可能であることを見いだした。ここで、レイヤとは、ある厚みを有し、特定の機能を構成する回路が存在する、実質的に平面な構造を意味していることに留意されたい。よって、従来技術に係る非効率的な二次元構造が折り返され、三次元構造を有するコンパクトなリードオンリメモリデバイスが実現される。本発明の一側面に従って、デコーダからロウ(row)配線行配線)への接続は行配線の端部のみに限定されず、その代わりに行配線に沿った任意のところでなされ得る。同様に、セレクタからカラム(column)配線(列配線)への接続も列配線の端部のみに限定されず、その代わりに列配線に沿った任意のところでなされ得る。有利なことには、付加回路はメモリアレイの周囲には必要とされず、全体としてより小さいメモリデバイスが実現される。加えて、低インピーダンス増幅器でメモリアレイを読み出す際のクロストークを低減するために、本発明に係るメモリデバイスは単一の活性行配線を用いて番地を設定され、本発明の一側面に従って一度に一列配線のみ読み出される。

発明を実施するための最良の形態

0005

図1は、従来技術に係るリードオンリメモリ(ROM)101のレイヤ例を示している。ROM101は、ロウ配線(行配線)103,カラム配線(列配線)105、そして相互接続107を有している。ロウ配線及びカラム配線は顧となった平面内に存在し、互いに横切らない。ロウ配線103及びカラム配線105は、互いに直交する必要はないが、互いに交差するように配置されている。ロウ配線とかラム配線との交点に相互接続107が存在することにより、そこに永久ストアされる情報が実現される。相互接続107は、ロウ配線103及びカラム配線105を構成している材料よりも高い抵抗を有する抵抗、ダイオードあるいはトランジスタのような非線型素子等である。ここで、用いられる相互接続のタイプに依存して、単一のロウ配線と単一のカラム配線の交点に1ビットより多い情報が表現され得ることに留意されたい。たとえば、16の相異なった抵抗値を有するレジスタが用いられる場合には、各交点は4ビットを表現することが可能になる。

0006

図2は、本発明の一側面に従った、各々個別のレイヤに配置されているリードオンリメモリアレイ201−1から201−Nを含む、リードオンリメモリ201の複数個のアレイの配置を示す断面図である。メモリアレイ201の各々は、ROM101と同様の構造を有している。本発明の原理に従って、メモリアレイ201の下部には、デコードセレクト回路203が配置されている。デコード/セレクト回路203は、メモリアレイ201にストアされた情報をアクセスするために用いられるアドレスデコーダ及び出力セレクタを有している。ここで、本発明の原理に従って、導体よりなるブリッジ配線205が、メモリアレイ201のうちの中断されたロウ配線及び/あるいはカラム配線を電気的に接続していることに留意されたい。このことに関しては、以下により詳細に記述される。

0007

本明細書においては、アドレスデコーダセルとは、少なくともロウ配線のドライバ及びそのドライバを選択するために必要とされるあらゆる部分的な回路である。よって、アドレスデコーダセルは、個別に包含されるか、あるいはそれらの間で回路を共有する。アドレスデコーダから得られるのは出力信号であり、それらは、各々、メモリアレイ201のうちの単一のロウ配線を駆動する。本明細書においては、出力セレクタセルとは、少なくとも選択されたカラム配線上のデータが、他のカラム配線を除外して、それを介して増幅器など通過することを可能にするカラムセレクタである。これは、たとえば単一のトランジスタなどで実現されるゲート機能と、そのゲート機能を選択するために必要とされるあらゆる部分的な回路から構成される。よって、出力セレクタセルは、個別に包含されるか、あるいはそれらの間で回路を共有する。出力セレクタから得られるのは、データが読み出されるメモリアレイ201の各々のうちの単一のカラム配線の選択である。

0008

本発明の一実施例においては、各メモリレイヤのロウ配線を構成している配線間の通常の間隔及び各メモリレイヤのカラム配線を構成している配線間の間隔は、メモリセル密度を最大にするために、エッチング可能な最小間隔である。このような通常の間隔が全ての配線に用いられた場合には、これらの配線を相異なったレイヤに存在する、メモリを有用にするために必須であるところのロウデコーダあるいは出力セレクタに接続する余地がなくなってしまう。よって、本発明の一側面に従って、メモリレイヤのロウ配線あるいはカラム配線の間にギャップが設けられており、a)ロウ配線及び/あるいはカラム配線とb)対応するロウデコーダ及び/あるいは出力セレクタとの間の接続がなされる。ロウ配線に関しては、ロウ配線の下部に位置する各ロウデコーダに関して、一つのギャップが残されていることが必要である。例えば、Nをロウの数、Mをカラムの数とするとき、N×Mメモリに関しては、N個のロウデコーダセルとM個の出力セレクタセルが必要とされる。よって、同一のロウデコーダセルが用いられてそれらがJ個のロウ及びK個のカラムに配置されている場合には、カラム配線よりなるMカラムのうちにK個のギャップが存在することになる。同様に、同一のカラムセレクタセルが用いられてそれらがR個のロウ及びS個のカラムに配置されている場合には、ロウ配線よりなるNロウのうちにR個のギャップが存在することになる。

0009

上述のことを例示する目的で、8×32メモリに係るロウデコーダ構造例が図6に示されている。ロウデコーダセル603は、1ロウ×8カラムに配置されており、J=1かつK=8である。よって、32個のカラム配線605には、それぞれ8個のギャップ607が存在する。同様に、図7は、8×32メモリに係るカラムセレクタ構造例が示されている。カラムセレクタセル703は、4ロウ×8カラムに配置されており、R=4かつS=8である。よって、8個のロウ配線705には4つのギャップ707が存在する。

0010

図3は、単一のメモリアレイプレーンとその下層のデコード/セレクト回路とを含むリードオンリメモリ構造301を詳細に示した図である。図には、a)ロウ配線303−1から303−Nを含むロウ配線303,b)カラム配線305−1から305−Mを含むカラム配線305、c)種々の相互接続307,d)ロウドライバ309,e)カラムセレクタ311、f)ロウギャップ313、g)ロウドライバ接続315、h)カラムドライバ接続317、及びカラムギャップ323が示されている。エレメント303、305、及び307はメモリアレイプレーンを構成しており、エレメント309、311、315、及び317、それに基板319に埋め込まれたロジック回路(図示せず)は、メモリアレイプレーンに関するデコード/セレクト回路を構成している。

0011

あるロウ配線303がある相互接続307によってあるカラム配線305に接続されている各々の点では、ビット情報がストアされている。ロウドライバ309は、ロウデコーダの出力である信号を伝達する。これらの信号は、ロウドライバ接続315を介してロウ配線303のいずれかに対して接続される。カラムセレクタ311は、駆動されつつあるロウ配線の関数としてビット情報の存在を示す信号を伝達する。より詳細に述べれば、このような信号は、1)駆動されつつあるロウ配線303に関する一つのロウドライバ309から発せられてロウドライバ接続315の一つを介してそのロウ配線に接続され、2)一つの相互接続307が存在する場合にはそれを介して読み出されつつあるカラム配線に伝達され、そして3)一つのカラムセレクタ311を介して読み出されつつあるカラム配線から対応するカラムセレクタへと伝達される。しかしながら、デコード/セレクトセルによって読み出されるべき特定のカラム配線が選択された場合にのみ、そのカラム配線からの信号が伝達される。

0012

基板319内部には、ロウドライバ309を介して特定のロウ配線を駆動するロウデコーダの少なくとも一部が、ロウデコーダ309の近傍、例えば隣接ずる二つのロウドライバ309の間に位置する領域内に、配置されている。同様に、基板319内部には、カラムセレクタ311を介して特定のカラム配線を選択するカラムセレクタの少なくとも一部が、カラムセレクタ311の近傍、例えば隣接する二つのカラムセレクタ311の間に位置する領域内に、配置されている。ここで、ロウ駆動回路あるいはカラム選択回路の全てが前述されたような近接領域内に存在する必要はないことに留意されたい。なぜなら、ロウ及びカラムアドレスの一部を予めデコードすることが望ましい場合があるからである。さらに、従来技術に係るあらゆるデコード技法、例えばシリアルデコード、ランダムアクセス、あるいはそれらの任意の組み合わせ、が用いられ得る。

0013

図3に示されているリードオンリメモリ構造301のうちの、相互接続307を除いた全てのコンポーネント低インピーダンスである。相互接続307は、レジスタ等の高インピーダンス型デバイス、あるいはダイオードのように実質的に方向性を有するデバイスである。従来技術に係る方法においては、相互接続307が抵抗等の高インピーダンス型デバイスの場合には、メモリアレイの大きさは、相互接続のインピーダンスとそれが接続されている他の導体の合成インピーダンスとの日によって制限される。よく知られているように、メモリアレイの大きさの制限は、実質的に方向性を有するデバイスを用いる場合には緩和される。

0014

ロウギャップ313は、戦略的にロウ配線303の間に配置させられており、カラム配線305から相異なったレベルに配置されているデコード/セレクト回路への接続がなされる。図3に示された実施例においては、ロウ配線303は、Z方向にはカラム配線305とカラムセレクタ311との間に位置している。カラムセレクタ接続317に収まるために、少なくとも一つのカラムセレクタ317の大きさのギャップが必要とされており、ロウ配線の間には、カラムセレクタ接続がメモリ構造301のうちの他のあらゆる構造物と接続することなく下方に延在するための空間が存在する。

0015

カラムギャップ323はロウギャップ313と同様の機能を有するが、メモリ構造301に組み込まれるべき付加的なメモリアレイプレーンが図3に示されたメモリアレイプレーンの上部に存在する場合にのみ必要となる。そのようなメモリプレーンが少なくとも一つ存在する場合には、カラム配線305は、Z方向に関しては、その付加メモリプレーンのロウ配線とそのメモリプレーンに関するロウドライバとの間に位置することになる。

0016

しかしながら、カラムギャップだけでは、最小間隔で配置された配線を用いる場合、すなわち配線間に何ら構造物が収まり得ない場合には不充分である。これは、前述されたような付加メモリのロウ配線が、図3に示されたメモリプレーンのロウ配線の直上にくるためである。従って、ロウ接続が付加メモリプレーンに対して実現されるような明らかな空間が存在しない。それゆえ、本発明の原理に従って、図2に関連して記述されたように、ロウ配線303に切れ目が導入されている。このような2つのメモリプレーンを有する構造は、図3に示されたあるロウ配線とカラム配線、及び付加メモリプレーンのロウ配線とカラム配線の双方に関連して図4に示されている。

0017

詳細に述べれば、付加メモリプレーン用の単一のロウ配線403、単一のカラム配線405、単一のロウドライバ接続415、及び単一のカラムセレクタ接続417が図4には示されている。ここで、図3に示されたメモリアレイプレーンにおいては単一の分割されていないロウ配線303であったロウ配線303が、2つの部分ロウ配線303、具体的には部分ロウ配線303−a及び303−bによって置換されていることに留意されたい。同様に、単一のロウ配線303に対して機能していたロウドライバ接続315が、二つのロウドライバ接続315、具体的にはロウドライバ接続315−a及び315−bによって置換されている。図4に示されているように、ロウドライバ接続315−aは部分ロウ配線303−aに対して機能し、ロウドライバ接続315−bは部分ロウ配線303−bに対して機能することに留意されたい。二つの部分ロウ配線303−a及び303−bは、それらが共に駆動されるデコード/セレクト回路に接続されている。

0018

同様に、図3に示されたメモリアレイプレーンにおいては単一の分割されていないカラム配線であったカラム配線305が、二つの部分カラム配線305、すなわち部分カラム配線305−a及び305−bによって置換されている。また、単一のカラム配線305に対して機能していたカラムセレクタ接続317が、二つのカラムセレクタ接続317,すなわちカラムセレクタ接続317−a及び317−bによって置換されている。図4に示されているように、カラムセレクタ接続317−aは部分カラム配線305−aに対して機能し、カラムセレクタ接続317−bは部分カラム配線305−bに対して機能する。二つの部分カラム配線305−a及び305−bはデコード/セレクト回路に接続されており、それぞれの部分カラム配線からの信号が同一のセレクタ入力205に供給される。

0019

さらに多くのメモリアレイプレーンが用いられる場合には、最上部のプレーンを除いた各々のプレーンのロウ配線及びカラム配線が、前述されているように分割される。より下層のロウ配線及びカラム配線間のギャップは、追加される各プレーンに関して増大させられる。

0020

図3に示されている既存のメモリアレイプレーンの上部に付加メモリアレイプレーンを追加する代わりに、付加メモリアレイプレーンが基板319内のデコード/セレクト回路の下層に追加される場合には、ギャップは必要とされない。しかしながら、さらに別のメモリアレイプレーンを付加する場合には、それが図3に示されたように上部に付加されるか基板319の下層に付加されるかに関わらず、基板319により近いメモリプレーンにギャップを導入することが必要となる。

0021

本発明の一側面に従って、読み出しのために任意の時点で全てではないカラム配線、望ましくは一本のカラム配線、が選択される。その時点において読み出されていない他の全てのカラム配線は、低インピーダンスで終端される。このことは、図5に示されているような読み出し回路を用いることによって実現される。制御信号501の状態は、読み出し回路に接続されているカラム配線305のうちのいずれが読み出されつつあるか、あるいは低インピーダンスで終端されているかを決定する。制御信号501が論理“1”の場合には、トランジスタ507がオンであり、出力509はそのカラム配線305の値を引き継ぐインバータ503はトランジスタ505に論理“0”を供給し、その結果トランジスタ505がオフになる。逆に、制御信号501が論理“0”の場合には、トランジスタ507はオフであり、そのカラム配線305が出力509から切り離される。しかしながら、インバータ503が論理“1”をトランジスタ505へ供給するため、それがオンになる。このため、そのカラム配線305は、低インピーダンスである接地線に接続される。このことによってクロストークが軽減され、より大きなメモリアレイの実現が可能になる。

0022

以上の説明は、本発明の一実施例に関するもので,この技術分野の当業者であれば、本発明の種々の変形例が考え得るが、それらはいずれも本発明の技術的範囲に包含される。

発明の効果

0023

以上述べたごとく、本発明によれば、高密度リードオンリメモリデバイスが提供される。

図面の簡単な説明

0024

図1従来技術に係るリードオンリメモリ(ROM)のレイヤ例を示す模式図。
図2本発明の原理に従った、リードオンリメモリの多重アレイの配置を示す断面図。
図3単一のメモリアレイプレーンとその下層のデコーダ/セレクタ回路を有するリードオンリメモリ構造を示す模式図。
図4本発明の一側面に従ったメモリ構造の断面を示す図。
図5本発明の原理に従った読み出し回路を示す図。
図68×32メモリアレイに対するロウデコーダ構造例を示す模式図。
図78×32メモリアレイに対するカラムセレクタ構造例を示す模式図。

--

0025

103ロウ配線
105カラム配線
107相互接続
201メモリアレイ
203デコード/セレクト回路
205ブリッジ配線
301 メモリアレイプレーン
303 ロウ配線
305 カラム配線
307 相互接続
309ロウドライバ
311カラムセレクタ
313ロウギャップ
315 ロウドライバ接続
317 カラムセレクタ接続
319基板
323カラムギャップ
403 ロウ配線
405 カラム配線
415 ロウドライバ接続
417 カラムセレクタ接続
501制御信号線
503インバータ
505,507トランジスタ
509出力線
603ロウデコーダセル
605 カラム配線
607 ギャップ
703 カラムセレクタセル
705 ロウ配線
707 ギャップ

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  • 東芝メモリ株式会社の「 半導体記憶装置」が 公開されました。( 2021/03/18)

    【課題】動作の信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第1基板に設けられた複数のメモリセルと、第1基板上に設けられ、複数のメモリセルを囲むように配置された複... 詳細

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