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図面 (6)

課題

ノイズが原因で発生した無用ゼロクロスタイミング検出パルスを排除して正確なクロック信号の抽出が可能で、ひいては正確なデータの復調が可能なPCM信号復調回路を提供する。

解決手段

PCM信号aのゼロクロス点検出パルスbをPLL回路へ供給しこのPLL回路を動作させる。このとき、+V検出器7,−V検出回路8及び判定回路9でゼロクロス点の前後の振幅値を参照し、またカウント回路6でゼロクロス検出パルス発生時間間隔を参照し、両者の少なくとも一方が許容値満足しなければ、オアゲート10からリセットパルスgを出力することで、当該ゼロクロス点検出パルスbはノイズに基くものであると見なし、PLL回路をループ断とする。

概要

背景

かかる従来のPLL(フェイズロックドループ回路を使用したPCMビデオ信号復調回路の例を図5に示している。図5を参照すると、入力PCMビデオ信号aはゼロクロス回路1に入力され、ゼロクロス点が検出されてゼロクロス検出パルスbが出力される。このゼロクロス検出パルスbは位相比較器2にてVCO(電圧制御発振器)3の出力cと周波数位相比較が行われ、この位相差に応じた制御電圧により当該VCO3が制御されるようになっている。これ等位比較器2とVCO3とによりPLL回路が構成されている。

このPLL回路のVCO3による発振出力cはPCMビデオ信号aをラッチするラッチFFフリップフロップ)5のラッチタイミングパルスとして使用され、ラッチ出力復調データdとなる。この場合、VCO3の発振出力cをそのままラッチタイミングパルスとして使用するのではなく、位相シフト回路4にてシフトされたシフトパルスc´を使用することで、ラッチを確実としている。

すなわち、PCMビデオ信号のレベル遷移点近傍で当該信号をラッチすると、このレベル遷移点近傍のレベルは不安定であるので、正確なラッチが行われないことになる。そこで、ラッチタイミングをこの不安定なレベル遷移点近傍からずらすことで、安定な正確なラッチを行うようにしているのである。

概要

ノイズが原因で発生した無用ゼロクロスタイミング検出パルスを排除して正確なクロック信号の抽出が可能で、ひいては正確なデータの復調が可能なPCM信号復調回路を提供する。

PCM信号aのゼロクロス点検出パルスbをPLL回路へ供給しこのPLL回路を動作させる。このとき、+V検出器7,−V検出回路8及び判定回路9でゼロクロス点の前後の振幅値を参照し、またカウント回路6でゼロクロス検出パルスの発生時間間隔を参照し、両者の少なくとも一方が許容値満足しなければ、オアゲート10からリセットパルスgを出力することで、当該ゼロクロス点検出パルスbはノイズに基くものであると見なし、PLL回路をループ断とする。

目的

そこで、本発明はかかる従来技術の問題点を解消すべくなされたものであって、その目的とするところは、ノイズが原因で発生した無用なゼロクロスタイミング検出パルスを排除して正確なクロック信号の抽出が可能で、ひいては正確なデータの復調が可能なクロック信号抽出回路及びそれを用いたPCM信号復調回路を提供することである。

効果

実績

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請求項1

入力PCM信号ゼロクロス点を検出してこの検出タイミングに同期した信号を生成するゼロクロス検出回路と、ゼロクロス検出回路の出力を入力とするPLL回路とを含み、前記入PCM信号基本周波数成分に同期したクロック信号を抽出するようにしたクロック信号抽出回路であって、前記ゼロクロス点を挟む前後の所定点における前記入力PCM信号の各振幅の絶対値と設定閾値とを比較する振幅検出手段と、前記ゼロクロス検出回路による互いに隣接するゼロクロス検出出力同士の時間間隔を検出する時間間隔検出手段と、前記振幅検出手段により前記入力PCM信号の振幅の絶対値が前記設定閾値より小と検出された時、または前記時間間隔検出手段により前記ゼロクロス検出出力同士の時間間隔が所定時間間隔より小と検出された時、前記PLL回路のループを断とする制御手段と、を含むことを特徴とするクロック信号抽出回路。

請求項2

前記振幅検出手段は、前記PLL回路の出力を位相シフトして当該出力が前記前記ゼロクロス点を挟むパルスとなるよう制御する手段と、このパルスの立上がり及び立下りにおける前記入力PCM信号をサンプリングする手段と、これ等サンプリング出力各絶対値と前記設定閾値とを各々比較する手段と、これ等比較結果により少なくとも一方が前記設定閾値より小のときに第一リセットパルスを生成する手段とを有することを特徴とする請求項1記載のクロック信号抽出回路。

請求項3

前記時間間隔検出手段は、前記ゼロクロス検出出力をトリガ入力とし前記所定時間間隔を時定数とするリトリガルモノステーブルマルチバイブレータと、このモノステーブルマルチバイブレータ出力の存在期間前記ゼロクロス検出出力を通過せしめて第二リセットパルスとするゲート回路とを有することを特徴とする請求項1または2記載のクロック信号抽出回路。

請求項4

前記制御手段は、前記第一または第二リセットパルスを通過せしめるオアゲート回路を有し、このオアゲート回路の出力により前記PLL回路の断制御をなすようにしたことを特徴とする請求項2または3記載のクロック信号抽出回路。

請求項5

入力PCM信号のゼロクロス点を検出してこの検出タイミングに同期した信号を生成するゼロクロス検出回路と、ゼロクロス検出回路の出力を入力とし、前記入力PCM信号の基本周波数成分に同期したクロック信号を抽出するPLL回路と、このPLL回路による抽出クロック信号に基き前記入力PCM信号を復調とする復調回路とを含むPCM信号復調回路であって、前記ゼロクロス点を挟む前後の所定点における前記入力PCM信号の各振幅の絶対値と設定閾値とを比較する振幅検出手段と、前記ゼロクロス検出回路による互いに隣接するゼロクロス検出出力同士の時間間隔を検出する時間間隔検出手段と、前記振幅検出手段により前記入力PCM信号の振幅の絶対値が前記設定閾値より小と検出された時、または前記時間間隔検出手段により前記ゼロクロス検出出力同士の時間間隔が所定時間間隔より小と検出された時、前記PLL回路のループを断とする制御手段と、を含むことを特徴とするPCM信号復調回路。

請求項6

前記振幅検出手段は、前記PLL回路の出力を位相シフトして当該出力が前記前記ゼロクロス点を挟むパルスとなるよう制御する手段と、このパルスの立上がり及び立下りにおける前記入力PCM信号をサンプリングする手段と、これ等サンプリング出力の各絶対値と前記設定閾値とを夫々比較する手段と、これ等比較結果により少なくとも一方が前記設定閾値より小のときに第一リセットパルスを生成する手段とを有することを特徴とする請求項5記載のPCM信号復調回路。

請求項7

前記時間間隔検出手段は、前記ゼロクロス検出出力をトリガ入力とし前記所定時間間隔を時定数とするリトリガブルモノステーブルマルチバイブレータと、このモノステーブルマルチバイブレータ出力の存在期間前記ゼロクロス検出出力を通過せしめて第二リセットパルスとするゲート回路とを有することを特徴とする請求項5または6記載のPCM信号復調回路。

請求項8

前記制御手段は、前記第一または第二リセットパルスを通過せしめるオアゲート回路を有し、このオアゲート回路の出力により前記PLL回路の断制御をなすようにしたことを特徴とする請求項6または7記載のPCM信号復調回路。

技術分野

0001

本発明はクロック信号抽出回路及びそれを用いたPCM信号復調回路に関し、特に入力PCMビデオ信号から当該信号の基本周波数成分PLL回路により抽出してPCM信号復調用クロック信号再生するためのクロック信号抽出回路及びそれを用いたPCM信号復調回路に関するものである。

背景技術

0002

かかる従来のPLL(フェイズロックドループ回路を使用したPCMビデオ信号の復調回路の例を図5に示している。図5を参照すると、入力PCMビデオ信号aはゼロクロス回路1に入力され、ゼロクロス点が検出されてゼロクロス検出パルスbが出力される。このゼロクロス検出パルスbは位相比較器2にてVCO(電圧制御発振器)3の出力cと周波数位相比較が行われ、この位相差に応じた制御電圧により当該VCO3が制御されるようになっている。これ等位比較器2とVCO3とによりPLL回路が構成されている。

0003

このPLL回路のVCO3による発振出力cはPCMビデオ信号aをラッチするラッチFFフリップフロップ)5のラッチタイミングパルスとして使用され、ラッチ出力復調データdとなる。この場合、VCO3の発振出力cをそのままラッチタイミングパルスとして使用するのではなく、位相シフト回路4にてシフトされたシフトパルスc´を使用することで、ラッチを確実としている。

0004

すなわち、PCMビデオ信号のレベル遷移点近傍で当該信号をラッチすると、このレベル遷移点近傍のレベルは不安定であるので、正確なラッチが行われないことになる。そこで、ラッチタイミングをこの不安定なレベル遷移点近傍からずらすことで、安定な正確なラッチを行うようにしているのである。

発明が解決しようとする課題

0005

かかる図5に示した従来のPCMビデオ信号復調回路では、ゼロクロス回路1の出力であるゼロクロス検出パルスbを全て有効とみなして、後段のPLL回路へ供給するようになっている。そのため、ノイズ重畳して無効入力を多量に含む信号が受信された時、誤ってPLL回路が動作してしまい、結果的に抽出されたクロック信号cが乱れることになる。この抽出クロック信号cが乱れると、データの欠落や誤挿入が起こり、正確なデータdの復調が行えなくなっている。

0006

そこで、本発明はかかる従来技術の問題点を解消すべくなされたものであって、その目的とするところは、ノイズが原因で発生した無用ゼロクロスタイミング検出パルスを排除して正確なクロック信号の抽出が可能で、ひいては正確なデータの復調が可能なクロック信号抽出回路及びそれを用いたPCM信号復調回路を提供することである。

課題を解決するための手段

0007

本発明によれば、入力PCM信号のゼロクロス点を検出してこの検出タイミングに同期した信号を生成するゼロクロス検出回路と、ゼロクロス検出回路の出力を入力とするPLL回路とを含み、前記入力PCM信号の基本周波数成分に同期したクロック信号を抽出するようにしたクロック信号抽出回路であって、前記ゼロクロス点を挟む前後の所定点における前記入力PCM信号の各振幅の絶対値と設定閾値とを比較する振幅検出手段と、前記ゼロクロス検出回路による互いに隣接するゼロクロス検出出力同士の時間間隔を検出する時間間隔検出手段と、前記振幅検出手段により前記入力PCM信号の振幅の絶対値が前記設定閾値より小と検出された時、または前記時間間隔検出手段により前記ゼロクロス検出出力同士の時間間隔が所定時間間隔より小と検出された時、前記PLL回路のループを断とする制御手段と、を含むことを特徴とするクロック信号抽出回路が得られる。

0008

そして、前記振幅検出手段は、前記PLL回路の出力を位相シフトして当該出力が前記前記ゼロクロス点を挟むパルスとなるよう制御する手段と、このパルスの立上がり及び立下りにおける前記入力PCM信号をサンプリングする手段と、これ等サンプリング出力各絶対値と前記設定閾値とを夫々比較する手段と、これ等比較結果により少なくとも一方が前記設定閾値より小のときに第一リセットパルスを生成する手段とを有することを特徴とする。

0009

また、前記時間間隔検出手段は、前記ゼロクロス検出出力をトリガ入力とし前記所定時間間隔を時定数とするリトリガルモノステーブルマルチバイブレータと、このモノステーブルマルチバイブレータ出力の存在期間前記ゼロクロス検出出力を通過せしめて第二リセットパルスとするゲート回路とを有することを特徴とする。

0010

更に、前記制御手段は、前記第一または第二リセットパルスを通過せしめるオアゲート回路を有し、このオアゲート回路の出力により前記PLL回路の断制御をなすようにしたことを特徴とする。

0011

本発明によれば、入力PCM信号のゼロクロス点を検出してこの検出タイミングに同期した信号を生成するゼロクロス検出回路と、ゼロクロス検出回路の出力を入力とし、前記入力PCM信号の基本周波数成分に同期したクロック信号を抽出するPLL回路と、このPLL回路による抽出クロック信号に基き前記入力PCM信号を復調とする復調回路とを含むPCM信号復調回路であって、前記ゼロクロス点を挟む前後の所定点における前記入力PCM信号の各振幅の絶対値と設定閾値とを比較する振幅検出手段と、前記ゼロクロス検出回路による互いに隣接するゼロクロス検出出力同士の時間間隔を検出する時間間隔検出手段と、前記振幅検出手段により前記入力PCM信号の振幅の絶対値が前記設定閾値より小と検出された時、または前記時間間隔検出手段により前記ゼロクロス検出出力同士の時間間隔が所定時間間隔より小と検出された時、前記PLL回路のループを断とする制御手段と、を含むことを特徴とするPCM信号復調回路が得られる。

0012

そして、前記振幅検出手段は、前記PLL回路の出力を位相シフトして当該出力が前記前記ゼロクロス点を挟むパルスとなるよう制御する手段と、このパルスの立上がり及び立下りにおける前記入力PCM信号をサンプリングする手段と、これ等サンプリング出力の各絶対値と前記設定閾値とを夫々比較する手段と、これ等比較結果により少なくとも一方が前記設定閾値より小のときに第一リセットパルスを生成する手段とを有することを特徴とする。

0013

また、前記時間間隔検出手段は、前記ゼロクロス検出出力をトリガ入力とし前記所定時間間隔を時定数とするリトリガブルモノステーブルマルチバイブレータと、このモノステーブルマルチバイブレータ出力の存在期間前記ゼロクロス検出出力を通過せしめて第二リセットパルスとするゲート回路とを有することを特徴とする。

0014

更に、前記制御手段は、前記第一または第二リセットパルスを通過せしめるオアゲート回路を有し、このオアゲート回路の出力により前記PLL回路の断制御をなすようにしたことを特徴とする。

0015

本発明の作用を述べる。入力PCM信号のゼロクロス点検出パルスをPLL回路へ供給してこのPLL回路を動作させるのであるが、このとき、ゼロクロス点の前後の振幅値と、ゼロクロス検出パルスの発生時間間隔とを参照して、両者の少なくとも一方が許容値満足しなければ、当該ゼロクロス点検出パルスは、ノイズに基くものであると見なしてその場合にはPLL回路をループ断とするのである。

発明を実施するための最良の形態

0016

以下に図面を参照しつつ本発明の実施例につき説明する。

0017

図1は本発明の実施例を示すブロック図であり、図5と同等部分は同一符号により示されている。入力されるPCM信号aはゼロクロス回路1と振幅検出用の+V検出器7、−V検出器8及びFF5に入力される。ゼロクロス回路1の出力はカウント回路6へ供給されると共に、DL(ディレー回路)12を経て位相比較器2へも供給される。カウント回路6の出力eはオア(OR)回路10を経て位相比較器2へ出力(g)される。また、+V検出器7と−V検出器8との各出力は判定回路9へ入力されて振幅値の判定が行われ、この判定出力fはオア回路10を経て位相比較器2へ出力される。

0018

また、位相比較器2とVCO3とはPLL回路を構成しており、VCO3の出力cは再び位相比較器2へループして戻り、同時にタイミング回路11の入力となる。このタイミング回路11からは振幅検出用の信号hが出力され、カウント回路6、+V検出器7、−V検出器8及び判定回路9へそれぞれ供給されている。VCO3の出力cは位相シフト回路4へも出力され、この出力c´がPCM信号aのラッチ用クロックとしてラッチFF5へ出力されて、復調データdがFF5より出力される。またこのクロックc´は抽出再生クロックとしても出力されている。

0019

図2図1の回路における振幅検出動作を説明するため各部信号の一例を示す波形図である。入力信号aは振幅検出用の+V検出器7と−V検出器8へ夫々入力される。+V検出器7は入力信号aの振幅の正電圧における検出回路であり、−V検出器8は入力信号aの振幅の負電圧における検出回路であり、+V検出器7はタイミング回路11からのタイミング信号立上りタイミングT1で入力信号aの振幅をサンプリングし、−V検出器8はタイミング回路11からのタイミング信号hの立下りタイミングT2で入力信号aの振幅をサンプリングする。

0020

このタイミング信号hはVCO3の出力パルスcをシフトして、入力信号のゼロクロス点を中心に挟むように位相調整したパルスである。

0021

判定回路9では、タイミングT1とT2でサンプルされた両検出器7,8のサンプリング値が、
T1の時+V以上で且つT2の時−V以下、または
T1の時−V以下で且つT2の時+V以上
のどちらかの条件を満たさない時は、リセットパルスfを発生する。

0022

尚、DL回路12はこのリセットパルスの処理遅れ、すなわち、検出器7,8や判定回路9での処理遅れを補正する働きをするものであり、位相調整の機能をなすものである。

0023

図3図1の回路におけるゼロクロス検出信号の発生時間間隔検出動作を説明するための各部信号波形図である。図3を参照すると、入力されるPCM信号aはゼロクロス検出回路1に入力され、0V交点でパルスbを出力する。このパルスbはカウント回路6で短時間カウントされ、すぐあとに2回目のパルスが続く時(T3)は、リセットパルスeを発生する。

0024

これらのリセットパルスeとfが発生すると、オア回路10を経由して位相比較器2の動作をリセットするようになっている。すると、この位相比較器2の出力を受けるVCO3もPLLの補正を行わずに次の補正動作まで待機状態となる。つまり、PLLのループを切った(ループ断)と同じ動作となる。即ちこのリセットパルスe,fは図3のT3の連続したパルスや図2に示した右側の2個の不正位置に対する誤動作を抑制する働きをするのである。従って、位相シフト回路4とFF5とから出力されるクロックc´とデータdとに悪影響なくPCM復調ができるようになるのである。

0025

尚、カウント回路6の一例を図4(A)に示し、(B)にその動作波形を示している。カウント回路6はゼロクロス検出出力bをトリガ入力とするリトリガブルMMV(モノステーブルマルチバイブレータ)61と、このMMV出力iとゼロクロス検出出力bとを2入力とするアンドゲートと62とからなっている。このMMV61の時定数が、隣接する2個のゼロクロス検出出力bの時間間隔を検出するための閾値を決定するためのものとなることは明白である。

発明の効果

0026

第1の効果は、短時間に信号の立上りを2個以上検出した場合や、振幅であるエンベロープ検出することにより、無効入力を判別し、ノイズが原因で発生した信号を抑制することが可能となることである。

0027

第2の効果は、無効入力を判別しリセットパルスを発生できることから、PLLループに対する影響を抑えるため、これを使った外部システムに安定したクロックを供給でき、受信器等の感度を向上することができることである。

図面の簡単な説明

0028

図1本発明の実施例のブロック図である。
図2図1のブロックの振幅検出動作を示す各部信号波形例である。
図3図1のブロックのゼロクロス検出信号の時間間隔検出動作を示す各部信号波形例である。
図4図1のブロックのカウント回路6の例を示す図である。
図5従来のPCM信号復調回路の例を示す図である。

--

0029

1ゼロクロス回路
2位相比較器
3VCO
4位相シフト回路
5FF
6カウント回路
7 +V検出器
8 −V検出器
9判定回路
10オアゲート回路
11 タイミング回路

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