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技術 回路設計検証装置

出願人 沖電気工業株式会社
発明者 遠藤英明
出願日 1998年4月24日 (22年8ヶ月経過) 出願番号 1998-115304
公開日 1999年11月5日 (21年1ヶ月経過) 公開番号 1999-306230
状態 特許登録済
技術分野 CAD ICの設計・製造(配線設計等)
主要キーワード 左側端子 誤差位置 仮想負荷 算出ポイント 拡張補正 人為性 水準値 フリンジング効果
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図面 (20)

課題

検証時間の短縮化を期して所定種類算出方法伝搬遅延時間の算出に適用しても、十分な精度の伝搬遅延時間を出力する。

解決手段

RCネットの伝搬遅延時間を回路検証に利用する回路設計検証装置に関する。所定種類の算出方法を適用して伝搬遅延時間を算出した伝搬遅延時間を、予め回路モデルから作成した補正比データを参照して補正する。

概要

背景

文献『H.B.Bakoglu著、「Circuits,Interconnections,and Package forVLSI」、Wesley Publishing Company発行、1990年:対応する翻訳本;中澤喜三郎、中宏監訳、「VLSIシステム設計回路実装基礎」、丸善株式会社発行』
論理回路主体とした実LSI上でそのタイミングを考慮した論理保証されるように、LSIの回路パターンレイアウト設計後タイミング検証(タイミングのバックアノテーションポストレイアウト検証とも呼ばれる)が行われる。検証対象となる回路(LSI)は、構成要素として、駆動するセルと、駆動される抵抗及び容量の接続関係であるRCネットワーク(以下、RCネットと呼ぶ)との階層を有している。そして、タイミング検証では、駆動セルにより駆動されるRCネットでの遅延時間を各駆動セル毎に求め、それら遅延時間の総和等に基づいて判定がなされる。

従来、この種のLSIのタイミング検証装置で遅延時間の算出に用いる回路モデルとその算出手法としては、図2に示すような回路モデル(上記文献の図5.5に表されている回路モデルである)とその対応式である(1)式〜(4)式(上記文献の(5.6)〜(5.9)式)に示されるものがある。この算出方法は、回路モデルの構成要素である抵抗Rと容量Cの偏在については特に関わらないものであった。なお、図2に表されているような回路モデルはelmoreの遅延モデルと呼ばれ、また、(1)式〜(4)式のような遅延時間の算出式はelmoreの遅延式と呼ばれている。(1)式〜(4)式におけるTxyは、点xから点yまでの50%遅延時間である。

概要

検証時間の短縮化を期して所定種類の算出方法を伝搬遅延時間の算出に適用しても、十分な精度の伝搬遅延時間を出力する。

RCネットの伝搬遅延時間を回路検証に利用する回路設計検証装置に関する。所定種類の算出方法を適用して伝搬遅延時間を算出した伝搬遅延時間を、予め回路モデルから作成した補正比データを参照して補正する。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

RCネット伝搬遅延時間回路検証に利用する回路設計検証装置において、伝搬遅延時間の算出対象のRCネットと当該RCネットを駆動するセルの情報を取り込む対象RCネット情報入力手段と、伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、所定種類算出方法に従って得るRC遅延得手段と、予め回路モデルから求められている補正比データを格納している補正比記憶手段と、上記RC遅延取得手段が得た伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、そのRCネットの構成に応じて上記補正比記憶手段から取り出した補正比データを用いて補正するRC遅延補正手段とを有すことを特徴とする回路設計検証装置。

請求項2

請求項1の回路設計検証装置において、上記補正比記憶手段に記憶された補正比データは、回路モデルに対して、上記所定種類の算出方法によって得られた伝搬遅延時間と、その算出方法より高精度の結果が得られる他種類の算出方法によって得られた伝搬遅延時間との比であることを特徴とする回路設計検証装置。

請求項3

請求項1又は2に記載の回路設計検証装置において、上記補正比記憶手段は、回路モデルでの規格化されたノード位置毎の補正比データを記憶しているものであり、上記RC遅延補正手段は、伝搬遅延時間の算出対象のRCネット上の各ノード位置を規格化するノード位置規格化部と、伝搬遅延時間の算出対象のRCネット上の規格化されたノード位置の補正比データが、上記補正比記憶手段に直接存在しない場合に、その規格化されたノード位置の補正比データを、上記補正比記憶手段に補正比データが存在する規格化ノード位置での補正比データに対する補間処理で得る補正比補間部とを有することを特徴とする回路設計検証装置。

請求項4

請求項3に記載の回路設計検証装置において、回路モデル及び又は伝搬遅延時間の算出対象のRCネットのノード位置の規格化が、配線長又は抵抗比に基づいてなされていることを特徴とする回路設計検証装置。

請求項5

請求項3又は4に記載の回路設計検証装置において、上記ノード位置規格化部は、伝搬遅延時間の算出対象のRCネットについての容量変更後には、容量比又は配線長に基づいてノード位置の規格化を行うことを特徴とする回路設計検証装置。

請求項6

請求項1〜5のいずれかに記載の回路設計検証装置において、上記補正比記憶手段は、回路モデルにおけるセルの動作時抵抗と、回路モデルにおけるRCネットの総抵抗との比が同一のものに対しては、1組の補正比データを格納しているものであることを特徴とする回路設計検証装置。

請求項7

請求項1〜6のいずれかに記載の回路設計検証装置において、上記対象RCネット情報入力手段が取り込む、伝搬遅延時間の算出対象のRCネットが、レイアウトパターンの設計前の上記回路モデルと同様な構成を有する仮想負荷であることを特徴とする回路設計検証装置。

請求項8

請求項1〜7のいずれかに記載の回路設計検証装置において、上記補正比記憶手段は、周波数依存性水準として、補正比データ群弁別して記憶しており、上記RC遅延補正手段は、伝搬遅延時間の算出対象のRCネットについて指示された周波数をも水準として、上記補正比記憶手段を参照することを特徴とする回路設計検証装置。

請求項9

請求項1〜8のいずれかに記載の回路設計検証装置において、上記補正比記憶手段は、セルの回路閾値依存性を水準として、補正比データ群を弁別して記憶しており、上記RC遅延補正手段は、伝搬遅延時間の算出対象のRCネットについて指示された回路閾値をも水準として、上記補正比記憶手段を参照することを特徴とする回路設計検証装置。

請求項10

請求項1〜9のいずれかに記載の回路設計検証装置において、上記補正比記憶手段は、セルへの入力波形依存性を水準として、補正比データ群を弁別して記憶しており、上記RC遅延補正手段は、伝搬遅延時間の算出対象のRCネットについて指示された入力波形をも水準として、上記補正比記憶手段を参照することを特徴とする回路設計検証装置。

技術分野

0001

本発明は回路設計検証装置に関し、例えば、LSIの回路パターンレイアウト設計後に行われるタイミング検証に適用し得るものである。

背景技術

0002

文献『H.B.Bakoglu著、「Circuits,Interconnections,and Package forVLSI」、Wesley Publishing Company発行、1990年:対応する翻訳本;中澤喜三郎、中宏監訳、「VLSIシステム設計回路実装基礎」、丸善株式会社発行』
論理回路主体とした実LSI上でそのタイミングを考慮した論理保証されるように、LSIの回路パターンのレイアウト設計後にタイミング検証(タイミングのバックアノテーションポストレイアウト検証とも呼ばれる)が行われる。検証対象となる回路(LSI)は、構成要素として、駆動するセルと、駆動される抵抗及び容量の接続関係であるRCネットワーク(以下、RCネットと呼ぶ)との階層を有している。そして、タイミング検証では、駆動セルにより駆動されるRCネットでの遅延時間を各駆動セル毎に求め、それら遅延時間の総和等に基づいて判定がなされる。

0003

従来、この種のLSIのタイミング検証装置で遅延時間の算出に用いる回路モデルとその算出手法としては、図2に示すような回路モデル(上記文献の図5.5に表されている回路モデルである)とその対応式である(1)式〜(4)式(上記文献の(5.6)〜(5.9)式)に示されるものがある。この算出方法は、回路モデルの構成要素である抵抗Rと容量Cの偏在については特に関わらないものであった。なお、図2に表されているような回路モデルはelmoreの遅延モデルと呼ばれ、また、(1)式〜(4)式のような遅延時間の算出式はelmoreの遅延式と呼ばれている。(1)式〜(4)式におけるTxyは、点xから点yまでの50%遅延時間である。

0004

ID=000003HE=115 WI=114 LX=0480 LY=0900
図3は、従来のLSIのタイミング検証装置の構成を示すものである。図3において、RCネットリスト入力部1が検証対象のRCネットリストを取り込み、検証手段の選択判定部2が、検証対象のRCネットリストの規模要求精度を判定し、RCネットリストの量が少ない場合や要求精度が高い場合等には、算出精度が高いアナログ回路シミュレーション(例えばspiceシュミレーション)4によって遅延時間(RC遅延時間と呼ぶ)を求め、RCネットリストの量が多い場合や要求精度が低い場合等には、RC遅延計算部3が上述したelmoreの遅延式によってRC遅延時間を求め、得られたRC遅延時間をRC遅延出力部5が出力する。

0005

上述した(1)〜(4)式から明らかなように、elmoreの遅延式は、加算及び乗算だけでなる簡単な演算式であるので、アナログ回路シミュレーションより精度は低いが、高速にRC遅延時間を求めることができるので、RCネットリストの量が多い場合や要求精度が低い場合に適用される。

発明が解決しようとする課題

0006

ところで、実LSI上のレイアウトパターン微細化が進み、LSIの同期回路基準タイミング系(クロック系)と他の信号系との相互精度の許容範囲が狭くなってきている。特に、ロジックを主体とするLSIレイアウトパターンの特徴である、RCネットのランダム性に対しては、先の相互精度に対する許容範囲はLSIの高速化と共にいっそう減少しており、論理動作の実現保証も難しくなる傾向が増している。

0007

上述のように、従来、高精度なタイミング検証は、spiceに代表されるアナログ回路シミュレーションによる数値解によっていた。しかし、高集積度化が進み論理が複雑になるロジックLSIでは、レイアウトパターンの微細化に応じて増大するランダムなRCネットに対し、実用的時間内でアナログ回路シミュレーションを行うことが難しくなってきている。そのため、LSIチップ全体のレイアウトパターンがタイミング検証の対象となる階層でのRCネットの遅延計算には、アナログ回路シミュレーションの代用として、elmoreの遅延モデルなどに基づきRCネットの枝毎に計算手法を定めた、RC遅延式を用いるようになってきた。

0008

一方、近年になると微細化に合わせた信頼性向上のために、駆動するセルと駆動されるRCネットの間の抵抗関係が変化してきている。例えば、アルミ配線から、微細パターンでも断線が防止できるように、アルミバリアメタルとを接合した配線への変化により、抵抗が高くなる傾向にある。RCネットの間の抵抗関係が変化した結果、レイアウト後に抵抗成分の偏在を通して、RCネットの駆動点近傍での応答波形変化が全体での変化に対して、予想以上に高感度になる場合が生じる。この現象のために、LSIのレイアウトパターンの中ではランダムになりがちな論理回路の構成部分では、RCネットの近端部において必要な精度でタイミング検証を行うことが難しくなってきた。

0009

そのため、elmoreのRC遅延式等のRC遅延式を適用したタイミング検証の精度を従来より高めることができる回路設計検証装置が求められている。

課題を解決するための手段

0010

かかる課題を解決するため、本発明は、RCネットの伝搬遅延時間を回路検証に利用する回路設計検証装置において、(1)伝搬遅延時間の算出対象のRCネットと当該RCネットを駆動するセルの情報を取り込む対象RCネット情報入力手段と、(2)伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、所定種類の算出方法に従って得るRC遅延取得手段と、(3)予め回路モデルから求められている補正比データを格納している補正比記憶手段と、(4)上記RC遅延取得手段が得た伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、そのRCネットの構成に応じて上記補正比記憶手段から取り出した補正比データを用いて補正するRC遅延補正手段とを有すことを特徴とする。

発明を実施するための最良の形態

0011

(A)第1の実施形態
以下、本発明による回路設計検証装置の第1の実施形態を図面を参照しながら詳述する。

0012

第1の実施形態は、elmoreのRC遅延式等のRC遅延式を適用して得られた遅延時間(伝搬遅延時間)の結果に対して、R、Cの偏在や、駆動セルとRCネットとの間の抵抗を介した相関等を考慮して、補正を行う機能を追加した点に特徴を有するものである。すなわち、得られた遅延時間における誤差を少なくするように、補正を行う機能を追加した点に特徴を有するものである。

0013

(A−1)第1の実施形態の構成
図1は、第1の実施形態の回路設計検証装置の全体構成を示すブロック図である。実際上に、回路設計検証装置は、ハードディスク等の大容量記憶装置を備えたワークステーションパソコン等で構成されるが、機能ブロックで示すと、図1で表すことができる。

0014

図1において、第1の実施形態の回路設計検証装置は、RCネットリスト入力部11、RC遅延計算部12、ノード位置規格化部13、補正比算出部14、補正比位置規格化部15、補正比データファイル16、補正比補間部17、RC遅延補正部18及びRC遅延出力部19を有する。

0015

第1の実施形態の回路設計検証装置は、大きくは2部分からなる。第1は、RCネットリスト入力部11、RC遅延計算部12、ノード位置規格化部13、RC遅延補正部18及びRC遅延出力部19からなる部分であり、検証対象のレイアウトパターンから抽出されたRCネットを処理して伝搬遅延時間を計算する部分である。また、第2は、補正比算出部14、補正比位置規格化部15、補正比データファイル16及び補正比補間部17からなる部分であり、RCネット上の遅延時間の補正を行う比からなるデータ群を作成して格納する部分である。ここで、第1の構成部分の要素であるRC遅延補正部18が、第2の構成部分の要素である補正比データファイル16に格納された補正比データを利用する。

0016

RCネットリスト入力部11は、回路設計検証の対象となる回路網のRCネットリストを入力するものである。RCネットリストとは、例えば、LSI(この明細書では半導体集積回路をその規模に関係なくLSIと呼んでいる)上のトランジスタで構成される駆動セルと、駆動される側の配線や次段のトランジスタ等による抵抗と容量とからなる負荷組合わせたネットリストである。すなわち、セルとRCネットによる回路網のリストが入力される。

0017

RC遅延計算部12は、入力されたRCネットに対して、RCネット上の応答波形の伝搬遅延時間を特定の回路閾値を定めて算出する。ここでは、RCネットの枝を単位にRC遅延時間を計算するRC遅延式(例えば、上述したelmoreの遅延式)が用いられる。

0018

ノード位置規格化部13は、多様なRCネットに対する伝搬遅延の結果を、一般化して扱うために、RCネットの枝の接点(ノード〉の位置を、ノード間の長さ等に影響されないように規格化する。この規格化でRCネットの全ノードは、同一の軸上で定量的に表される。この規格化は、後述する補正比位置規格化部15での規格化に対応している。

0019

RC遅延補正部18は、ノード位置規格化部13により一般化された位置にあるノード毎の伝搬遅延時間値に対して、補正比データファイル16の補正比を用いて補正を行うものである。このとき、規格化された軸上の全てのノード位置で補正を可能にするために、補正比データファイル16の離散的データに対しては、補正比補間部17により曲線(直線を含む概念)で補間を行う。

0020

RC遅延出力部18は、補正された伝搬遅延時間値を、次の階層の設計検証装置に最終結果として渡すものである。例えば、タイミング情報を含めた論理設計検証装置に渡すものである。

0021

補正比データファイル16に格納されている補正比は、補正比算出部14と補正比位置規格化部15とにより予め作成されている。

0022

補正比算出部14は、RCネットリストとこれを駆動するセルからなる回路モデルにおいて、RCネットのノード毎の遅延時間を算出し、真値に対する補正比を求めるものである。真値としては、例えば、spice等のアナログ回路シミュレータから求めた伝搬遅延時間を適用する。格納されている補正比データは、検証対象回路となるセルとRCネットの(駆動側と負荷側の)組合せに応じたモデルから求められる。この補正比データ群は、後でセルとRCネットの間の抵抗比により層別され、先の規格化された位置に並べられる。

0023

補正比位置規格化部15は、RCネットのノード毎の補正比データを配線長の比により規格化された軸上に並べ直すものである。例えば、配線長の比の軸上で、RCネットのノードの位置は0から1までの値で定量化される。この定量化された軸を、補正比データファイル16を構成する1軸とする。同様に、この補正比データファイル16を構成する軸として、セルとRCネットとの間の抵抗比を用いる。この抵抗比により、補正比データ群をRCネットの容量に対して層別を行う。

0024

補正比データファイル16に格納されている補正比データ群は、補正比位置規格化部15で既述した配線長の比(規格化されたノード位置)毎の補正比データにより構成されている。また、抵抗比の軸により層別された補正比データ群である。

0025

補正比補間部17は、直線を含む曲線により、補正比データファイル16の補正比データ群の補間を行うものである。すなわち、補正比データファイル16が補正比データを格納している離散的な規格化ノード位置の中間位置の補正比データを、それら複数の規格化ノード位置の補正比データから補間して求めるものである。軸の離散値を結ぶための補間曲線は、通常の1次や2次等の線形式に従うものである。

0026

(A−2)第1の実施形態の補正比データの作成方法
以下では、補正比データファイル16に格納する補正比データの作成方法を詳述する。

0027

(A−2−1)適用する回路モデル
まず、補正比算出部14が補正比データファイル16を作成するために使用する回路モデルについて説明する。

0028

図4(A)は、その回路モデルの一例を示すものである。RCネットを駆動するセルと駆動される負荷となるRCネットとが点Aを介して接続される。セルは駆動時の実効的抵抗(以降Ronで表す)により、一方、RCネットを構成する枝一本一本は分布定数モデルにより表している。この回路モデルでは、RCネットが6枝としている例である。なお、近年のLSIの微細化を考慮した場合、各枝pai31、…、pai36は集中定数線路より分布定数線路モデル化することが好ましい。各枝pai31、…、pai36はそれぞれ、分布定数線路の表現に十分な回路モデルとするために、図4(B)に示すような構成で表されるπ型3段モデルで記述されている。

0029

図5は、このような回路モデルのspiceシュミレーションでの表現による記述例を示すものである。ここでは、各枝が、ネットリストのサブサーキット(.subckt)で記述されており、その名称pai31、…、pai36は、図4(A)や後述する図6での枝名に対応している。R(抵抗)と(容量)Cの記述部はR、C水準の記述用に変数化され、alc1、alr1、…、alc6、alr6で示されている。このネットリスト部の形式化と変数化により、0値を含む任意のR、Cの組合せで枝の回路モデル化を行い、容量性負荷を主体としたシミュレーション水準値を実現する。また、RCネット記述部(main)で、駆動セル(Ron)に近い方からの枝pai31、…、pai36の並びを記述している。

0030

上述したように、回路モデルでのRCネットは、6本のRC負荷の枝の縦続接続で構成されており、図4(A)にイメージ的に示すように、セル側の近端部から遠端部にかけて、各枝pai31、…、pai36は短い枝から長い枝へ順に変化している。すなわち、セルがRCネットに信号を入力する駆動点AがRCネットの最近端部となっている。また、各枝の長さpai31、…、pai36は、図6に示すように、RとCの水準の組合せに関わらずに、RCネットの全抵抗R又は全容量Cを、ほぼ等比的あるいは対数的な関係で割り付けたものとなっている。

0031

このようなほぼ等比的あるいは対数的な関係で割り付けた枝構成は、入力波形が有す高周波数成分、すなわち急峻な波形立ち上がり立ち下がりに対して、応答波形が高感度になりやすいRCネットの近端部においても、高品質な波形を保つ回路シミュレーションが可能になるように工夫したものである。

0032

図6において、「長さ(比)」の行に、全体の長さを1とした場合での6枝の長さの割付例を示す。図6における「長さの算出」の行では、全長1の場合における各枝の長さの算出式を示している。ここで、「長さ(比)」は、全長1に対する比にもなっている。これについては、後述するように、位置の規格化に適用する。この比を配線長の比Rwと定義し、図6における最下行に、各枝の左側端子(近端部側)でのRwの位置を示している。この位置は、RCネット全長が1にしてあるので、0〜1の間に規格化されている。

0033

以上のようなRCネットの回路モデルを用いて、補正比データを得るためのR(抵抗)及びC(容量)の水準、並びに、駆動セルの水準を以下に示す。

0034

・セル(駆動セルオン抵抗相当)3種
:Ron=100Ω、200Ω、1KΩ
・RCネット(総抵抗と総容量の組合わせ)9種
:R=100Ω、500Ω、1KΩ
C=0.5pF、2.5pF、5pF
この例では、補正比データを得るための水準組み合わせは計27種の水準となる。水準値は、ハーフミクロン以降の微細化されたLSIでのロジック部レイアウトパターンからの代表値選定したものである。このRとCが、図5の6組の変数(alr1、alc1、…、alr6)に割付けられる。これら6枝への割付け値は、総抵抗R、総容量Cを1として、図6の「長さ(比)」の行の値をそれぞれの枝の変数に乗じた値で行う。各枝では、分布定数相当のπ型3段モデルに分割されたリスト形態となる。

0035

(A−2−2)補正比算出の手順(RC遅延時間の計算と結果の図)
以下、補正比算出部14での補正比データの算出手順を説明する。まず、図4(A)の回路モデルでのRCネットの遅延時間を、アナログ回路シュミレーション(以下、spiceシュミレーションとして説明する)とe1moreの遅延式(RC遅延式)から求める。

0036

すなわち、Ron(駆動セル)とRCネットが、図4(A)の点Aで直列に接続された回路モデル上での上述した27水準のそれぞれについて、RCネット上の応答波形をspiceシミュレータで求め、伝搬遅延時間の推移を各枝の接点で観測する。観測点は6枝なので点Aを含めて計7点である。点AはRCネット上の遅延(RC遅延)評価の原点とする。すなわち、Rw=0の位置である。RCネット上の各ノードでの観測結果の内、Ron=100[Ω]の場合を図7に示す。ここで、伝搬遅延時間の観測位置はRwで示し、その位置は点AのRw=0から最遠端部(枝6の右端)のRw=1までで表される。この基準化されたRwは、27水準のRCネットに対して、後のRC遅延推移の共通の評価軸(真値として取り扱う)となる。

0037

図7におけるtpdlh,tpdhl、tpd(ave)は、RCネット上の応答波形の内、それぞれ、振幅0〜50%の立ち上がり伝搬遅延値、振幅100〜50%の立ち下がり伝搬遅延値、両者の平均を表している。ここで、行った27水準のspiceシミュレーションでは、Ronへの入力波形はステップ入力であり、伝搬遅延時間の評価基準である回路閾値は信号振幅の半分であるので、これらの3値は一致する。

0038

また、RC遅延式を適用した場合には、点Aからの6枝毎の遅延を求め、この累積遅延を、Rw毎での遅延値とする。これらRw毎のRC遅延値を、真値とするspiceシミュレーション結果に対して除算することで、真値に対するRC遅延式の補正比データとする。この操作を、観測位置である7カ所のRw毎に行う。以下に、RC遅延式での算出例を示す。

0039

枝名:計算式
pai31:k*alr1(0.5*alc1+alc2+alc3+alc4+alc5+alc6)
pai32:k*alr2(0.5*alc2+alc3+alc4+alc5+alc6)
pai33:k*alr3(0.5*alc3+alc4+alc5+alc6)
pai34:k*alr4(0.5*alc4+alc5+alc6)
pai35:k*alr5(0.5*alc5+alc6)
pai36:k*alr6(0.5*alc6)
なお、kはRC遅延式を実際の回路に合わせるための合わせ込み係数
Rw:RCネット上のノードでの遅延値

0.005:pai31
0.01 :pai31+pai32
0.1 :pai31+pai32+p3i33
0.25 :pai31+pai32+p3i33+pai34
0.5 :pai31+pai32+p3i33+pai34+pai35
1 :pai31+pai32+pai33+pai34+pai35+pai36
この実施形態では、RC遅延式の係数(k)に水準を設け(k=0.1、0.4、0.7、1.0)、遅延時間を計算したが、また、後述する各図に示したが、以降の説明では、RC遅延値算出とその補正比算出に、係数k=1の水準を用いたとして行う。

0040

図8は、真値とするspiceシュミレーションの結果(実線)と、RC遅延式(波線)での結果の一例を比較して示すものである。縦軸は、伝搬遅延時間を示し、横軸は配線長の基準化された比Rw(0〜1)であり、グラフ中の識別記号は6枝からなるRCネット上の観測点、すなわち7つのノードの位置を示す。図8スケールでは左の2つのノードは重なって見える。図8上辺にRonの値を、下辺にRCネットでのR、Cの値を示す。着目するRC遅延式(k=1)には、±10%の誤差範囲も示している。

0041

ここで、点A以降のRCネット部での伝搬遅延時間の補正のために、点Aでの遅延値を減算しておく。よって、図8では点A(Rw=0)での遅延値は基準化されて0[sec]となる。従って、点Aでの補正は不要となり、RC遅延値に対しては、Rw=0で補正比=1と表せる。

0042

このために、セルへの入力波形条件は同一に定めてある。この条件でRCネットの駆動点Aにおいては、spiceシュミレーションとRC遅延式の遅延値を一致させることができる。図8の例は、Ron=100[Ω]であるので、RCネットを高速で駆動したものにあたり、RCネット近端部では、RC遅延式に対して、より多くの補正が必要であることが分る。これは高速な波形でRCネットを駆動した場合の伝搬遅延時間のアナログ的な変化による。

0043

図9及び図10はそれぞれ、Ron=200[Ω]、1000[Ω]に対するspiceシミュレーション結果及びRC遅延式結果を示すものである。これらもspiceシュミレーション結果(実線)とRC遅延式結果(波線;k=1)との差が補正対象であることを示している。なお、図8図10では観測したRwの間は、線形次式で補間している。

0044

(A−2−3)Rwの導入の意義
Rw(配線長の比)の導入は、一般的なRCネット上のノード位置を規格化するためである。これは、RCネットの最近端部から最遠端部までの位置を、任意のR、Cに対して、同一尺度の位置として定量的に1〜0の間の値で表すための比である。これにより、多様な枝のRCネット上でも、任意のノードを規格軸上に配置し直せる。すなわち、全長に対して点Aから着目ノードまでの長さによる比となる。図4(A)では、6枝は直列に接続されているので、枝のレイアウトパターン上の幅を均一と仮定すれば、その長さは幾何学的なもの、あるいは、単位長当りの容量や単位長さ当りの抵抗による電気的な長さのいずれを用いても、Rwは同一の値を示す。Rwは、最近端部の0から最遠端部の1までの値を必ずとり、例えば中央部分は先の条件からいずれの場合もRw=0.5近辺となる。

0045

このノード位置の規格化により、諸水準のRCネット上の伝搬遅延変化を同一尺度で捉えられ、同一スケールの軸上においてspiceシュミレーション結果に対しての誤差変化を評価できる。

0046

以上の説明では補正比算出部14と補正比位置規格化部15との機能分担が明確ではないが、機能的には、このようなノード位置の規格化機能を、補正比位置規格化部15が担っている。

0047

(A−2−4)補正比データファイル作成手順
補正比データファイル16は、Rwの軸による構造で補正比データを構成しているものである。補正比補間部17は、上述したように、この補正比データファイル16における補正比データ間を直線(線形補間)を含む曲線で補間するものである。これにより、設計検証対象となる実際のRCネットに対して、RC遅延補正部18が、既存の補正比データファイル16のRw水準間を引用する場合でも、滑らかなRw依存にて補正比データを選択できる。

0048

この第1の実施形態の場合、補正比データは、RC遅延式結果をspiceシュミレーション結果で除算したものである。補正比データファイル16に格納されている補正比データ群の一例を図11に示す。図11は、R及びCがそれぞれ、1000[Ω]、2.5[pF]の水準のものである。図11は、Rwの水準がRw=0、0.005、0.01、0.1、0.25、0.5であり、Ronの水準がRon=100、200、1000[Ω]である。

0049

図11では、補正比の位置依存を評価するのが目的であるので、Rwが横軸となっている。図11の縦軸が補正比データである。補正比データファイル16では、このような補正比データ群を、R及びCの組合せ毎に、かつ、Ronの水準毎に保有する。

0050

なお、RC遅延式の係数kを評価するために、残差比を求め、その残差比に基づいて、係数kを評価し、適用係数kの残差比に1を加算することにより、Rw軸上での補正比データを求めるようにしても良い。

0051

以上の補正比データのRw依存により、レイアウト後のタイミングのバックアノテーション(検証)でのRC遅延式での結果値を補正することが可能となる。すなわち、実RCネットの伝搬遅延時間の検証においてRC遅延式での結果値の補正を行うことができる。また、このことはRCネットの回路モデル網により、RCネットの特性化(キャラクタライズ)を行ったことにもなる。

0052

(A−3)実RCネットへの補正比データの適用手順
次に、以上のようにして作成された補正比データファイル16を利用して、レイアウトパターンに含まれているRCネットについての伝搬遅延時間の算出する動作を説明する。以下では、RCネットの具体例に基づいて説明する。

0053

RCネットリスト入力部11は、LSIチップのレイアウトパターンから抽出した、セルとRCネットの組による回路網情報を、ネットリスト構成要素として読みとる。このネットリスト構成要素は、例えば、DSPFと呼ばれるRCネットリストを含むファイルであり、その中から一つのRCネットリストに相当する部分の回路図表現を図12に示すと共に、その記述を図13に示す。なお、図12は、枝名に抵抗名(R1〜R10)を用いて示している。

0054

RC遅延計算部12は、このようなRCネット(ネットリスト構成要素)に対して、RC遅延式による伝搬遅延時間の算出を行う。

0055

図13は、図12に示すRCネット(ネットリスト構成要素)に対し、次のような内容を表している。

0056

RCネット名:NET2609
総容量;7.853418e+03[fF]
総抵抗:1002[Ω]
RCネット構成の枝数:10
RCネット構成要素:C1〜C11,R1〜R10
RCネット駆動点名:X2252:YN(Ron:100[Ω]と仮定)
以下に、RC遅延計算部12への適用と演算結果結果を示す。ここでは、以下の定義に従っている。

0057

RCネットの枝名に抵抗名(R1、R2、…、R10)を用いる。

0058

枝の記述はRCL型1段(L成分はこの例では存在しないがであり、容量(C1、C2、…、C11)は抵抗の遠端側に接続されている。

0059

RC遅延式の係数はk=1(補正比データファイル16の補正比データにかかる係数kと同一)
なお、以下のRC遅延計算部12への適用表記において、枝名には、それに対応するCの要素名も記載している。

0060

枝名 :R[KΩ]: C[fF]
R10(C10、C2):2.90e-3: 4.41+7.045e+2=7.0
9e+2
R5(C11) :5.54e-1: 7.045e+2
R9(C8) :2.90e-3: 2.75e+2
R4(C9) :2.28e-1: 2.75e+2
R8(C3) :2.90e-3: 1.00e+0
R1(C4) :3.66e-3: 4.41e+0
R6(C6) :2.50e-3: 4.57e+2
R2(C5) :1.92e-1: 4.57e+2
R7(C7) :2.50e-3: 1.32e+1
R3(C1) :1.10e-2: 1.32e+1
RCネットの各ノードでの遅延時間は、以下のように各枝の遅延和で表される。ここで、遠端側に遅延計算ノードを有する枝名、そのノードのRw、そのRwまでの遅延和を構成する枝名、及び、その累積遅延時間を示す。

0061

枝名:Rw:遅延和の構成(枝名による):Rwまでの累積遅延[psec]
R10:0.003:R10:13.6
R5 :0.556:R10+R5:2372.6
R9 :0.558:R10+R5+R9:2377.39
R4 :0.786:R10十R5+R9+R4:2408.99
R8 :0.789:R10+R5+R9+R4+R8:2408.99
R1 :0.559:R10+R5+R1:2376.44
R6 :0.562:R10+R5+R1+R6:2378.44
R2 :0.753:R10+R5+R1+R6+R2:2385.38
R7 :0.756:R10+R5+R1+R6+R2+R7:2385.58
R3 :0.767:R10十R5+R1+R6+R2+R7+R3:2385
.58
上記累積遅延に使用した、枝毎の遅延計算結果を以下に示す。

0062

枝名 :枝毎のRC遅延計算[psec]
R10:2.90e-3*(0.5*7.48e+1+7.045e+2+2.75e+3+2.75e+2+1.00e+0+4.41e+0+4.57e+2+4.57e+2+1.32e+1+1.32e+1)=13.6
R5 :5.54e-1*(0.5*7.045e+2+2.75e+3+2.75e+2+1.00e+0+4.41e+0+4.57e+2+4.57e+2+1.32e+1+1.32e+1)=2359.0
R9 :2.90e-3*(0.5*2.75e+3+2.75e+2+1.00e+0)=4.79
R4 :2.28e-1*(0.5*2.75e+2+1.00e+0)=31.6
R8 :2.90e-3*(0.5*1.00e+0)=0.0
R1 :3.66e-3*(0.5*4.41e+0+4.57e+2+4.57e+2+1.32e+2+1.00e+0)=3.84
R6 :2.50e-3*(0.5*4.57e+2+4.57e+2+1.32e+2+1.00e+1)=2.0
R2 :1.92e-1*(0.5*4.57e+2+1.32e+2+1.00e+1)=6.94
R7 :2.50e-3*(0.5*1.32e+2+1.00e+1)=0.2
R3 :1.10e-2*(0.5*1.00e+1)=0.0
このような算出を、RC遅延計算部12はDSPF中の各RCネットに対して逐次行っていく。その結果、RCネット毎にそのノード上のRC遅延値が計算される。

0063

ノード位置規格化部13は、ノードの位置をRwで基準化して、遅延値の位置をRwの軸上に並べ直す。上述の例では、レイアウトの幅が一定と仮定し、Rの値に基づいてRwを算出している。すなわち、各ノードのRw値全抵抗値に対する、RCネット駆動点からそのノードまでの抵抗値の比で求めてある。

0064

RC遅延補正部18は、補正比データファイル16を参照して、Rwと対応するノード毎に補正比データを得る。この補正比データを用いてRC遅延式による算出値を、RCネットの回路モデルで特性化(キャラクタライズ)された真値(spiceシュミレーション結果)まで補正する。

0065

以下は、図12及び図13で示したRCネットでのRw毎のRC遅延算出値、補正比データ、補正結果を示す。補正比データは、この例では、Ronを100Ωと仮定し、かつ、総抵抗Rが1002Ωであるので、Ron:100Ω、R:1000Ωの水準による。すなわち、図11における黒三角で結ばれた曲線による。なお、補正比データファイル16に直接補正比データが格納されていないRwでの補正比データは、補正比補間部17が補間処理してRC遅延補正部18に与える。

0066

枝名:Rw:算出値[psec]:補正比:補正結果
R10:0.003:13.6 :1.0 :13.6
R5 :0.556:2372.6 :0.84:1993.0
R9 :0.558:2377.39:0.85:2020.8
R4 :0.786:2408.99:0.88:2119.0
R8 :0.789:2408.99:0.88:2119.9
R1 :0.559:2376.44:0.85:2020.0
R6 :0.562:2378.44:0.85:2021.7
R2 :0.753:2385.38:0.87:2075.3
R7 :0.767:2385.58:0.88:2099.3
R3 :0.834:2385.58:0.89:2123.2
RC遅延出力部19はノードとその補正された遅延値を、次の設計検証装置のために出力する。

0067

参考のために、真値とするspiceシュミレーション結果との誤差比較を、補正前とこの例による補正結果にて示す。なお、誤差比較は、絶対誤差相対誤差([psec]と%表示)とで行っている。

0068

枝名:spice(真値):補正前の誤差:補正結果の誤差
R10:1.6 :12 750%:12 750%
R5 :1794.4:583.0 42.5%:198.6 11.1%
R9 :1799.2:578.2 32.1%:221.6 12.3%
R4 :1830.9:578.1 31.6%:288.1 15.7%
R8 :1830.9:578.1 31.6%:289.0 15.8%
Rl :1797.9:578.5 32.2%:222.1 12.4%
R6 :1799.7:578.7 32.2%:222.0 12.3%
R2 :1849.0:536.4 29.0%:226.3 12.2%
R7 :1849.0:536.6 29.0%:250.3 13.5%
R3 :1849.0:536.6 29.0%:274.2 14.8%
以上の記載から明らかなように、補正比データを用いた補正処理により、誤差が補正する前に比べて大幅に低下していることが分かる。

0069

(A−4)第1の実施形態の効果
(1)レイアウトパターンの検証においてRC遅延式を適用して伝搬遅延時間を算出し、この算出した遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期してRC遅延式を遅延時間の算出に適用しても、タイミング検証の精度を従来より高めることができるようになる。

0070

また、細部を検討した場合には、以下の効果を奏する。

0071

(2)ノード位置規格化部13において、配線長の比Rwを用いることで、LSIのロジック回路構成領域特有なRCネットのランダムなレイアウトパターンに対して、検証対象のRCネット中の位置(ノード)を0〜1の値で定量的に表すことができる。これにより、駆動するセルに近いRCネットの近端部で、伝搬遅延のアナログ的な変化を生じる可能性の有る領域、すなわち、RC遅延式で誤差の多くなる領域をRwの軸上で識別可能になる。

0072

また、補正比データも、RCネットの近端部側に多く算出ポイントを設けており、その結果、RCネットの近端及び遠端を問わず、良好に補正することができる。

0073

(3−1)補正比算出部14において、RCネット部のモデル化に対数的又は等比的な長さの枝を用い、その枝の電気素子記述をCRCπ型の3分割で行い、RCネット上での特性化を計るようにした。これにより、RCネット上での高速応答波形のシミュレーション、特にRC負荷の大きなRCネットの近端部において観測されるアナログ的な伝搬遅延の変化に対して、必要な精度のシミュレーションを可能にする分布定数線路の実現が可能となる。よって、必要とされるRC遅延式の誤差評価に対して、十分な精度で特性化が可能になる補正比データを作成することができる。

0074

(3−2)回路シミュレーションの対象となる回路モデルの構成、すなわち、駆動セルと駆動される負荷との構成を、抵抗(Ron)とRCネットの直列接続で行なった。これにより、両者の接続点図4(A)の点A)が、線形素子である抵抗と容量のみで定義され、駆動セルからRCネットヘの接続は、電気的に一意的に定義される。この結果、接続点での応答波形が電気的に定められ、RC遅延式の対象となるRCネットの起点に対して、人為性のない応答波形の入力が可能になる。

0075

(3−3)補正比位置規格化部15にて、対数的又は等比的な長さの枝によりモデル化されたRCネットから得られた補正比の位置を、配線長の比Rwで規格化した。これにより、任意のRCネットとその中の任意ノード上での遅延に対して、補正比データファイル16により補正を行うことが可能となった。

0076

(3−4)補正比データファイル16から、補正比が大きく変化するRCネット上の領域の識別が可能である。これにより、RC遅延式の係数kを一意に定められる領域と、そうならない領域との判別が可能である。この係数kを一律に定めてRC遅延算出に適用したい場合に、その値の決定や誤差の大きい領域の判断が可能となる。同期型ロジックLSIの設計検証では、絶対誤差が相対誤差より優先される場合があり、この場合、RC遅延式とspiceシュミレーションとの結果の絶対誤差が最小になるうように、予めRC遅延式の係数kの値を選択することが可能である。この補正比は、この後の縮小された絶対残差に対する比となり、この補正効果を高めることが可能である。

0077

なお、補正による相対誤差の面からの効果は、後述する第2の実施形態の効果の記載を参照されたい。

0078

(4)RC遅延補正部18により、逐次処理の必要なRCネットヘのRC遅延式算出結果への補正において、予め補正への特性化がなされた補正比データを1対1対応で参照することが可能である。検証対象のRCネット数が大きくなるLSIのロジック部の設計検証において、RC遅延値補正のための複雑な追加計算をすることなく、セルとランダムなRCネットの組み合わせを逐次処理していくタイミングのバックアノテーションで精度向上が可能になった。

0079

(B)第2の実施形態
次に、本発明による回路設計検証装置の第2の実施形態を図面を参照しながら詳述する。

0080

第2の実施形態は、第1の実施形態のようにして作成された補正比データファイル16に格納されている補正比データを、後述するように抵抗比の観点から層別するようにした点、及び、層別処理後の補正比データを実RCネット(検証対象のRCネット)のRC遅延式による伝搬遅延時間の算出結果の補正に参照するようにした点に特徴を有するものである。

0081

(B−1)第2の実施形態の構成
図14は、第2の実施形態の回路設計検証装置の要部構成を示す機能ブロック図であり、上述した第1の実施形態に係る図1との同一、対応部分には同一符号を付して示している。

0082

図14において、この第2の実施形態の回路設計検証装置は、第1の実施形態の構成に加えて、補正比データファイル16に格納されている補正比データを、後述する抵抗比毎に層別する(共有化する)抵抗比識別部21、及び、層別処理後の補正比データを格納している層別化補正比データファイル22が新たに追加されている。抵抗比識別部21は、抵抗比により、RCネットでのRC遅延式の応答波形誤差の層別を行うものである。

0083

この第2の実施形態の場合、RC遅延補正部18(図1参照)は、補正比データファイル16ではなく、層別化補正比データファイル22に格納されている補正比データを参照するものである。また、RC遅延補正部18が参照しようとしたRwでの補正比データがない場合には、補正比補間部17が補間処理する。すなわち、第2の実施形態の場合、補正比補間部17が補間処理を実行する対象は、層別化補正比データファイル22に格納されている補正比データである。

0084

(B−2)補正比データの層別化方法
補正比データファイル16の格納内容には、上述したようなRwの水準の他に、見方を変えれば、抵抗比Ron:Rの水準も含まれている。

0085

以下では、上述の図4(A)の回路モデルで言及したセル条件、すなわち、Ronに3水準を設けた例で、補正比データの層別とその結果のファイルの構造について説明する。

0086

抵抗比Ron:Rとノード位置規格化値Rwの要因水準を以下に示す。この条件下で、RC遅延式による伝搬遅延値の算出を行い、第1の実施形態と同様にRC遅延式による結果と真値との誤差比較を行う。第2の実施形態の構成において、回路構成とRCネットヘの波形入力操作は第1の実施形態と同一である。

0087

Ron:R=100:1000、200:1000、1000:1000
Rw:0、0.005、0.01、0.1、0.25、0.5、1
観測された遅延値群は、その誤差の形からRon:Rの抵抗比による層別が可能であることが分る。すなわち、Ron:Rの抵抗比が同じであれば、C(総容量)の相違によらず、どのような誤差関係に有ることが分かる。

0088

この一例を、上述した図8、並びに、新たに言及する図15及び図16を用いて明らかにする。これらの図面はいずれも、RonとRは同一であり、抵抗比Ron:Rが100:1000の場合である。しかし、Cはそれぞれ、2.5、0.5、5[pF]であって異なっている。これらの図はいずれもRCネット駆動点Aからの伝搬遅延時間の変化を示している。いずれの図も、spiceシュミレーション結果(真値)に対する相対誤差がRwの軸に対して等しいことが判明する(RC遅延式はk=1とする)。これらの図から、RonとRが決定している場合では、C依存が相似形を有することが判明する。すなわち、絶対誤差が異なっていても、相対誤差が同一なる場合を、抵抗比Ron:Rの水準毎に識別可能である。

0089

一方、第1の実施形態の場合と同様に、RCネットのR、Cの値が決定されていても、RonによりRCネット上のspiceシュミレーションでの応答波形が異なる。これにより、Ron:Rによる場合分け(層別)により、補正比データファイル16を縮小した新たな補正比データファイル(層別補正比データファイル)22を補正に適用できることが分かる。この抵抗比Ron:Rによる階層化により、補正比データファイルの再構成をRwと合わせて行える。Ron=100Ω、R=1000Ω以外の図においても同様である。

0090

すなわち、これらの図から、Ron:Rが決定されていれば、Cの水準に対しては同一の補正比データを適用することが可能であり、その結果、補正比データファイル16は縮小化された補正比データファイル22となる。

0091

なお、補正比データファイル22を作成した後は、層別処理に供する補正比データファイル16をハードディスク等の記憶装置から消去しても構わない。

0092

この第2の実施形態の場合、RC遅延補正部18は、実RCネットにおける抵抗比に応じて、補正比データファイル22内の参照する補正比データ部分を特定すれば良い。

0093

ここで、抵抗比Ron:Rが等しい複数組の補正比データ群から、1組の補正比データ群を作成する縮小化方法は任意の方法で良い。例えば、図8図14及び図15に示すRon:R=100:1000の場合であれば、Cが中間的な図8に係る補正比データ群を層別化(縮小化)後の1組の補正比データ群としても良く、また、図8図14及び図15に係る3組の補正比データ群のRwが同じ位置の値の平均値を層別化(縮小化)後の補正比データとし、これにより、1組の補正比データ群を構成するようにしても良い。

0094

(B−3)第2の実施形態の効果
この第2の実施形態によっても、その基本的な効果等は、第1の実施形態と同様である。すなわち、レイアウトパターンの検証においてRC遅延式を適用して伝搬遅延時間を算出し、この算出した遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期してRC遅延式を遅延時間の算出に適用しても、タイミング検証の精度を従来より高めることができる。

0095

第2の実施形態が採用した補正比データの抵抗比に基づいた層別化を行うことによる効果は、以下の通りである。

0096

(1)抵抗比識別部21を設けたことにより、回路モデルでの駆動側セルと負荷側RCネットとの相関を、両者の抵抗比としてとらえ、RC遅延式の結果を補正する補正比データを層別した。この結果、RCネットの容量依存にに対して同一の補正比データを用いることが可能になった。すなわち、補正比データファイル22を小容量のものとすることができる。

0097

(2)駆動点から遠端部までの応答波形の伝搬において、伝搬遅延時間の変化を駆動セルとRCネットの抵抗比を用いて層別を行い、補正比データファイル22の再構成を行った。この層別の対象領域として、RCネットの駆動点から中近端部までに着目が可能なので、LSIの微細化で高速の応答波形入力に対して、感度が高いRCネット近端部での変化を、補正比データのRw水準に反映させることが可能である。

0098

(3)層別されたRC遅延式での誤差位置依存は、絶対値ではなく相対値で表されている。このため、RCネットの総容量に対して相対誤差は比例するという特徴を用いて、同一の補正比データをRCネットの容量依存に対して適用可能となった。これにより、補正比データファイル22の構成も小さくすることが可能となる。

0099

(C)第3の実施形態
次に、本発明による回路設計検証装置の第3の実施形態について詳述する。

0100

第3の実施形態は、寄生容量効果(LPE)の確認のための遅延演算処理の再実行でRCネット入力での容量の偏りが変った場合に対するものである。なお、第3の実施形態では、当初の実行時とセル(条件)は同一とする。

0101

この第3の実施形態の回路設計検証装置の全体構成は、第2の実施形態のものと同様である。すなわち、図14に示す構成と、図1におけるRCネットリスト入力部11、RC遅延計算部12、ノード位置規格化部13、RC遅延補正部18及びRC遅延出力部19とを有する構成である。

0102

しかしながら、RCネットリスト入力部11、ノード位置規格化部13及びRC遅延補正部18での機能が、第2の実施形態のものと多少異なっている。

0103

以下では、図4(A)に示したようなRCネットモデル(回路モデル)での枝が2本でRが同一の場合を例として、この第3の実施形態の特徴的な技術思想を説明する。勿論、枝が6枝でも第3の実施形態は適用できるものであるが、説明の簡便さから、2枝を例に説明する。

0104

LPEの再実行により寄生容量の抽出値が変り、2つの枝の間で容量が変化した場合の例を示す。

0105

偏りが変る前(a) 偏りが変った後(b)
抵抗容量 抵抗 容量
枝1本目(セル側) r c r 2c
枚2本目(遠端側) r c r c
(但し、セルのRonは0.1rとする)
上記(a)の場合には、2つの枝の接点ノードにおける、補正比データファイル22の参照条件は、以下の通りである。

0106

Ron=0.1r、
Rw=0.5、
R=2r、
C=2c
上記(b)の場合に補正比データファイル22の参照条件は、以下の通りである。

0107

Ron=0.1r、
Rw=0.5(レイアウト長又は抵抗値より)又は0.66(容量値より)、
R=2r、
C=3c
この例の場合、LPEの再実行前後で抵抗比Ron:Rが一定であるので、RC遅延計算部12がRC遅延式の再計算後、その結果に対する補正方法として、以下の選択枝がある。

0108

(1)前回の補正比データをそのまま適用する。

0109

抵抗比Ron:Rが一定であり、容量依存に対して補正比は同一であるとみなして、前回の補正比データをそのまま適用する。すなわち、Rw=0.5を適用する。

0110

(2)抵抗比Ron:Rが一定であるが、容量変化を反映させ、C(総容量)と各枝での容量との関係から定まるRwを適用して取り出した補正比データを適用する。すなわち、Rw=0.66での補正比データを適用する。

0111

なお、抵抗比Ron:Rが前回と異なる場合には、第2の実施形態で説明した前回の処理と同様に、補正比データの取り出しを行う。

0112

以上のような技術思想の実現方法は、すなわち、LPEの再実行後での遅延時間の一連算出処理は、以下の通りである。なお、フローチャート的に記載すれば、図17で表すことができる。

0113

RCネットリスト入力部11から、RCネットの今回のリスト情報だけでなく、前回のリスト情報も取り込むと共に、抵抗比Ron:Rが前回と同一の場合の補正比データの適用方法(上記(1)又は(2);ユーザの指定による)を示すフラグと前回適用した補正比データとを取り込む(ステップ300)。なお、前回の算出処理でRC遅延出力部19が出力したRC遅延算出値や適用した補正比データは、対象のRCネット名に対応付けられて図示しない記憶部に記憶されている。

0114

そして、RC遅延計算部12は、今回のRCネットリスト情報に基づいて、RC遅延式を適用してRC遅延値を算出する(ステップ301)。なお、後述するように、この算出処理自体を省略することが可能である。

0115

その後、ノード位置規格化部13やRC遅延補正部18は、抵抗比は今回と前回で同じかや、抵抗値によるRwは今回と前回で同じか等を確認する(ステップ302、303)。LPEでは、抵抗変化前提としていないので、かかる判断を省略することも可能である。

0116

抵抗比が今回と前回で異なる場合や、抵抗値によるRwは今回と前回で異なる場合には、RC遅延補正部18は、今回のRCネットリスト情報に基づいて、補正比データの参照条件を作成して層別化補正比データファイル22を参照して補正比データを取り出す(ステップ304、305)。なお、参照時においては、必要に応じて補正比補間部17が機能する。

0117

一方、抵抗比が今回と前回とで同一であり、抵抗値によるRwも今回と前回とで同一の場合には、ノード位置規格化部13やRC遅延補正部18は、補正比データ適用方法フラグが上記方法(1)又は(2)のいずれを指示しているかを判別する(ステップ306)。上記方法(1)を指示している場合には、すなわち、前回の補正比データの適用を指示している場合には、RC遅延補正部18は、前回の補正比データの適用するものに決定する(ステップ307)。これに対して、上記方法(2)を指示している場合には、すなわち、容量値に基づくRwの適用を指示している場合には、ノード位置規格化部13が容量値に基づくRwを得(ステップ308)、RC遅延補正部18は、このRwを含めた今回のRCネットリスト情報から定まる参照条件で、層別化補正比データファイル22を参照して補正比データを取り出す(ステップ305)。なお、参照時においては、必要に応じて補正比補間部17が機能する。

0118

以上のようにしてステップ307又は305により、適用する補正比データが得られると、補正比補間部17は、ステップ301で得られたRC伝搬遅延値を補正比データを用いて補正し(ステップ309)、RC遅延出力部19は、補正後のRC伝搬遅延値を出力する(ステップ310)。

0119

この第3の実施形態によっても、その基本的な効果等は、第1や第2の実施形態と同様である。すなわち、レイアウトパターンの検証(当初及びその後の検証を含む)においてRC遅延式を適用して伝搬遅延時間を算出し、この算出した遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期してRC遅延式を遅延時間の算出に適用しても、タイミング検証の精度を従来より高めることができる。

0120

第3の実施形態が採用した再検証時の補正比データの適用方法を採用することによる効果は、以下の通りである。

0121

(1)上記方法(1)の選択の場合には、多数のRCネットの逐次処理の中で、補正比データファイル22の再アクセスを省略すことが可能である。また、上記方法(2)の選択の場合には、補正比データファイル22ヘの回路モデルからの特性化が容量の偏りを想定していないとき、すなわち、図4(A)の各枝単位長さ当りの容量が同一の場合でも、ノード位置のRw再調整で伝搬遅延値の補正をより高精度に行うことが可能となる。

0122

(2)RCネット特性化のための1枝のモデルは、分布定数線路でのシミュレーションを可能とするCRCπ型を3段に分割記述している。これにより、レイアウト上の長さの代りに、単位長さ当りの容量、抵抗、両者の積値による長さを用いることが可能で、補正比データファイル22ヘの特性化(キャラクタライズ)において、RCネットのRC負荷の偏りを反映させることが可能である。これは、補正比算出に用いた回路モデルを、補正対象のRCネットの一般的なR、Cの偏りの特徴に類似させられることが可能になることを意味する。比で補正する本手法では、絶対誤差の縮小化の新たな手段となり、設計検証の対象であるレイアウトツールによりRCネットの特徴が変化した場合(配線幅がRCネット中で変化する場合など)でも対応が可能となる。

0123

(3)LSIレイアウトパターンからの寄生効果抽出(LPE)においては、着目するRCネット近傍の電極(RCネット、電源線など)の影響による寄生効果(フリンジング効果)を取入込むことで、さらに容量の抽出精度の向上を計る場合がある。この効果を取込む前のRCネットに対しての増加したCに対しては、補正比データファイル22のC参照の変更で対処可能となる。このとき、RCネット上のCの偏りに変化があっても、再設定されたRw(上記方法(2)による)を用いることが可能である。上記では、RC遅延式の再計算の場合を示したが、いずれの場合でも、RC遅延式の再計算の省略を行うことも可能である。LPEの容量抽出手順の変更に対して再計算が省略可能であることは、特に容量性負荷が特徴であるCMOSロジックでは、再レイアウトでの再設計検証に対して有効である。

0124

(D)第4の実施形態
次に、本発明による回路設計検証装置の第4の実施形態を図面を参照しながら詳述する。

0125

第4の実施形態は、第1〜第3の実施形態が意図していたポストレイアウトでのタイミング検証ではなく、プリレイアウトでのタイミング検証(設計検証)への適用を意図したものである。

0126

図18は、第4の実施形態の回路設計検証装置の構成を示す機能ブロック図であり、上述した第1の実施形態に係る図1との同一、対応部分には同一符号を付して示している。

0127

図18において、第4の実施形態の回路設計検証装置は、第1の実施形態でのRCネットリスト入力部11を、プリレイアウトのための仮想負荷入力部41に置換えたものである。

0128

この構成により、入力データは以下の特徴を有する。すなわち、(1)RCネットの形状が一般化され、単位長さ当りの負荷で扱うことができる、(2)単位長さ当りの容量と抵抗は、仮想配線長に比例する、という特徴を有する。

0129

これらの特徴は、第1や第2の実施形態の補正比算出部14が対象とした、シミュレーション用の回路モデルと同等である。このために、RC遅延計算部12では、補正比データファイル16(第2の実施形態に第4の実施形態の特徴を盛り込んだ場合には層別化補正比データファイル22)で使用したRCネットそのものが計算対象となる。その結果、RC遅延補正部18で処理されると、spiceシュミレーションでの真値まで補正され、その結果がRC遅延出力部19により得られる。

0130

すなわち、仮想負荷も、図4(A)に示すCRCπ型を3段直列接続した回路モデルの記述方法と同様な記述で入力するので、spiceシュミレーションでの真値まで補正することができる。例えば、図8図15及び図16を用いて上述したように、抵抗比Ron:Rが同一であれば、相対的な補正比データはCに関係なくほぼ同一であるので、仮想負荷でのRと、セルのRonとから最適な補正比データを得ることができ、spiceシュミレーションでの真値まで補正することができる。

0131

以上のようにして、プリレイアウトの仮想負荷による設計検証が、既に作成されている、ポストレイアウト用の設計検証装置での補正比データを使用しながら実行できる。

0132

この第4の実施形態によれば、レイアウト前の検証において、RC遅延式を適用して伝搬遅延時間を算出し、この算出した遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期してRC遅延式を遅延時間の算出に適用しても、タイミング検証の精度を従来より高めることができる。

0133

第4の実施形態によれば、以下のような効果も奏することができる。
(1)一つのポストレイアウトでのタイミングのアノテーション用設計検証装置の要部構成を、プリレイアウトでの仮想負荷に対する遅延時間の算出時にも適用が可能となる。

0134

(2)ポストレイアウトでの設計検証のための補正用データ(補正比データ)がプリレイアウトでの検証にも流用可能である。すなわち、ポストレイアウトでの設計検証のための回路モデルのノード位置と数が十分である場合には、プリレイアウトでの検証用の補正比データを作成するためのspiceシミュレーションの省略が可能となる。

0135

(E)第5の実施形態
次に、本発明による回路設計検証装置の第5の実施形態を図面を参照しながら詳述する。

0136

第5の実施形態は、補正比データファイルに用意しておく補正比データ群を弁別するための水準として、LSI絶縁膜誘電損失等に起因する周波数依存性の水準を設けたことに特徴を有するものである。

0137

図19は、第5の実施形態の回路設計検証装置の要部構成を示す機能ブロック図であり、上述した第1の実施形態に係る図1との同一、対応部分には同一符号を付して示している。

0138

図19において、第5の実施形態の回路設計検証装置は、第1の実施形態の構成に加えて、補正比算出部14に関連付けられた周波数設定部51を有する。

0139

図4(A)に示す補正比データ作成のための回路モデルでのシミュレーション結果に影響を及す特性として、LSI絶縁膜の誘電損失等に起因する周波数依存性がある。周波数設定部51は、この周波数依存性の水準を、補正比算出部14に設定し、第1の実施形態のような駆動セルのオン抵抗Ronや、RCネットでの総抵抗Rと総容量Cの組合わせという水準に加えて、周波数依存性をも水準として補正比データの作成を行うものである。

0140

従って、第5の実施形態での補正比データファイル(拡張補正比データファイル)52には、周波数依存性の水準が含まれる。

0141

第5の実施形態のRC遅延補正部18では、入力されたRCネットリスト情報の中で記述されている周波数依存性の水準、又は、外部から指示された周波数依存性の水準をも参照条件として、拡張補正比データファイル52を参照して所定の補正比データを取り出して、補正処理を行う。

0142

この第5の実施形態によっても、RC遅延式を適用して伝搬遅延時間を算出し、この算出した遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期してRC遅延式を遅延時間の算出に適用しても、タイミング検証の精度を従来より高めることができる。

0143

第5の実施形態によれば、以下のような効果も奏することができる。RC遅延式は周波数依存性を有しない。よって、周波数設定部51の水準設定により、補正比データファイル52を周波数水準に対しても構成することは、高速なロジックに対しその周波数毎に補正精度使い分けることが可能となる。

0144

(F)第6の実施形態
次に、本発明による回路設計検証装置の第6の実施形態を図面を参照しながら詳述する。

0145

第6の実施形態は、補正比データファイルに用意しておく補正比データ群を弁別するための水準として、セルが持つ回路閾値依存性の水準を設けたことに特徴を有するものである。

0146

図20は、第6の実施形態の回路設計検証装置の要部構成を示す機能ブロック図であり、上述した第1の実施形態に係る図1との同一、対応部分には同一符号を付して示している。

0147

図20において、第6の実施形態の回路設計検証装置は、第1の実施形態の構成に加えて、補正比算出部14に関連付けられた回路閾値設定部61を有する。

0148

図4(A)に示す補正比データ作成のための回路モデルでのシミュレーション結果に影響を及す特性として、セルが持つ回路閾値依存性がある。回路閾値設定部61は、この回路閾値依存性の水準を、補正比算出部14に設定し、第1の実施形態のような駆動セルのオン抵抗Ronや、RCネットでの総抵抗Rと総容量Cの組合わせという水準に加えて、回路閾値依存性をも水準として補正比データの作成を行うものである。

0149

従って、第6の実施形態での補正比データファイル(拡張補正比データファイル)62には、回路閾値依存性の水準が含まれる。

0150

第6の実施形態のRC遅延補正部18では、入力されたRCネットリスト情報の中で記述されている回路閾値依存性の水準、又は、外部から指示された回路閾値依存性の水準をも参照条件として、拡張補正比データファイル62を参照して所定の補正比データを取り出して、補正処理を行う。

0151

この第6の実施形態によっても、RC遅延式を適用して伝搬遅延時間を算出し、この算出した遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期してRC遅延式を遅延時間の算出に適用しても、タイミング検証の精度を従来より高めることができる。

0152

第6の実施形態によれば、以下のような効果も奏することができる。例えば、CMOSロジック構成において、NOR系回路では回路閾値が高くなり、反対にNAND系回路では回路閾値が低くなる。このような場合に対しても回路閾値設定部61の水準設定により、同一のRC遅延式での計算を適用しながら、補正比の使い分けで高精度化を計ることが可能である。すなわち、電源電圧半値が回路閾値にならないセルの場合、異なった補正比で精度向上が計れる。

0153

(G)第7の実施形態
次に、本発明による回路設計検証装置の第7の実施形態を図面を参照しながら詳述する。

0154

第7の実施形態は、補正比データファイルに用意しておく補正比データ群を弁別するための水準として、セルへの入力波形依存性の水準を設けたことに特徴を有するものである。

0155

図21は、第7の実施形態の回路設計検証装置の要部構成を示す機能ブロック図であり、上述した第1の実施形態に係る図1との同一、対応部分には同一符号を付して示している。

0156

図21において、第7の実施形態の回路設計検証装置は、第1の実施形態の構成に加えて、補正比算出部14に関連付けられたセル入力波形設定部71を有する。

0157

図4(A)に示す補正比データ作成のための回路モデルでのシミュレーション結果に影響を及す特性として、セルへの入力波形依存性がある。セル入力波形設定部71は、このセルへの入力波形依存性の水準を、補正比算出部14に設定し、第1の実施形態のような駆動セルのオン抵抗Ronや、RCネットでの総抵抗Rと総容量Cの組合わせという水準に加えて、セルへの入力波形依存性をも水準として補正比データの作成を行うものである。

0158

従って、第7の実施形態での補正比データファイル(拡張補正比データファイル)72には、セルへの入力波形依存性の水準が含まれる。

0159

第7の実施形態のRC遅延補正部18では、入力されたRCネットリスト情報の中で記述されているセルへの入力波形依存性の水準、又は、外部から指示されたセルへの入力波形依存性の水準をも参照条件として、拡張補正比データファイル67を参照して所定の補正比データを取り出して、補正処理を行う。

0160

この第7の実施形態によっても、RC遅延式を適用して伝搬遅延時間を算出し、この算出した遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期してRC遅延式を遅延時間の算出に適用しても、タイミング検証の精度を従来より高めることができる。

0161

第7の実施形態によれば、以下のような効果も奏することができる。セル入力波形設定部71の水準設定により、回路モデルのセルとRCネットの接点の応答波形に対して、人為性のない状態で設定を変更することが可能となる。RCネットのRC遅延値補正を、なまった応答波形の条件で行うことも可能となる。

0162

(H)他の実施形態
上記各実施形態の特徴を他の実施形態の特徴とを組み合わせた実施形態も可能である。

0163

例えば、第2の実施形態の特徴である抵抗比による補正比データの層別化を、第4〜第7の実施形態の構成に対して、適用するようにしても良い。また、第5〜第7の実施形態のような伝搬遅延時間に影響を与える特性水準を、複数の特性種類の組み合わせにしても良い。すなわち、周波数依存性、回路閾値依存性及びセルへの入力波形依存性の2個以上の水準を組み合わせて、拡張補正比データファイルを構成する用にしても良い。

0164

伝搬遅延時間に影響を与える特性としては、上述したものの他、電源電圧依存性プロセス依存性温度依存性などがある。これらの依存性をも、水準として、拡張補正比データファイルを構成するようにしても良い。

0165

補正処理時には、補正比データファイルが完成されていれば良く、補正比データファイルを、別個の装置で作成し、検証装置に搭載するようにしても良い。すなわち、検証装置から、補正比算出部14や補正比位置規格化部15などを省略するようにしても良い。

0166

補正比データを作成するための回路モデルは、図4(A)に示すものに限定されないことは勿論である。すなわち、枝の数や、枝の接続位置などは、上記各実施形態のものに限定されるものではない。

0167

上記各実施形態においては、伝搬遅延時間の算出対象のRCネットリストの量に関係なく、RC遅延計算部12がRC遅延式に従って伝搬遅延時間を算出するものであったが、従来装置と同様に、RCネットリストの量が少ないときにはspiceシュミレーションを適用し、RCネットリストの量が多いときに、上記各実施形態の方法を適用するようにしても良い。

0168

上記各実施形態においては、RC遅延計算部12がelmoreの遅延式を適用し、補正比データの基準となる真値はspiceシュミレーション結果であるものを示したが、、RC遅延計算部12が適用する算出方法や真値の算出方法は、これに限定されないことは勿論である。要は、算出時間は短いが算出精度が多少悪い方法をRC遅延計算部12での適用方法とすると共に、真値の算出方法に時間はかかるが精度の良い方法を適用すれば良い。また、真値として、過去にLSIに実現されたパターンのRCネットについて実測した伝搬遅延時間を適用して補正比データを作成するようにしても良い。この場合、過去にLSIに実現されたパターンのRCネットが回路モデルとなる。

0169

上記各実施形態においては、補正比データは、各枝の配線長や抵抗比に基づいて規格化が既になされているものであったが、補正比データファイルには規格化していない補正比データを格納し、RC遅延補正部18が参照処理する際に、遅延時間の算出対象のRCネットの配線長や抵抗比に基づいて、ノード位置の合わせ込みも行ってノード位置に応じた補正比データを得るようにしても良い。

0170

上記各実施形態は、回路モデルや検証対象のRCネットのノード位置の規格化を、抵抗比、容量比又は配線長で行うものを示したが、抵抗比、容量比及び配線長の2個以上の積に応じて規格化するようにしても良い。

0171

上記各実施形態においては、LSIのレイアウト検証を対象としたものを示したが、本発明は、多層プリント基板配線レイアウトの設計検証での伝搬遅延時間の演算処理にも適用可能であることは勿論である。

発明の効果

0172

以上のように、本発明の回路設計検証装置によれば、伝搬遅延時間の算出対象のRCネットと当該RCネットを駆動するセルの情報を取り込む対象RCネット情報入力手段と、伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、所定種類の算出方法に従って得るRC遅延取得手段と、予め回路モデルから求められている補正比データを格納している補正比記憶手段と、上記RC遅延取得手段が得た伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、そのRCネットの構成に応じて上記補正比記憶手段から取り出した補正比データを用いて補正するRC遅延補正手段とを有し、所定種類の算出方法を適用して伝搬遅延時間を算出した伝搬遅延時間を、予め回路モデルから作成した補正比データを参照して補正するようにしたので、検証時間の短縮化を期して所定種類の算出方法を遅延時間の算出に適用しても、それで得られた遅延時間より精度が高い遅延時間に補正することができる。

図面の簡単な説明

0173

図1第1の実施形態の構成を示すブロック図である。
図2elmoreの遅延モデルを示す回路図である。
図3従来装置の構成を示すブロック図である。
図4第1の実施形態での補正比作成用の回路モデルの説明図である。
図5図4の回路モデルのspiceシュミレーションでの表記例を示す説明図である。
図6図4の回路モデルの各枝の長さ関係の説明図である。
図7図4の回路モデルに対するspiceシュミレーション結果の一例を示す説明図である。
図8図4の回路モデルに対するspiceシュミレーション結果及びRC遅延式での結果(その1)をグラフで示す説明図である。
図9図4の回路モデルに対するspiceシュミレーション結果及びRC遅延式での結果(その2)をグラフで示す説明図である。
図10図4の回路モデルに対するspiceシュミレーション結果及びRC遅延式での結果(その3)をグラフで示す説明図である。
図11図4の回路モデルに対する補正比データの一例をグラフで示す説明図である。
図12遅延時間の算出対象の実RCネット例を示す回路図である。
図13図12のRCネットについての各種特性値の記述例を示す説明図である。
図14第2の実施形態の要部構成を示す機能ブロック図である。
図15図4の回路モデルに対するspiceシュミレーション結果及びRC遅延式での結果(その4)をグラフで示す説明図である。
図16図4の回路モデルに対するspiceシュミレーション結果及びRC遅延式での結果(その5)をグラフで示す説明図である。
図17第3の実施形態での伝搬遅延時間の補正処理手順例を示すフローチャートである。
図18第4の実施形態の構成を示すブロック図である。
図19第5の実施形態の要部構成を示す機能ブロック図である。
図20第6の実施形態の要部構成を示す機能ブロック図である。
図21第7の実施形態の要部構成を示す機能ブロック図である。

--

0174

11…RCネットリスト入力部、12…RC遅延計算部、13…ノード位置規格化部、14…補正比算出部、15…補正比位置規格化部、16…補正比データファイル、17…補正比補間部、18…RC遅延補正部、19…RC遅延出力部、21…抵抗比識別部、22…層別化補正比データファイル、41…仮想負荷入力部、51…周波数設定部、52、62、72…拡張補正比データファイル、61…回路閾値設定部、71…セル入力波形設定部。

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