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図面 (13)

課題

キャリア遅延時間の差を吸収し適切なデータを再生可能とする。

解決手段

複数のキャリアにより伝送されたデータを記憶するFIFO回路12と、前記複数のキャリア毎フレーム同期信号を比較し、最も遅延時間の多いフレーム同期信号を選択して、選択されたフレーム同期信号を用いてFIFO回路12に記憶された複数のキャリア対応の各データに対し読み出しを行う。

概要

背景

マルチキャリア方式無線LANシステムは、図9に示されるように送信系無線部15と受信系無線部16とにより構成されている。送信系無線部15では、入力端子から到来する送信すべきデータはシリアルパラレル変換器(S/P)1により3ビットパラレルに変換されて送信ディジタル信号処理部(TDPU)2−1〜2−3へ送られる。送信ディジタル信号処理部2−1〜2−3は、フレーム同期信号を挿入し、誤り訂正用冗長符号を作成して付加し、スクランブルを行って送信高周波部(Tx)3−1〜3−3へ送る。

送信高周波部3−1〜3−3では、送信ディジタル信号処理部2−1〜2−3の出力を、それぞれ対応するキャリア周波数アップコンバートして合成部4へ送る。合成部4は、3つのキャリアの信号を多重化合成してアンテナ5を介して送信する。

一方、受信系無線部16では、無線伝送路より到来する信号をアンテナ6を介して取り込み、分配器7により3つの経路分配して受信高周波部(Rx)8−1〜8−3へ送出する。受信高周波部8−1〜8−3は、それぞれ対応するキャリアの周波数に応じてダウンコンバートし、それぞれの出力を受信ディジタル信号処理部(RDPU)9−1〜9−3へ送出する。受信ディジタル信号処理部9−1〜9−3は、受け取った信号をディスクランブルして元のデータへ戻し、冗長符号を用いて誤り訂正を行い、フレーム同期信号を取り除き、パラレルシリアル変換器(P/S)11へ送出する。パラレル/シリアル変換器11は、3ビットパラレルのデータをシリアルデータに変換して出力端子から出力する。

送信系無線部15と受信系無線部16とは、例えば、図10に示されるように、100m程度離されて部屋100内に設置される。しかし、マルチキャリア伝送経路が壁101による反射などによって異なる場合が生じる。図10の例では、壁101による反射によって伝搬遅延時間がt1 とt2 となり、差が生じることを示している。

また、マルチパスフェージングの影響により、例えば、図11に示されるように遅延時間τに差が生じる。この図11の例では、周波数f1 を中心とするキャリア帯域において遅延時間歪みが生じており、遅延時間τがτ2 となり他のキャリア帯域における遅延時間τ1 と差を生じたことを示す。

概要

各キャリアの遅延時間の差を吸収し適切なデータを再生可能とする。

複数のキャリアにより伝送されたデータを記憶するFIFO回路12と、前記複数のキャリア毎のフレーム同期信号を比較し、最も遅延時間の多いフレーム同期信号を選択して、選択されたフレーム同期信号を用いてFIFO回路12に記憶された複数のキャリア対応の各データに対し読み出しを行う。

目的

本発明は上記のような要望応えんとしてなされたもので、その目的は、各キャリアの遅延時間の差を吸収して適切なデータを再生し得るマルチキャリア方式無線受信装置を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

複数のキャリアにより伝送されたデータを記憶する記憶手段と、 前記複数のキャリア毎フレーム同期信号を比較し、最も遅延時間の多いフレーム同期信号を選択するフレーム同期信号選択手段と、このフレーム同期信号選択手段により選択されたフレーム同期信号を用いて前記記憶手段に記憶された複数のキャリアに対応する各データに対し読み出しを行う読出手段とを具備することを特徴とするマルチキャリア方式無線受信装置

請求項2

フレーム同期信号選択手段は、最初に2つのキャリアのフレーム同期信号を比較し、いずれか遅延時間の多いフレーム同期信号を選択し、この選択したフレーム同期信号を次の1つのフレーム同期信号と比較し、いずれか遅延時間の多いフレーム同期信号を選択する処理を継続して、最も遅延時間の多いフレーム同期信号を選択することを特徴とする請求項1に記載のマルチキャリア方式無線受信装置。

請求項3

複数のキャリアにより伝送されたデータを記憶する記憶手段と、前記複数のキャリア毎のフレーム同期信号から1つのフレーム同期信号を選択するフレーム同期信号選択手段と、このフレーム同期信号選択手段により選択されたフレーム同期信号に対して所定時間の遅延を生じさせて出力する遅延手段と、この遅延手段により遅延させられたフレーム同期信号を用いて前記記憶手段に記憶された複数のキャリアに対応する各データに対し読み出しを行う読出手段とを具備することを特徴とするマルチキャリア方式無線受信装置。

請求項4

フレーム同期信号選択手段は、予め定められた優先順位に基づき複数のキャリア毎のフレーム同期信号の到来を検出し、到来を検出できたフレーム同期信号を選択することを特徴とする請求項3に記載のマルチキャリア方式無線受信装置。

請求項5

記憶手段は、先入れ先出し方式のメモリにより構成することを特徴とする請求項1乃至請求項4のいずれか1項に記載のマルチキャリア方式無線受信装置。

技術分野

0001

この発明は、例えば、マルチキャリア方式無線LAN等に用いられるマルチキャリア方式無線受信装置に関するものである。

背景技術

0002

マルチキャリア方式無線LANシステムは、図9に示されるように送信系無線部15と受信系無線部16とにより構成されている。送信系無線部15では、入力端子から到来する送信すべきデータはシリアルパラレル変換器(S/P)1により3ビットパラレルに変換されて送信ディジタル信号処理部(TDPU)2−1〜2−3へ送られる。送信ディジタル信号処理部2−1〜2−3は、フレーム同期信号を挿入し、誤り訂正用冗長符号を作成して付加し、スクランブルを行って送信高周波部(Tx)3−1〜3−3へ送る。

0003

送信高周波部3−1〜3−3では、送信ディジタル信号処理部2−1〜2−3の出力を、それぞれ対応するキャリア周波数アップコンバートして合成部4へ送る。合成部4は、3つのキャリアの信号を多重化合成してアンテナ5を介して送信する。

0004

一方、受信系無線部16では、無線伝送路より到来する信号をアンテナ6を介して取り込み、分配器7により3つの経路分配して受信高周波部(Rx)8−1〜8−3へ送出する。受信高周波部8−1〜8−3は、それぞれ対応するキャリアの周波数に応じてダウンコンバートし、それぞれの出力を受信ディジタル信号処理部(RDPU)9−1〜9−3へ送出する。受信ディジタル信号処理部9−1〜9−3は、受け取った信号をディスクランブルして元のデータへ戻し、冗長符号を用いて誤り訂正を行い、フレーム同期信号を取り除き、パラレルシリアル変換器(P/S)11へ送出する。パラレル/シリアル変換器11は、3ビットパラレルのデータをシリアルデータに変換して出力端子から出力する。

0005

送信系無線部15と受信系無線部16とは、例えば、図10に示されるように、100m程度離されて部屋100内に設置される。しかし、マルチキャリア伝送経路が壁101による反射などによって異なる場合が生じる。図10の例では、壁101による反射によって伝搬遅延時間がt1 とt2 となり、差が生じることを示している。

0006

また、マルチパスフェージングの影響により、例えば、図11に示されるように遅延時間τに差が生じる。この図11の例では、周波数f1 を中心とするキャリア帯域において遅延時間歪みが生じており、遅延時間τがτ2 となり他のキャリア帯域における遅延時間τ1 と差を生じたことを示す。

発明が解決しようとする課題

0007

受信系の無線LAN装置において、上記遅延時間の差が、データ識別クロック判定タイミングの1周期を越えると、各マルチキャリアの受信データを多重した場合にデータの順番狂いを生じ、送信系の無線LAN装置のデータと受信系の無線LAN装置のデータとが異なってしまう。

0008

例えば、図12に示されるように、送信系において(1)に示される入力信号が到来し、これを3つのキャリアにより(2)〜(4)に分けて多重化して送信したとする。ところが、反射やマルチパスフェージングの影響により、(2)のデータのキャリアに遅延が生じ、データ識別クロックの判定タイミングの1周期を越えたとする。すると、送信系において(2)のように送信したデータが、受信系においては(5)に示すように、他のキャリアによるデータ(6)、(7)から1タイムスロットずれて受信される。このように1タイムスロットずれたデータ系列を含めてシリアルデータ(8)を再生すると、送信系における入力信号(1)のデータ列とは異なるデータ列となり、送信側と受信側のデータ間に差が生じてしまう問題点があった。

0009

上記の遅延は、従来の6Mbps程度の伝送速度のLANでは、遅延時間がデータ識別クロックの判定タイミングの1周期を越える程にならなかったが、近年の156bps以上となると、無視できなくなり対策が求められている。

0010

本発明は上記のような要望応えんとしてなされたもので、その目的は、各キャリアの遅延時間の差を吸収して適切なデータを再生し得るマルチキャリア方式無線受信装置を提供することである。

課題を解決するための手段

0011

請求項1に係るマルチキャリア方式無線受信装置は、複数のキャリアにより伝送されたデータを記憶する記憶手段と、前記複数のキャリア毎のフレーム同期信号を比較し、最も遅延時間の多いフレーム同期信号を選択するフレーム同期信号選択手段と、このフレーム同期信号選択手段により選択されたフレーム同期信号を用いて前記記憶手段に記憶された複数のキャリアに対応する各データに対し読み出しを行う読出手段とを具備することを特徴とする。これによって、最も遅延時間の多いフレーム同期信号が選択され、この選択されたフレーム同期信号を用いて、上記に記憶されている複数のキャリアに対応する各データに対する読み出が行われる。

0012

請求項2に係るマルチキャリア方式無線受信装置では、フレーム同期信号選択手段は、最初に2つのキャリアのフレーム同期信号を比較し、いずれか遅延時間の多いフレーム同期信号を選択し、この選択したフレーム同期信号を次の1つのフレーム同期信号と比較し、いずれか遅延時間の多いフレーム同期信号を選択する処理を継続して、最も遅延時間の多いフレーム同期信号を選択することを特徴とする。これにより、次々に比較がなされ最も遅延時間の多いフレーム同期信号が選択される。

0013

請求項3に係るマルチキャリア方式無線受信装置は、複数のキャリアにより伝送されたデータを記憶する記憶手段と、前記複数のキャリア毎のフレーム同期信号から1つのフレーム同期信号を選択するフレーム同期信号選択手段と、このフレーム同期信号選択手段により選択されたフレーム同期信号に対して所定時間の遅延を生じさせて出力する遅延手段と、この遅延手段により遅延させられたフレーム同期信号を用いて前記記憶手段に記憶された複数のキャリアに対応する各データに対し読み出しを行う読出手段とを具備することを特徴とする。これにより、選択されたフレーム同期信号に対して所定時間の遅延を生じさせ、この遅延させられたフレーム同期信号を用いて、上記の記憶された複数のキャリアに対応する各データに対し読み出しが行われる。

0014

請求項4に係るマルチキャリア方式無線受信装置では、フレーム同期信号選択手段は、予め定められた優先順位に基づき複数のキャリア毎のフレーム同期信号の到来を検出し、到来を検出できたフレーム同期信号を選択することを特徴とする。これにより、予め定められた優先順位に基づくフレーム同期信号の選択がなされる。

0015

請求項5に係るマルチキャリア方式無線受信装置では、記憶手段は、先入れ先出し方式のメモリにより構成されている。これにより、受信順にデータを取り出すことができる。

発明を実施するための最良の形態

0016

以下添付図面を参照して、本発明の実施の形態に係るマルチキャリア方式無線受信装置を説明する。図9の従来例も含めて、各図において同一の構成要素には同一の符号を付し重複する説明を省略する。図1には、本発明のマルチキャリア方式無線受信装置を用いたマルチキャリア方式無線LANシステムが示されている。このシステムは、送信系無線部15とマルチキャリア方式無線受信装置である受信系無線部16Aとにより構成されている。

0017

受信系無線部16Aは、受信ディジタル信号処理部9−1〜9−3とパラレル/シリアル変換器11の間に遅延時間補正回路10を設けた点において、図9の従来例と異なる。また、受信系無線部16Aには、受信ディジタル信号処理部(RDPU)9−1〜9−3及び遅延時間補正回路10を制御する制御部20が設けられている。上記遅延時間補正回路10は、図2に示されるように、キャリアに対応する入出力端子を有するFIFO(先入れ先出し)回路12とフレーム同期信号選択部13とから構成されている。FIFO回路12は、受信ディジタル信号処理部9−1〜9−3から送出されてくるデータd1〜d3をそれぞれに対応するフレーム同期パルスsy1〜sy3に基づいて書き込み、先に書き込まれたデータから順にシリアルに読み出す回路である。

0018

フレーム同期信号選択部13は、受信ディジタル信号処理部9−1〜9−3により取り出されたフレーム同期パルスsy1〜sy3から1つのフレーム同期パルスを選択する回路であり、ハードウエア構成図3に示されるようである。フレーム同期信号選択部13は、フレーム同期パルスsy1〜sy3の中から比較すべき2つのフレーム同期パルスを選択するためのセレクタ21、22と、選択した2つのフレーム同期パルスの遅延量の比較を行う比較回路23、比較回路23の出力をFIFO回路12に対するリードタイミング信号に変換するFIFO制御回路24を備える。制御回路20は、フレーム同期信号選択部13のセレクタ21、22と、比較回路23を統括制御する。

0019

比較回路23は、2つの2分周器25、26、2つのD−FFD型フリップフロップ)27、28、2つのANDゲート29、30、ORゲート31及びスイッチ32を備えている。また、FIFO制御回路24には、入出力間インバータ33により接続されたD−FF34、D−FF34の出力をインバータ35を介して受け取るD−FF35、FIFO回路12に対するリードクロック原クロックを出力するクロック源37、FIFO回路36の出力とクロック源37の出力の論理和を作成するANDゲート38とが備えられている。

0020

以上のように構成されたフレーム同期信号選択部13の動作を、図4に示すタイミングチャートを参照して説明する。制御回路20は、動作の当初においてセレクタ21にフレーム同期パルスsy1を選択させ、セレクタ22にフレーム同期パルスsy2を選択させるように制御信号を与え、また、スイッチ32を開放させるように制御信号を与える。

0021

ここで、図4に示されるように、フレーム同期パルスsy1(a)がフレーム同期パルスsy2(b)より遅延しているものとする。これらフレーム同期パルスsy1(a)とフレーム同期パルスsy2(b)は、それぞれ2分周器25、26を介してD−FF27、28に到る。フレーム同期パルスsy1(a)とフレーム同期パルスsy2(b)は、それぞれ一方のD−FFの入力端子と他方のD−FFのクロック端子に到るので、遅延しているフレーム同期パルスsy1(a)をクロック端子に受け入れるD−FF27の出力(e)がHレベルとなる(図4)。もし、フレーム同期パルスsy2(b)が遅延している時には、D−FF28の出力(f)がHレベルとなる。この結果を制御回路20が受け取り、残っているフレーム同期パルスの1つ(ここでは、残っているのは、sy3のみである。)を選択するようにセレクタ21の切り換えを行い、また、セレクタ22を制御して上記結果に基づき遅延しているフレーム同期パルスsy1(a)を選択させる。以下同様にして比較回路23による比較を行わせ、最後のフレーム同期パルスとの比較のときに制御回路20はスイッチ32を閉じる。

0022

この実施の形態においては、フレーム同期パルスsy3との比較のときに、スイッチ32が閉じられる。そして、上記と同様にして比較回路23の動作が行われる。そして、最も位相遅れているフレーム同期パルスが選択され,FIFO制御回路24へ送られる。図4においては、フレーム同期パルスsy1が最も位相が遅れているものとして描かれているため、ANDゲート29の出力(g)が、ORゲート31の出力(i)となっている。

0023

次に、FIFO制御回路24の動作を図5に示すタイミングチャートを参照して説明する。D−FF34は、クロック端子にパルスが到来する毎に、図5に示されるように出力をHレベルLレベルと反転させる。D−FF34の出力(k)は、インバータ35により反転されて信号(l)とされてD−FF36のクロック端子へ到る。D−FF36のデータ入力端子には+V(H)レベルが常に与えられているので、クロック端子への入力が最初に立ち上がるタイミングで出力信号(m)はLレベルからHレベルへ遷移する。一方、クロック源37からはクロック(n)が出力されており、ANDゲート38の出力(o)は、D−FF36の出力信号(m)がHレベルへ遷移した後に、クロック源37のクロック(n)を通過させたものとなる。

0024

以上のようにして最も位相が遅延したフレーム同期パルスを選択し、このフレームパルスのタイミングによりリードクロックがFIFO回路12に与えられる。FIFO回路12では、上記FIFO制御回路24から出力されたリードクロックに基づき、受信ディジタル信号処理部9−1〜9−3から送出されFIFO回路12に記憶されている各データが一斉にパラレルに読み出される。

0025

上記の実施の形態においては、フレーム同期信号選択部13をハードウエアにより構成したが、例えば、シグナルプロセッサ等により構成し、ソフトウエアにより1つのフレーム同期パルスを選択することもできる。係る構成を採用した場合の処理を図6フローチャートを参照して説明する。

0026

ここでは、フレーム同期パルスがnのキャリアに対応して得られているものとする。プロセッサは、到来するフレーム同期パルスの位相比較を行うために、レジスタjの値を「1」とし、レジスタiの値を「2」とする(S1)。そして、j(=1)番目のフレーム同期パルスとi(=2)番目のフレーム同期パルスとの位相を比較する(S2)。タイミング(位相)の遅れている側のフレーム同期パルスのキャリアの番号をレジスタmに代入する(S3)。次に、レジスタiを「1」歩進し(S4)、レジスタiの値がnとなったかを検出する(S5)。ここで、i=nが成立していなければ、レジスタmの内容に対応するフレーム同期パルスとi番目のフレーム同期パルスとの位相を比較し(S6)、タイミング(位相)の遅れている側のフレーム同期パルスのキャリアの番号をレジスタmに代入する(S3)。このような処理を続けてステップS5においてi=nが成立していることを検出すると、レジスタmに記憶されている番号が位相遅延が最も大きいフレーム同期パルスのキャリア番号であるから、この番号に対応するキャリアのフレーム同期パルスを選択し、これに基づきFIFO回路12に対する読み出し制御を行う(S7)。

0027

図7に、第2の実施の形態に係る遅延時間補正回路10Aの構成を示す。この実施の形態においては、遅延制御部14により、FIFO回路12に対する読み出し制御を行う。遅延制御部14には、3系のフレーム同期パルスのうちの1つを選択するためのスイッチ17と、このスイッチ17の切り換え制御を行う制御回路18と、スイッチ17により選択されたフレーム同期パルスに対し所定の遅延を生じさせる遅延回路19とを有する。

0028

上記の第2の実施の形態の動作を図8のタイミングチャートを参照して説明する。制御回路18は、初期設定によりいずれの系のフレーム同期パルスを選択するか(例えば、第1の系のsy1)予め設定されている。そこで、制御回路18は、動作を開始すると、スイッチ17を制御してフレーム同期パルスsy1〜sy3の内のフレーム同期パルスsy1に対応する接点を選択させる。遅延回路19は到来したフレーム同期パルスsy1を所定Tだけ(例えば、数十クロック分)遅延させてFIFO回路12に対するリードクロックとして出力する。FIFO回路12は、フレーム同期パルスsy1を数十クロック分遅延させたクロック用いて受信ディジタル信号処理部9−1〜9−3から送出されFIFO回路12に記憶されている各データを一斉にパラレルに読み出す。

0029

なお、上記の実施の形態では、予めどの系のフレーム同期パルスを選択するか指示しておいたが、他の実施の形態では、予め定められた優先順位を指示しておき、制御回路18がこの優先順位に基づき複数のキャリア毎のフレーム同期信号の到来を検出し、到来を検出できたフレーム同期信号を選択する構成を採用する。このようにすると、フレーム同期パルスを適切に捕らえてFIFO回路12に対する読み出しに使用することができる。

発明の効果

0030

以上説明したように、請求項1に記載のマルチキャリア方式無線受信装置は、最も遅延時間の多いフレーム同期信号を選択して、この選択されたフレーム同期信号を用いて、記憶されている複数のキャリアに対応する各データに対する読み出が行うので、遅延が生じたキャリアに合わせたタイミングで読み出しを行うことができ、データ配列を狂わせるなどの不具合を防止できる。

0031

以上説明したように、請求項2に記載のマルチキャリア方式無線受信装置によれば、次々に比較を行って最も遅延量の多いフレーム同期信号を選択するので、最も遅延が生じたキャリアに合わせたタイミングで読み出しを行うことができ、データ配列を狂わせるなどの不具合を防止できるされる。

0032

以上説明したように、請求項3に記載のマルチキャリア方式無線受信装置によれば、選択したフレーム同期信号に対して所定時間の遅延を生じさせ、この遅延させたフレーム同期信号を用いて、記憶された複数のキャリアに対応する各データに対し読み出しを行うので、遅延が生じたキャリアから更に遅延したタイミングで読み出しを行うことができ、データの配列を狂わせるなどの不具合を防止できる。

0033

以上説明したように、請求項4に記載のマルチキャリア方式無線受信装置によれば、予め定められた優先順位に基づくフレーム同期信号の選択がなされ、遅延が予測されるキャリアに合わせたタイミングで読み出しを行うことができる。

0034

以上説明したように、請求項5に記載のマルチキャリア方式無線受信装置によれば、記憶手段が先入れ先出し方式のメモリにより構成されている。これにより、受信順にデータを取り出すことができる。

図面の簡単な説明

0035

図1本発明の実施の形態に係るマルチキャリア方式無線受信装置を用いて構成した無線LANシステムの構成図。
図2本発明の実施の形態に係るマルチキャリア方式無線受信装置の要部構成図。
図3本発明の実施の形態に係るマルチキャリア方式無線受信装置の要部構成図。
図4本発明の実施の形態に係るマルチキャリア方式無線受信装置の要部の動作を説明するためのタイミングチャート。
図5本発明の実施の形態に係るマルチキャリア方式無線受信装置の要部の動作を説明するためのタイミングチャート。
図6本発明の実施の形態に係るマルチキャリア方式無線受信装置の要部の動作を説明するためのフローチャート。
図7本発明の第2の実施の形態に係るマルチキャリア方式無線受信装置の要部構成図。
図8本発明の第2の実施の形態に係るマルチキャリア方式無線受信装置の要部の動作を説明するためのタイミングチャート。
図9従来例に係るマルチキャリア方式無線受信装置を用いて構成した無線LANシステムの構成図。
図10キャリア間に生じる伝搬経路の違いを示す図。
図11マルチパスフェージングによる遅延時間歪を受けた周波数特性を示す図。
図12送受信側におけるデータに差が生じる場合の説明図。

--

0036

10、10A遅延時間補正回路
12FIFO回路
13フレーム同期信号選択部
14遅延制御回路
17 スイッチ
18制御回路
19遅延回路
20 制御回路
21、22セレクタ
23比較回路
24 FIFO制御回路

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