図面 (/)

技術 マスクROMセル及びその製造方法

出願人 エルジーセミコンカンパニーリミテッド
発明者 キムジンス
出願日 1998年12月8日 (22年2ヶ月経過) 出願番号 1998-348194
公開日 1999年8月31日 (21年5ヶ月経過) 公開番号 1999-238812
状態 特許登録済
技術分野 半導体メモリ
主要キーワード マスクROM エンハンスメント形トランジスタ デプレッション形 オフトランジスタ デプレッショントランジスタ 導電ライン 導電型不純物拡散領域 デプレッション
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1999年8月31日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

課題

短チャネル効果を防止してセルのサイズを小さくすることの可能なマスクROMセル及びその製造方法を提供すること。

解決手段

マスクROMセルは、p型半導体基板21と、前記p型半導体基板21の表面内において、一方向に延びるように形成され、かつ互いに所定の間隙をあけて配置される複数のn型不純物拡散領域23と、前記各不純物拡散領域23上に形成される絶縁膜24と、前記各不純物拡散領域23の間の半導体基板21上に形成されるゲート絶縁膜25と、前記ゲート絶縁膜25及び絶縁膜24上において、前記各不純物拡散領域23と直交する方向に延びるように形成され、かつ互いに所定の間隙をあけて配置される複数のゲートライン26aとを備えることを特徴とする。

概要

背景

一般に、マスクROMは、デプレッショントランジスタ形(depletion transistor)とエンハンスメント形トランジスタ(enhanced transistor)との組合せからなる。前記デプレッション形トランジスタデプレッションイオンアクセプタ不純物)の注入により負(−)のしきい値電圧を有し、ゲート電極に0Vの電圧印加するとオン状態を維持する。前記エンハンスメント形トランジスタはコード(code)イオン(ドナー不純物)の注入によりチャネル領域カウントドーピング(count-doping)して約0.7Vのしきい電圧を有するようにするため、マスクROMのオフトランジスタとして作用する。

以下、添付図面を参照して従来のマスクROMセル及びその製造方法を説明する。図1は従来のマスクROMセルを示す斜視図である。

図1に示すように、p型半導体基板11の表面内において、一方向に延び、かつ互いに所定の間隙をあけて配置される複数の不純物拡散領域13が形成され、前記半導体基板11の表面にゲート絶縁膜14が形成される。そして、前記ゲート絶縁膜14上において、前記複数の不純物拡散領域13と直交する方向に延び、かつ互いに所定の間隙をあけて配置される複数のゲートライン15aが形成されている。

ここで、前記各不純物拡散領域13が形成された部位における前記ゲート絶縁膜14には他の部分よりも一層厚熱酸化膜14aが形成される。図2(a)〜図3(b)は上記構成を持つ従来のマスクROMセルの製造方法を工程順に示す断面図である。

まず、図2(a)に示すように、p型半導体基板11の全面にしきい値電圧を調節するべくB+(ホウ素)不純物イオンを注入する。次いで、図2(b)に示すように、前記半導体基板11上にフォトレジスト12を塗布した後、露光及び現像工程で前記フォトレジスト12をパターニングする。そして、前記パターニングされたフォトレジスト12をマスクとして用いて露出した半導体基板11の全面に高濃度のn型不純物イオンを注入することにより、前記半導体基板11の表面内において、一方向に延びるように、かつ互いに所定の間隙をあけて配置される複数の不純物拡散領域13を形成する。

図3(a)に示すように、前記フォトレジスト12を除去し、前記複数の不純物拡散領域13が形成された半導体基板11の表面に熱酸化処理を施してゲート絶縁膜14を形成する。このとき、前記不純物注入により形成された複数個の不純物拡散領域13では他のゲート絶縁膜14よりも厚い熱酸化膜14aが形成される。そして、前記ゲート絶縁膜14を含む半導体基板11の全面にポリシリコン層15を形成する。

図3(b)に示すように、前記ポリシリコン層15上にフォトレジスト(図示せず)を塗布した後、露光及び現像工程でフォトレジストをパターニングする。次いで、前記パターニングされたフォトレジストをマスクとして前記ポリシリコン層15を前記複数の不純物拡散領域13と直交するよう選択的に除去して、複数のゲートライン15aを形成する。

概要

短チャネル効果を防止してセルのサイズを小さくすることの可能なマスクROMセル及びその製造方法を提供すること。

マスクROMセルは、p型半導体基板21と、前記p型半導体基板21の表面内において、一方向に延びるように形成され、かつ互いに所定の間隙をあけて配置される複数のn型不純物拡散領域23と、前記各不純物拡散領域23上に形成される絶縁膜24と、前記各不純物拡散領域23の間の半導体基板21上に形成されるゲート絶縁膜25と、前記ゲート絶縁膜25及び絶縁膜24上において、前記各不純物拡散領域23と直交する方向に延びるように形成され、かつ互いに所定の間隙をあけて配置される複数のゲートライン26aとを備えることを特徴とする。

目的

本発明は上記問題点を解決するためになされたものであり、その目的とするところは、短チャネル効果を防止してセルのサイズを小さくするようにしたマスクROMセル及びその製造方法を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

第1導電型半導体基板と、前記半導体基板の表面内において、一方向に延びるように形成され、かつ互いに所定の間隙をあけて配置された複数の第2導電型の不純物拡散領域と、前記各不純物拡散領域上に形成される絶縁膜と、前記各不純物拡散領域の間の半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜及び絶縁膜上において、前記各不純物拡散領域と直交する方向に延びるように形成され、かつ互いに所定の間隙をあけて配置された複数の導電ラインと、を備えることを特徴とするマスクROMセル

請求項2

前記絶縁膜はCVD酸化膜或いは窒化膜であることを特徴とする請求項1記載のマスクROMセル。

請求項3

第1導電型半導体基板を用意する段階と、前記半導体基板の表面内において、一方向に延び、かつ互いに所定の間隙をあけて配置される複数の第2導電型の不純物拡散領域を形成する段階と、前記各不純物拡散領域上に絶縁膜を形成する段階と、前記各不純物拡散領域の間の半導体基板の表面にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜及び絶縁膜上において、前記各不純物拡散領域に直交する方向に延び、かつ互いに所定の間隙をあけて配置される複数の導電ラインを形成する段階と、を備えることを特徴とするマスクROMセルの製造方法。

請求項4

前記ゲート絶縁膜は熱酸化処理により形成されることを特徴とする請求項3記載のマスクROMセルの製造方法。

請求項5

前記絶縁膜はCVD酸化膜或いは窒化膜で形成されることを特徴とする請求項3記載のマスクROMセルの製造方法。

技術分野

0001

本発明は半導体素子の製造方法に関し、特に短チャネル効果(short channel effect)を防止するようにしたマスクROMセル(mask ROM cell)及びその製造方法に関する。

背景技術

0002

一般に、マスクROMは、デプレッショントランジスタ形(depletion transistor)とエンハンスメント形トランジスタ(enhanced transistor)との組合せからなる。前記デプレッション形トランジスタデプレッションイオンアクセプタ不純物)の注入により負(−)のしきい値電圧を有し、ゲート電極に0Vの電圧印加するとオン状態を維持する。前記エンハンスメント形トランジスタはコード(code)イオン(ドナー不純物)の注入によりチャネル領域カウントドーピング(count-doping)して約0.7Vのしきい電圧を有するようにするため、マスクROMのオフトランジスタとして作用する。

0003

以下、添付図面を参照して従来のマスクROMセル及びその製造方法を説明する。図1は従来のマスクROMセルを示す斜視図である。

0004

図1に示すように、p型半導体基板11の表面内において、一方向に延び、かつ互いに所定の間隙をあけて配置される複数の不純物拡散領域13が形成され、前記半導体基板11の表面にゲート絶縁膜14が形成される。そして、前記ゲート絶縁膜14上において、前記複数の不純物拡散領域13と直交する方向に延び、かつ互いに所定の間隙をあけて配置される複数のゲートライン15aが形成されている。

0005

ここで、前記各不純物拡散領域13が形成された部位における前記ゲート絶縁膜14には他の部分よりも一層厚熱酸化膜14aが形成される。図2(a)〜図3(b)は上記構成を持つ従来のマスクROMセルの製造方法を工程順に示す断面図である。

0006

まず、図2(a)に示すように、p型半導体基板11の全面にしきい値電圧を調節するべくB+(ホウ素)不純物イオンを注入する。次いで、図2(b)に示すように、前記半導体基板11上にフォトレジスト12を塗布した後、露光及び現像工程で前記フォトレジスト12をパターニングする。そして、前記パターニングされたフォトレジスト12をマスクとして用いて露出した半導体基板11の全面に高濃度のn型不純物イオンを注入することにより、前記半導体基板11の表面内において、一方向に延びるように、かつ互いに所定の間隙をあけて配置される複数の不純物拡散領域13を形成する。

0007

図3(a)に示すように、前記フォトレジスト12を除去し、前記複数の不純物拡散領域13が形成された半導体基板11の表面に熱酸化処理を施してゲート絶縁膜14を形成する。このとき、前記不純物注入により形成された複数個の不純物拡散領域13では他のゲート絶縁膜14よりも厚い熱酸化膜14aが形成される。そして、前記ゲート絶縁膜14を含む半導体基板11の全面にポリシリコン層15を形成する。

0008

図3(b)に示すように、前記ポリシリコン層15上にフォトレジスト(図示せず)を塗布した後、露光及び現像工程でフォトレジストをパターニングする。次いで、前記パターニングされたフォトレジストをマスクとして前記ポリシリコン層15を前記複数の不純物拡散領域13と直交するよう選択的に除去して、複数のゲートライン15aを形成する。

発明が解決しようとする課題

0009

しかし、かかる従来のマスクROMセル及びその製造方法では次のような問題点があった。

0010

すなわち、半導体基板を熱酸化してゲート絶縁膜を形成する際、不純物拡散領域が拡散することにより各不純物拡散領域間の距離が狭くなる。これにより、チャネル領域が小さくなるというショットチャネル効果をもたらすため、セルのサイズを小さくするには限界があった。

0011

本発明は上記問題点を解決するためになされたものであり、その目的とするところは、短チャネル効果を防止してセルのサイズを小さくするようにしたマスクROMセル及びその製造方法を提供することにある。

課題を解決するための手段

0012

上記目的を達成するための本発明の請求項1のマスクROMセルは、第1導電型の半導体基板と、前記半導体基板の表面内において、一方向に延びるように形成され、かつ互いに一定の間隙をあけて配置される複数の第2導電型の不純物拡散領域と、前記各不純物拡散領域上に形成される絶縁膜と、前記各不純物拡散領域の間の半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜及び絶縁膜上において、前記各不純物拡散領域と直交するように延びるように形成され、かつ互いに所定の間隙をあけて配置される複数の導電ラインとを備えることを特徴とする。

0013

請求項2の発明は、前記絶縁膜はCVD酸化膜或いは窒化膜であることを特徴とする。そして、上記目的を達成するための本発明の請求項3のマスクROMセルの製造方法は、第1導電型半導体基板を用意する段階と、前記半導体基板の表面内において、一方向に延び、かつ互いに所定の間隙をあけて配置される複数の第2導電型不純物拡散領域を形成する段階と、前記各不純物拡散領域上に絶縁膜を形成する段階と、各不純物領域の間において前記半導体基板の表面にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜及び絶縁膜上において、前記各不純物拡散領域に直交するように延び、かつ互いに所定の間隙をあけて配置される複数の導電ラインを形成する段階とを備えることを特徴とする。

0014

請求項4の発明は、前記ゲート絶縁膜は熱酸化処理により形成されることを特徴とする。請求項5の発明は、前記絶縁膜はCVD酸化膜或いは窒化膜で形成されることを特徴とする。

発明を実施するための最良の形態

0015

以下、添付図面に基づき本発明の一実施形態に従うマスクROMセル及びその製造方法を詳細に説明する。

0016

図4は本実施形態のマスクROMセルを示す斜視図である。図4に示すように、p型半導体基板21の表面内において、一方向に延び、かつ互いに所定の間隙をあけて配置される複数の不純物拡散領域23が形成され、前記各不純物拡散領域領域23の半導体基板21上にCVD酸化膜、窒化膜等の絶縁膜24が形成される。そして、前記各不純物拡散領域23の間の前記半導体基板21上にゲート絶縁膜25が形成され、前記絶縁膜24及びゲート絶縁膜25上において、前記各不純物拡散領域23と直交する方向に延び、かつ互いに所定の間隙をあけて配置されるポリシリコンからなる複数のゲートライン26aが形成される。ここで、不純物拡散領域23は直方体形状をなし、深さ方向にわたって実質的に一定の幅を有する。

0017

図5(a)〜図6(b)は本発明の一実施形態に従うマスクROMセルの製造方法を工程順に示す断面図である。まず、図5(a)に示すように、p型半導体基板21の全面にしきい値電圧を調節するべくB+不純物イオンを注入する。

0018

次いで、図5(b)に示すように、前記半導体基板21上にフォトレジスト22を塗布した後、露光及び現像工程で前記フォトレジスト22をパターニングする。そして、前記パターニングされたフォトレジスト22をマスクとして露出した半導体基板21の全面に高濃度のn型不純物イオンを注入することにより、前記半導体基板21の表面内において、一方向に延びるように、かつ互いに所定の間隙をあけて配置される複数の不純物拡散領域23を形成する。

0019

図6(a)に示すように、前記フォトレジスト22を除去した後、前記複数の不純物拡散領域23が形成された半導体基板21の全面に、CVD酸化膜、窒化膜等の絶縁膜24を形成する。次いで、前記絶縁膜24上にフォトレジスト(図示せず)を塗布した後、露光及び現像工程でフォトレジストをパターニングする。前記パターニングされたフォトレジストをマスクに用いて絶縁膜24を選択的にパターニングする。このとき、前記絶縁膜24は前記複数の不純物拡散領域23と同じ方向に形成され、各不純物拡散領域23の半導体基板21上に残留するようにパターニングされる。そして、前記絶縁膜24をマスクとして前記半導体基板21の全面に熱酸化処理を施して、前記各不純物拡散領域23の間の半導体基板21上にゲート絶縁膜25を形成する。ここで、前記ゲート絶縁膜25は、前記絶縁膜24を含む半導体基板21の全面に絶縁膜を蒸着して形成してもよい。次いで、前記ゲート絶縁膜25を含む半導体基板21の全面にポリシリコン層26を形成する。

0020

図6(b)に示すように、前記ポリシリコン26上にフォトレジスト(図示せず)を塗布した後、露光及び現像工程でフォトレジストをパターニングする。次いで、パターニングされたフォトレジストをマスクに用いて前記ポリシリコン26を選択的にパターニングして複数個のゲートライン26aを形成する。この際、前記複数のゲートライン26aは前記各不純物拡散領域23と直交する方向に延びるように形成され、かつ互いに所定の間隙をあけて配置される。

発明の効果

0021

請求項1の発明によれば、各不純物拡散領域の幅を一定に維持して短チャネル効果を防止するため、セルのサイズを小さくすることができる。

0022

請求項2の発明によれば、熱酸化してゲート絶縁膜を形成する際、各不純物拡散領域の幅を一定に維持しているため、短チャネル効果を防止することができる。

0023

請求項3の発明によれば、各不純物拡散領域の基板上に絶縁膜を形成した後、絶縁膜をマスクとしてゲート絶縁膜を形成することにより各不純物拡散領域の幅を一定に維持しているため、短チャネル効果を防止し、セルのサイズを小さくすることができる。

0024

請求項4の発明によれば、ゲート絶縁膜を熱酸化処理で形成することにより、セルのサイズを小さくすることができる。請求項5の発明によれば、熱酸化処理でゲート絶縁膜を形成する際、各不純物拡散領域の幅を一定に維持しているため、短チャネル効果を防止することができる。

図面の簡単な説明

0025

図1従来のマスクROMセルを示す斜視図。
図2図1のマスクROMセルの製造方法を工程順に示す断面図。
図3図2の工程に引き続き行われる製造工程を示す断面図。
図4本発明の一実施形態に従うマスクROMセルを示す斜視図。
図5図4のマスクROMセルの製造方法を工程順に示す断面図。
図6図5の工程に引き続き行われる製造工程を示す断面図。

--

0026

21p型半導体基板
22フォトレジスト
23不純物拡散領域
24絶縁膜
25ゲート絶縁膜
26ポリシリコン
26a ゲートライン

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ