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図面 (20)

課題

解決手段

ワードラインビットライン、及びプレートラインに結合されたメモリセルを有する強誘電体メモリを動作させる方法であって、該ワードライン(WLO)をターンオンさせる(t2)ステップと、該プレートライン(CPL)に電圧印加し(t1)該ビットライン(BL、BLb)上に電荷を生じさせる(t2)ステップと、該ワードライン(WLO)をターンオフする(t4)ステップと、該ワードライン(WLO)がオフである(t4〜t7)うちに、該ビットライン(BL、BLb)上の該電荷を検出する(t5、t6)ステップと、を備えることによって、強誘電体メモリを動作させる。

概要

背景

強誘電体キャパシタを用いる第1の設計は、2つのトランジスタおよび2つのを含む強誘電体キャパシタ(「2T/2C」)を含むメモリセルを利用した。強誘電体2T/2Cメモリ製品は、1996年ラムトロンインタナシナルコーポレーション(Ramtron International Corporation)FRAM(登録商標)メモリ製品データブックに示される共に記載され、参照することによって、これに取り入れられる。2T/2Cメモリは、また、「セルフリストアする強誘電体メモリ」という名称の米国特許第4,873,664号に記載され、参照することによってこれに取り入られる。2T/2Cメモリセルは、物理的レイアウトにおいて、トランジスタおよび強誘電体キャパシタがセル内に隣接するように配置された。

概要

1T/1Cの強誘電体メモリアーキテクチャ相互接続アプローチ作動方法論、検出制御シーケンス、および雑音問題を最少にするレイアウト構成を提供する。

ワードラインビットライン、及びプレートラインに結合されたメモリセルを有する強誘電体メモリを動作させる方法であって、該ワードライン(WLO)をターンオンさせる(t2)ステップと、該プレートライン(CPL)に電圧印加し(t1)該ビットライン(BL、BLb)上に電荷を生じさせる(t2)ステップと、該ワードライン(WLO)をターンオフする(t4)ステップと、該ワードライン(WLO)がオフである(t4〜t7)うちに、該ビットライン(BL、BLb)上の該電荷を検出する(t5、t6)ステップと、を備えることによって、強誘電体メモリを動作させる。

目的

効果

実績

技術文献被引用数
1件
牽制数
8件

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請求項1

ワードラインビットライン、及びプレートラインに結合されたメモリセルを有する強誘電体メモリを動作させる方法であって、該ワードラインをターンオンさせ、該プレートラインに電圧印加し該ビットライン上に電荷を生じさせ、該ワードラインをターンオフし、該ワードラインがオフであるうちに、該ビットライン上の該電荷を検出する、方法。

請求項2

該プレートラインに電圧を印加し該ビットライン上に電荷を生じさせる前記工程は、該ビットラインの電荷が検出される前に該プレートラインを脈動させる工程を含む、ことを特徴とする請求項1に記載の方法。

請求項3

該プレートラインに電圧を印加し該ビットライン上に電荷を生じさせる前記工程は、該ビットラインの電荷が検出される前に該プレートラインを階段状に変化させる(step)工程を含む、ことを特徴とする請求項1に記載の方法。

請求項4

該ビットライン上の該電荷を検出する前記工程は、該ワードラインがターンオフされた後に所定の時間間隔において実行される、ことを特徴とする請求項1に記載の方法。

請求項5

該ビットライン上の該電荷を検出する前記工程は、該ビットラインに結合された第1の入力と、参照電圧源に結合された第2の入力とを有する2重入力センスアンプによって実行される、ことを特徴とする請求項1に記載の方法。

請求項6

該ビットライン上の該電荷が検出された後に該ワードラインをオン状態に戻し、該メモリセルの初期データ状態を該メモリセルに書き戻すことを可能にする、ことを更に含むことを特徴とする請求項1に記載の方法。

請求項7

VDD電源電圧を越える電圧に該ワードラインの電圧をブートストラップする、ことを更に含むことを特徴とする請求項6に記載の方法。

請求項8

該初期データ状態が該メモリセルに書き戻された後に該ワードラインをターンオフする、ことを更に含むことを特徴とする請求項6に記載の方法。

請求項9

該ワードラインがターンオフされる前に該ビットラインがターンオフされる、ことを特徴とする請求項8に記載の方法。

請求項10

該ワードラインがターンオフされた後に該ビットラインがターンオフされる、ことを特徴とする請求項8に記載の方法。

請求項11

行と列とに配列されたメモリセルのアレイを有する強誘電体メモリを動作させる方法であって、該メモリセルの各行はワードラインおよびプレートラインに結合され、該メモリセルの各列はビットラインに結合され、読まれることが望まれているメモリセルに結合されたワードラインをターンオンし、該メモリセルに関連付けられたプレートラインに電圧を印加し、該メモリセルに結合されたビットライン上に電荷を生じさせ、該ワードラインをターンオフし、該ワードラインがオフであるうちに、該ビットライン上の該電荷を検出する、方法。

請求項12

該プレートラインに電圧を印加し該ビットライン上に電荷を生じさせる前記工程は、該ビットラインの電荷が検出される前に該プレートラインを脈動する工程を含む、ことを特徴とする請求項11に記載の方法。

請求項13

該プレートラインに電圧を印加し該ビットライン上に電荷を発生させる前記工程は、該ビットラインの電荷が検出される前に該プレートラインを階段状に変化させる工程を含む、ことを特徴とする請求項11に記載の方法。

請求項14

該ビットライン上の該電荷を検出する前記工程は、該ワードラインがターンオフされた後に所定の時間間隔において実行される、ことを特徴とする請求項11に記載の方法。

請求項15

該ビットライン上の該電荷を検出する前記工程は、該ビットラインの結合された第1の入力と、参照電圧源に結合された第2の入力とを有する2重入力センスアンプによって実行される、ことを特徴とする請求項11に記載の方法。

請求項16

該ビットライン上の該電荷が検出された後に該ワードラインをオン状態に戻し、該メモリセルの初期データ状態を該メモリセルに書き戻すことを可能にする、ことを更に含むこと特徴とする請求項11に記載の方法。

請求項17

VDD電源電圧を越える電圧に該ワードラインの電圧をブートストラップする、ことを更に含むことを特徴とする請求項16に記載の方法。

請求項18

該初期データ状態が該メモリセルに書き戻された後に該ワードラインをターンオフする、ことを更に含むことを特徴とする請求項16に記載の方法。

請求項19

該ワードラインがターンオフされる前に該ビットラインがターンオフされる、ことを特徴とする請求項18に記載の方法。

請求項20

該ワードラインがターンオフされた後に該ビットラインがターンオフされる、ことを特徴とする請求項18に記載の方法。

技術分野

0001

本発明は、一般に強誘電体メモリに関する。より詳細には、本発明は、1個のトランジスタ、1個のキャパシタ(「1T/1C」)強誘電体メモリセルアレイを採用するそれらのメモリに関する。

背景技術

0002

強誘電体キャパシタを用いる第1の設計は、2つのトランジスタおよび2つのを含む強誘電体キャパシタ(「2T/2C」)を含むメモリセルを利用した。強誘電体2T/2Cメモリ製品は、1996年ラムトロンインタナシナルコーポレーション(Ramtron International Corporation)FRAM(登録商標)メモリ製品データブックに示される共に記載され、参照することによって、これに取り入れられる。2T/2Cメモリは、また、「セルフリストアする強誘電体メモリ」という名称の米国特許第4,873,664号に記載され、参照することによってこれに取り入られる。2T/2Cメモリセルは、物理的レイアウトにおいて、トランジスタおよび強誘電体キャパシタがセル内に隣接するように配置された。

発明が解決しようとする課題

0003

図1は、2T/2Cメモリセルの概略図であり、図1は、また、その素子の物理的レイアウトが相対的に近接していることを示している。強誘電体メモリセル10は、第1の強誘電体キャパシタCCに結合された第1のトランジスタM1と、第2の強誘電体キャパシタCCbに結合された第2のトランジスタM2とを含んでいる。強誘電体キャパシタCCおよびCCbは、相補的分極状態を記憶しており、この状態はメモリセル10の単一データ状態を規定している。プレートラインPLは、強誘電体キャパシタCCおよびCCbの片側に結合され、ワードラインWLと平行に延びていて、このワードラインWLは2つのトランジスタM1およびM2のゲートに結合されている。図1の配置において、プレートラインPLに沿う1つのセルにわたる信号伝搬遅延は、そのセルから相補ビットラインBLおよびBLbへデータを転送する際の遅延に比べて著しく、相補ビットラインBLおよびBLbはトランジスタM1およびM2のソースドレインに結合されている。図1の概略図において、キャパシタCCおよびCCbのための共通電極間の接続は、プレートライン配線PLである。このプレートライン配線は、高導電性の材料であり、一般に金属導体である。さらに、メモリセル10の物理的レイアウトは、これらの素子を互いに極めて近くに配置する。

0004

図3には、セル10のような2T/2Cメモリセルの動作のためのタイミング図が示されている。相補ビットラインBLおよびBLb上に電荷を発生するために必要な制御信号は、ワードライン信号WLおよびプレートライン信号PLである。ワードライン波形12は、VCC電源(supply)の電圧接地から遷移するパルスである。プレートライン波形14、16は、所望のセンス方法に応じて、短い方のパルスか叉は長い方のパルスかのいずれかであり得る。最初に、ワードライン波形およびプレートライン波形は接地電位にある。時間t0において、ワードライン波形はハイ(high)に導き(take)VCC電源電圧レベルになり、これは、トランジスタM1およびM2を導通ターンオン)させて、強誘電体キャパシタCCおよびCCbをビットラインBLおよびBLbにそれぞれ電気的に結合する。一旦、高電圧がワードライン上に達成されると、プレートラインは、時間t1において、強誘電体キャパシタを「分極する」ように脈動される(パルス駆動される、pulse)。プレートライン波形14は、「アップダウン検出方法(センス方法)のために使用される。図10ヒステリシスループ38に関して、「アップダウン」センス方法は、「スイッチされた(切り替わった)」強誘電体キャパシタの点1から点2、そして点3に移動して発生された電荷、から、「スイッチされない(切り替わらない)」強誘電体キャパシタにおいて点3から点2に移動し点3に戻り発生された電荷、を差し引いたものを検出する。波形14は、時間t2において、ロウに至らされ接地電位になることに注目する。時間t3において、センスアンプ図1に示されていない)は使用可能化にされ(enable、エネイブル)、ビットラインBLおよびBLb上の差電荷が検出されることができ、有効な(valid)ロジック状態に変換されることができる。プレートライン波形16は、「アップのみ(up-only)」のセンス方法のために使用される。再度、図10のヒステリシスループ38に関して、「アップのみ」センス方法は、「スイッチされた(切り替えられた)」強誘電体キャパシタにおいて点1から点2へ移動するだけで発生された電荷、から、「スイッチされない(切り替えられない)」強誘電体キャパシタの点3から点2へ移動する電荷、を差し引いたものを検出する。プレートライン波形16は、t2およびt3においてハイのままであることに注目する。時間t3において、センスアンプはエネイブルにされ、ビットライン上の差電荷が検出されることができ、有効なロジック状態に変換されることができる。各々の場合において電荷はわずかに異なるけれども、セル10におけるスイッチされた強誘電体キャパシタからの電荷はスイッチされないキャパシタからの電荷よりも常に大きく、そのため、正しいデータ状態が検出されることできる。

0005

メモリセル10の全アレイにおいて、ビットラインは、真(true)/相補(complement)として対にされ、図4に図示されるように接続される。各々のブロック10は、以前に図1に示されたように2T/2Cメモリセルである。図4の配置において、ワード方向、すなわち行方向に延びる対にされた多数のプレートラインPL0〜PLNおよびワードラインWL0〜WLNがある。対応する多数の対の真/補数ビットラインBL0/BLb0〜BLN/BLbNが列方向、すなわちビット方向にある。

0006

図4のアレイに対応する物理的レイアウトを使用すると、ビットラインに沿うデータパターンは常に真・補数データ対にある。したがって、どのような論理データパターンがアレイに書き込まれようとも、ビットライン上の実際のハイ電圧およびロウ電圧を表している「1」および「0」によって記述されるようなビットライン・データパターンは、パターン「10」に加えてその補数「01」によって完全に記述される。このパターンは、ビットラインの対、例えばBL0およびBLb0、を参照するものであって、「1」および「0」の論理データ状態と混同されるべきではない。下記に参照される「1」あるいは「0」は、図1および図4に示されるビット(BL0〜BLN)とビット・バー(BLb0〜BLbN)との各対上のハイ「1」電圧およびロウ「0」電圧を表している。任意の他のより大きなセルアレイは、この基本パターンを繰り返す。図4に示されたアレイに対して16ビット/ビットバー対に対応する8つの列を仮定すると、パターン組合せは、例えば、1010101010101010、0101010101010101、1001100110011001、叉は0110011001100110であることができる。セル当たり真・補数データを有するセルレイアウト性質のために、下記の16ビットシーケンス、1111111101111111、叉は0000000010000000によって例示されるような単一のゼロを持つ全て「1」叉はその補数といった孤立ビット蓄積(accumulated)パターン、あるいは全て「1」叉は全て「0」のである蓄積パターンは決してない。再び、個別の「1」または「0」の各々は、個別のビットライン配線上の電圧を示している。

0007

しかしながら、反対の極性の場(field)において単一の「0」または「1」を有する上述されるようなパターンは、チップアーキテクチャに依存して、1T/ICメモリ設計において生成される。これらのパターンは、アレイ内のビットライン上に累積的な(cumulative)雑音を生成する。センスアンプがラッチされるとき、ビットライン間における容量性結合を通して発生された雑音は、反対の極性の単一ビットラインの動作マージンを減少させる。単一の記憶場所のために単一のビットラインBLに結合された1T/1CのDRAMセル20の概略が図5に示されている。従来の酸化物キャパシタCCの一方の側は、アクセス・トランジスタM1に接続され、他方の側は、DRAMアレイの全てのメモリセルに共通なノード22に接続されている。共通ノード22は、通常、VCC電源電圧の半分の電位、例えば、5ボルト電源電圧に対しては2.5ボルトにある。

0008

図5の1T/1CのDRAMメモリセル20の強誘電体版が図2に示されている。強誘電体メモリセル18は、単一のアクセストランジスタM1を含み、このトランジスタM1は、強誘電体キャパシタCCに結合されている。単一ワードラインWLはアクセストランジスタM1のゲートに結合され、また、単一ビットラインBLはアクセストランジスタM1のソース/ドレインに結合されている。DRAMセル20におけるような共通ノード22に代わって、強誘電体メモリセル18は、図2に示されるようなワードライン毎の個別の能動的な(アクティブな、active)プレートラインPLを含んでいる。

0009

オープンビットライン」アーキテクチャが使用される場合、1T/1Cアレイに関して前述された雑音問題が生じる。この形態において、全ての真ビットはセンスアンプの一方の側に集められ、全ての補数ビットラインはセンスアンプの反対側に集められる。オープンビットラインアーキテクチャは、図6に示されている。図6に示されたアレイは、図5DRAMの1T/1Cメモリセル20を利用する。図6のオープンビットラインは、ビットラインBL0〜BLNおよびワードラインWL0〜WLNをアレイの下部半分に含み、補数ビットラインBLb0〜BLbNおよび補数ワードラインWLC0〜WLCNをアレイの上部半分に含んでいる。ビットラインおよび補数ビットラインは、センスアンプSA0〜SANの行に結合されている。オープンビットライン構成において、ワードラインがアクセスされるとき、センスアンプの一方の側上の全てのデータは、上述された16ビットのシーケンスに示されるような単一のゼロを持つ全て「1」である場合があり、雑音を発生するという可能性がある。この雑音問題は、前述の「フォウルデット(折り重ねられた、folded)ビットライン」アーキテクチャを利用することによって解決された。

0010

フォウルデットビットラインアレイ構成図9に示され、この構成は、図7に示されたDRAMメモリセル24および図8に示されたDRAM参照セル26を利用している。メモリセル24および参照セル26のキャパシタ、アクセストランジスタ、ワードライン、およびビットラインは、チップ上において物理的レイアウトに関して近接している位置に示されている。図9のアレイに示されたフォウルデットビットライン方式においては、アレイは、WLOおよびWLEによって示される奇数ワードラインおよび偶数ワードラインから構成され、これらは、それぞれ、WLO0およびWLE0からWLONおよびWLENへ及ぶ。奇数ワードラインあるいは偶数ワードラインが付勢される(活性化される、activated)ときは常に、データが1本おきのビットライン上にメモリセル24から読み出される。偶数ワードラインあるいは奇数ワードラインはアクセスされると同時に、反対側の(opposite)奇数参照ワードラインWRO、または偶数参照ワードラインWREが、基準レベルを反対のビットラインに印加するようにアクセスされる。このフォウルデットビットライン方式を利用すると、それぞれのビットライン上のデータパターンが図4に関して前述された2T/2C設計のデータパターンと類似していることが観測されることができる。各ビットライン対BL/BLbは、2T/2C設計に対して前述されたようなデータを互い違いにし、このため、図6のオープンビットラインアーキテクチャに対して示された累積雑音パターンを除去する。

0011

強誘電体メモリの設計は、変わることなく一層高密度に向けて進歩している。代替メモリ技術コス競争性を維持するために、新しい強誘電体キャパシタは、図2に示された1T/1C強誘電体メモリセルに基づいている。強誘電体1T/1C設計では、1つの参照ワードラインおよび多数の対応するメモリワードラインがある。これは2T/2C設計の反対であり、2T/2C設計では、各メモリセルは真・補数データの対にすることで、それ自体の組み込み基準リファレンス)を本質的に有する。1T/1C強誘電体キャパシタのためのフォウルデットビットラインアーキテクチャにおけるこの共通参照ラインは、再び、図9に示された1T/1CDRAM設計と類似している。2つの間の差異は、強誘電体メモリが、DRAMにおけるように固定された電位の共通電極よりもむしろ、プレートラインの制御のために追加され、且つ分極状態を強誘電体キャパシタに再書き込みする付加ワイヤを有する、ということである。図7および図8において共通ノードCPによって示される、DRAM設計のような共通電極を利用する強誘電体キャパシタ1T/1Cメモリ設計のために提案されてきた方式がある。しかしながら、これらの方式の各々は、リフレッシュを必要とする内部セルノードの漏れ電力印加の雑音問題、および前述の問題を軽減するために必要とされる複雑な回路構成部分といった関連問題を有する。

0012

1T/1Cのフォウルデット・ビットライン・アーキテクチャが使用されると仮定すると、強誘電体メモリアレイに固有な2つの新しい雑音問題が持ち込まれる。これらの雑音問題は、ワードライン毎に個別のプレートライン、叉はワードライン対毎に共有された(shared)プレートラインを有する各メモリ行との物理的な相互接続と、作動シーケンスとの両方から生じる。

0013

第1の雑音問題は、雑音がセルからセルへ伝搬することを可能にするワードラインに沿った共有プレートラインに起因する。この第1の雑音問題は、データパターンに依存している。生成された雑音パターンは、オープンビットラインアーキテクチャDRAMに関して前述された雑音パターンと類似する。この問題は、1T/1CのDRAMメモリセルには存在せず、なぜなら、メモリキャパシタの共有の第2の電極は、全体アレイに対して共有されるからである。ワードラインがアクセスされるとき、DRAMにおけるこの共有の電極は、プレート誘起される雑音を伝搬する低抵抗経路を有するフィルタキャパシタとして役目を果たす。前述されるように、強誘電体設計で使用されるべき同じアーキテクチャ(全体アレイに対する共通の電極)に関する提案がある。しかしながら、その実現を非実用的にするこれらのアプローチに伴う重要な動作問題がある。

0014

第2の雑音問題は、検出するに先だってメモリセルから情報の読み出し中における、ビットラインの動作電圧に起因する。多くの高密度のメモリ設計において、セルを読み出すことから生じるビットライン上の電圧差を決定するために使用されるセンスアンプは、図21に示されるように、交差結合クロスカップル)型である(センスアンプ30)。しばしば、ビットライン、すなわち列方向におけるメモリセルの物理的レイアウトピッチ制約は、「LATCHP」および「LATCHN」とラベル付けされるノードが実際には多数の列にわたって共有される共有配線であることを必要とする。情報の読み出し中に、ビットライン電圧は、PチャンネルトランジスタあるいはNチャンネルトランジスタの閾値電圧、すなわちトランジスタがソースとドレインとの間に電流を伝達し始める点、を超えることができる。これらのビットライン電圧がトランジスタの閾値電圧を超えるとき、雑音は、交差結合PチャンネルデバイスおよびNチャンネルデバイスを通して共通ラッチノード(LATCHPおよびLATCHN)に伝達されることがある。そのとき、この雑音は、他の列における信号マージンに影響を及ぼすことがある。

0015

したがって、所望されることは、1T/1C強誘電体メモリアーキテクチャ、相互接続アプローチ、作動方法論、検出制御シーケンス、および上記に詳述された雑音問題を最少にするレイアウト構成である。

課題を解決するための手段

0016

本発明に従うと、各々がワードライン、ビットライン、およびプレートラインに結合されたメモリセルのアレイを有する強誘電体メモリを作動させる方法は、ワードラインをターンオンし、ビットライン上に電荷を生じさせる(establish)ようにプレートラインに電圧を印加し(energize)、ワードラインをターンオフし、ワードラインがオフである間にビットライン上の電荷を検出する、ことを含む。「アップダウン」検出方法においては、ビットライン電荷が検出される前に、プレートラインが脈動される(パルス動作される、pulse)。「アップのみ」の検出方法において、ビットライン電荷が検出される前に、プレートラインは段階状にされる。ビットライン上の電荷を検出することは、ワードラインがターンオフされた後、所定の時間間隔をおいて実行される。ビットライン上の電荷は、ビットラインに結合された第1の入力と、基準電圧を有する第2のビットラインに結合された第2の入力とを有する二重入力(dual-input)センスアンプによって検出される。メモリセルの初期データ状態がメモリセルに書き戻すことができるようにビットライン上の電荷が検出された後に、ワードラインには再び電圧が印加される。データがメモリセルに書き戻されるとき、ワードライン電圧VDD電源電圧を越える電圧にブートストラップされる。プレートラインは、メモリセルにおける両方のデータ状態の分極を可能にするようにゼロに再設定される。最初のデータ状態がメモリセルに書き戻された後、ワードラインがターンオフされる。「NRZ非ゼロ復帰、ノンリターンツウ・ゼロ、non-return to zero)」検出方法において、ビットラインがゼロに再設定される前に、ワードラインはターンオフされる。「RZゼロ復帰、リターン・ツウ・ゼロ、return tozero)」検出方法において、ワードラインがターンオフされる前に、ビットラインはゼロに再設定される。

0017

本発明の前述の目的および他の目的、特徴並びに利点は、本発明の好ましい実施例の下記の詳細の説明からよりすぐに明らかになり、その説明は、添付図面に関して進行する。

発明を実施するための最良の形態

0018

本発明によるメモリセル28は、図14に示されている。メモリセル28は、2つの1T/1C強誘電体メモリセルの組合せであり、その2つのセルは、ほぼ図14に示されるように物理的に置かれている(laid)。メモリセル28は、CPLおよびWLEとそれぞれ命名された共通の平行なプレートラインおよび共通の平行なワードラインに結合された第1の1T/1Cメモリセルを含んでいる。第1の1T/1Cセルは、またBLと命名された直交するビットラインに結合されている。第2の1T/1Cメモリセルは、また、CPLおよびWLOとそれぞれ命名された共通の平行なプレートラインおよび共通の平行なワードラインに結合されている。第2の1T/1Cセルは、また、BLbと命名された直交するビットラインに結合されている。代わりに、共通プレートラインは、図14に示されるような個別のプレートラインPLOおよびPLEに分離されることができる。

0019

メモリセル28と一緒に使用するための参照セル32は、図15に示される。参照セル32は、フォウルデットビット・ライン・アーキテクチャアレイにおいて使用され、このアレイは図18に示され、且つ下記にさらに詳述される。参照セル32は、2つの1T/1C参照セルの組合せであり、2つのセルは、ほぼ図15に示されるように物理的に配置されている(laid)。参照セル32は、平行なプレートライン、平行なワードライン、および平行なプリチャージラインに結合された第1の1T/1C参照セルを含み、これらはPRE、WREおよびPCEとそれぞれ命名されている。第1の1T/1C参照セルは、また、BLと命名された直交するビットラインに結合されている。第1の1T/1C参照セルは、ビットラインBLおよびノード34の間に結合された電流経路と、ワードラインWREに結合されたゲートとを有するNチャンネルトランジスタMREを含んでいる。第1の1T/1C参照セルは、また、VCC電源電圧およびノード34の間に結合された電流経路と、プリチャージラインPCEに結合されたゲートとを有するPチャンネルトランジスタMPEを含んでいる。第1の1T/1C参照セルは、また、ノード34とプレートラインPREとの間に結合された強誘電体キャパシタCREを含んでいる。第2の1T/1C参照セルは、平行なプレートライン、平行なワードライン、および平行なプリチャージラインにも結合されていて、これらは、PRO、WRO、およびPCOとそれぞれ命名されている。第2の1T/1C参照セルは、また、BLbと命名された直交するビットラインに結合されている。第2の1T/1C参照セルは、ビットラインBLbとノード36との間に結合された電流経路と、ワードラインWROに結合されたゲートとを有するNチャンネルトランジスタMROを含んでいる。第2の1T/1C参照セルは、VCC電源電圧とノード36との間に結合された電流経路と、プリチャージラインPCOに結合されたゲートとを有するPチャンネルトランジスタMPOを含んでいる。第2の1T/1C参照セルは、また、ノード36とプレートラインPROとの間に結合された強誘電体キャパシタCROを含んでいる。下記にさらに詳述されるように、プレートラインPROおよびPREは、参照プレートラインドライバによって個別に駆動されることができ、または単に接地されることができる(図18を参照)。

0020

1T/1C強誘電体メモリのためのフォウルデット・ビットラインアーキテクチャが、図18に示されている。参照セル32の行が示されていて、このセル32は、ワードライン制御信号およびプレートライン制御信号WRO、WRE、PCO、およびPCEを有する。参照セル32に関連付けられた参照プレートラインPROおよびPREは、図18において接地されるように示されている。メモリセル28のアレイが示されていて、そのアレイは、ワードライン信号WLO0〜WLONおよびWLE0〜WLENと、共通プレートライン信号CPL0〜CPLNとを有する。相補ビットライン対BL0/BLb0〜BLN/BLbNは、センスアンプSA0〜SANの行に結合されている。

0021

2T/2Cメモリアレイと1T/1Cのフォウルデット・ビットラインアーキテクチャとの間の鍵となる差異の1つは、ワードラインがアクセスされるとき、1T/1C設計におけるメモリセルからのデータは、一本おきのビットライン、すなわち全ての「奇数」ビットラインまたは全ての「偶数」ビットラインのいずれか、に転送される。そのとき、これは、信号を全く持たない他のビットライン、すなわち偶数ビットラインあるいは奇数ビットライン、をそのままにする。したがって、強誘電体メモリアレイに付加された少なくとも2つの参照ワードラインWROおよびWREがある。「偶数」ビットがアクセスされるとき、一方が採用され、「奇数」ビットがアクセスされるとき、他方が採用される。奇数データセルがアクセスされるとき、偶数参照セルは、WREを通してアクセスされ、偶数ビットライン上に参照情報を置く。逆のことが、偶数データセルをアクセスするために行われ、つまり、奇数参照セルがWROを通してアクセスされる。発生された基準レベルによって、ビットライン対間に接続されたセンスアンプは、記憶された情報の極性を決定できる。

0022

強誘電体メモリセルに格納された情報を決定するいろいろな方法がある。これらの全ては、分極状態を決定するために、強誘電体デバイスに印加されるべき電圧を必要とする。上述された2T/2C設計において、データ状態は、各セルにおいて真および相補の強誘電体キャパシタを比較することによって決定される。1つの強誘電体キャパシタは、電圧を印加する際にダイポール切り替わり大量の電荷を発生するような方向に設定されたダイポールを有する。第2の強誘電体キャパシタは、相補状態に設定されて、このため、電圧が印加されるとき全く切り替わり(スイッチング)が生じない。この切り替わりがないことは、少量の電荷を生成する。これらの電荷は、メモリアレイ内のビットラインのキャパシタンスにわたって分配される(share)。これらの電荷は、式Q=CVによって記述される電荷およびキャパシタンスの関係を介して電圧差を達成する。

0023

しかしながら、1T/1C設計に関しては、メモリセルの分極状態は基準レベルと比較され、格納された値を決定する。基準レベルは、スイッチング状態非スイッチング状態との間のどこかである。ここに記述された特定の基準は、電荷を分配すること(share)を利用する。強誘電体メモリの動作を理解するためには、強誘電体キャパシタの電圧応答を理解することは有益である。これは、図10に示されたヒステリシスループ38を再び参照することによって最もよく示される。示されたヒステリシスループ38は、入力電圧、通常は正弦波、に対する図11に示されるようなソウヤー・タワー(Sawyer-Tower)回路40の出力電圧プロットである。図11において、負荷キャパシタCLの値は、強誘電体キャパシタあるいはデバイスCFの値に比較して大きく、このため、電圧の大部分が強誘電体デバイスの両端に現れることを可能にする。(2T/2Cあるいは1T/1Cに適用可能な)強誘電体メモリにおけるデータの検出は、ソウヤー・タワー回路と同じ原理を利用する。メモリの場合では、ビットラインは、負荷キャパシタンスCLを示し、そして、ビットラインは電圧が強誘電体メモリセルキャパシタCFに印加されるときにビットラインにわたって最大の信号を発生するように最適化される。

0024

一旦、データが強誘電体メモリセルに書き込まれると、強誘電体キャパシタは2つの可能な状態の1つにおかれる(left)。再び、図10を参照すると、これは、ヒステリシスループ38のグラフ上の点1あるいは点3のいずれかにある。正の電圧に関して、点1によって規定される分極状態を有する強誘電体デバイスは、ここでは論理「1」データ状態として命名され、点3におかれたキャパシタは論理「0」として規定される。電圧が図11のソウヤー・タワー回路40に印加されるとき、キャパシタが点1で開始する場合、そのとき、電圧が点2へ増加するにつれて、ダイポールは切り替わり(スイッチングし)始め、電荷QSを生じる。同様に、キャパシタが、図10ヒステリシス38の開始点3にある場合、そのとき、電圧が点2に増加するつれて切り替わり(スイッチング)が起こらず、電荷QNSが生じる。メモリセルに関して、これらの電荷は、スイッチングQS条件(term)および非スイッチングQNS条件のそれぞれを示している。どのキャパシタがこの配置(arrangement)においてスイッチング条件を保持するかに応じて、データ状態は、論理「1」あるいは論理「0」のいずれかである。1T/1C設計に関しては、点1から点2へ、あるいは点3から点2への、各データ状態は、メモリセルからの電荷を基準レベルに比較することによって、格納された「1」あるいは格納された「0」のそれぞれに対応する。キャパシタをパルス駆動する(pulsing、脈動する)の方向は、図10のヒステリシス38の対称性に見られるように問題にされない。論理データ状態の取り決めだけが変更される必要がある。強誘電体キャパシタがヒステリシスループ38の位置1に残され、また負のパルスがデバイスに印加される場合、そのとき、スイッチングは、点1と点4との間のQ−V応答引き続く際に示されるように全く生じない。同様に、キャパシタがヒステリシスループ38の点3に対応する状態におかれ、また負のパルスが印加される場合、Q‐V応答は点3から点4へであり、そして、スイッチングが生じ、それは、丁度、正のパルス駆動の逆である。

0025

ビットライン上に達成された電圧は、上述されたソウヤー・タワー回路動作にあるのと同じように、強誘電体キャパシタに格納されたデータ状態に依存する。メモリの場合、ビットラインの物理的レイアウトによって決定されたビットラインキャパシタンスは、負荷CLと等価である。この負荷の値は、信号差最大量をセンスアンプに供給するように最適化される。最適化は、強誘電体キャパシタの電圧電荷応答によって決定される。負荷の値(すなわち、ビットラインキャパシタンス)が制御されることができる方法の1つは、2進増分(2進インクリメント、binary increment)で列に沿って接続された列の数を変えることによる。「1」データ状態に関して、セルキャパシタは切り替わり、スイッチ(switched)電荷QSを生じる。得られる電圧は、「0」データ状態を表している非スイッチ(non-switched)電荷QNSに対する電圧よりも大きい。この例に関しては、奇数ワードラインWLOがアクセスされるので、電荷はビットバー(bit bar)ラインに印加される。同時に、ワードラインWLOがアクセスされ、参照ワードラインWREはアクセスされ、そして、参照セル32は、実際のメモリセル28から反対のビットライン上に参照電荷を設ける(establish)ように使用される。達成された参照電荷は、「1」レベル電圧と「0」レベル電圧との間にある。

0026

参照セル動作
強誘電体デバイスがCMOS回路と一緒に集積されるとき、所定の望ましくない特性はしばしば生じる。これらの特性は、2つの異なる方法で図12および図13に示されている。図12において、これらの特性は、X軸、すなわち電圧軸に沿ってヒステリシスループ39のシフトによって示される。さらに、これらの特性は、対数スケールの時間に対する電荷Qとして図13に示される。これらのシフトの正味の結果は、強誘電体デバイスが発生する電荷が時間および作動条件とともに変わることである。この電荷移動は、デバイスが通常の作動条件の下でさらされる温度変動から生じる。さらに、電荷における変化は、強誘電体デバイスに加えられた電圧の方向および時間の結果として生じ得る。電荷におけるこれらの変化は、設計上におけて動作マージンを減らす好ましくない変動を生じる。参照セルに関連付けられた変動を最少にするために、時間/温度および電圧の印加に関する電荷の変動を取り除くことは有益である。図13に示されたグラフは、2つの条件に対する強誘電体電荷の変動を示している。第1は、印加電圧に関する電荷の劣化である。「電圧」と示された電荷減少の第1の部分は、電荷のこの低下を示している。デバイスが温度偏位を受ける場合、「温度」と示される電荷の増加が生じる。所与の電圧の極性に対する電荷に関して、その最初の値に戻るか、あるいは増加するかの傾向がある。図15に示された参照セルは、プリチャージデバイスMPEおよびMPOを追加し、この問題を最少にする。強誘電体メモリが始動されるときは常に、強誘電体参照セルキャパシタは、直ちにバイアス下に置かれる。これによって、強誘電体デバイスの電荷は、図13曲線の第1の部分に沿って移動する。これは対数スケールであるので、強誘電体デバイスは、起動パワーアップ、power up)の時間中に平衡状態に到達し始める。さらに、引き続く各々のプリチャージサイクル中に、強誘電体参照セルキャパシタCREおよびCROは、バイアス/プリチャージの下であり、図13の「安定」と示された曲線の平坦な部分に沿って作動する。その曲線の「安定」部分には、典型的には、数百マイクロ秒で到達するが、達成するためには1ミリ秒までかかるかもしれない。しかしながら、この時間の間隔は、他のプロセス要因のみならず、使用される強誘電体材料に非常に依存している。

0027

図15に示されたこの参照構成の他の長所は、動作の簡単さである。基準レベルは、サイクルの開始において既に確立され、必要とされる唯一の制御は、トランジスタMPEあるいはMPOのいずれかに対して関連プリチャージ信号PCEあるいはPCOをターンオフする(切り替えてオフ状態にする)ことにある。それで、参照セルは、通常のメモリセルのようにアクセスされることができる。さらに、所望でないならば、プレート制御信号あるいはプレート制御信号を提供する必要がないので、レイアウトおよび関連制御ロジック簡単化される。

0028

本発明の設計のための参照セル32によって発生された電荷は、下記のように決定される。図15を参照するに、強誘電体キャパシタCREあるいはCROは、通常のメモリセル28と類似してメモリアクセスデバイスMREあるいはMROに接続されている。付加のPチャンネルデバイスMPOあるいはMREは、セルの内部ノード34あるいは36をVCC電源レベル(一般的には3.0、3.3、あるいは5.0ボルト)に初期化するために強誘電体キャパシタCREあるいはCROに接続されている。この初期設定は、制御信号PCEあるいはPCOを介して生じる。奇数ワードラインがアクセスされる場合、偶数参照セルは、偶数ビットラインのレベルを設定するために使用される。したがって、偶数のセル32の参照は、図10のヒステリシスループ38の点2に対応する状態に残されたままにされる。最初に、プリチャージ信号PCEがターンオフ(turn off)される。次に、参照ワードラインWREは活性化され(電圧印加され)、強誘電体キャパシタCRE上に格納された電荷はビットラインのキャパシタンスと分配される(共有される、shared)。ビットラインのキャパシタンスは参照セルキャパシタンスよりも大きいので、得られる電圧は減少する。ビットラインの最終電圧Vfを決定するための関係は、次のようになる。
Vf=(Vbl×Cbl+Vcre×Cre)/(Cre+Cbl) [1]
下記の定義が式[1]に対して当てはまる

0029

Cbl=ビットラインキャパシタンス
Cre=強誘電体セルキャパシタンスであり、
Cre=Qcre/Vcreとして定義される
Vcre=強誘電体セル両端の電圧
Vbl=ビットライン電圧(この場合、「0」ボルト)。

0030

図10のヒステリシスループ38を利用すると、強誘電体キャパシタは、点2から点3の方へ移動して、線形な、非スイッチング電荷QNSをビットラインに供給し、基準レベルを生じさせる。強誘電体キャパシタがメモリセルキャパシタとして同じサイズであるとすると、そのとき、「0」値、すなわちメモリセルからの非スイッチング値は、参照セルとちょうど同じ電荷をビットラインに供給する。メモリセル28に関しては、供給された電荷は、点3から点2に移動するものとして図10のヒステリシスループ上38に示され、参照セル32に関しては点2から点3に移動するものとして示される。ビットラインのキャパシタンスは全て同じであるので、したがって、キャパシタサイズが同じであるならば、結果として得られる電圧はQ=CVの関係を介して同一である。データ状態の検出を可能にするように基準レベル電荷を設定するために、参照セルキャパシタCREあるいはCROは実際のメモリセルキャパシタよりも面積が大きくされる。キャパシタンスは下記の関係によって面積に直接に関係している。

0031

C=(Afε0εf)/tf [2]
下記の定義が式[2]に対して当てはまる。

0032

Af=強誘電体キャパシタ面積
ε0=自由空間の誘電率(permittivity)
εf=強誘電体材料の誘電率
tf=強誘電体材料の厚さ。

0033

参照セルキャパシタの面積は、メモリセルにおいて、スイッチングQSの「1」レベルと非スイッチングQNSの「0」レベルとの間に必要とされる所望のマージンによって決定される。メモリにおいて使用される強誘電体材料のスイッチング値QSが作動サイクルと共に疲労する傾向、つまり時間にわたって衰退する傾向があるならば、最終参照レベルは参照セルキャパシタ値を適当に調整することによって、「0」電荷レベルにより近く設定されることができる。

0034

第2の参照オプション
本発明は、マスクプログラム可能な(マスクプログラマブル)第1の基準の変更であり得る第2の参照のオプションを含んでいる。このオプションに関して、PチャンネルデバイスMPOおよびMREは、参照強誘電体キャパシタCROおよびCREから物理的に切り離される。プリチャージデバイスMPEおよびMPOは、回路から取り除かれたことを示すために図16に示されていないことに注目する。また、プレートライン、つまりCROあるいはCREの下部電極端子は、接地(ground)から切り離され、下記に詳述される、図33に示されたプレートドライバセルと同じである参照プレートドライバセルによって能動的に(actively)駆動される。この第2の参照オプションは、唯一の差が点2から点3まで図10のヒステリシスループ38を横切る代わりに、この第2の参照オプションは点3から点2までループを横切るという状態で、本来第1の参照オプションとして参照ビットラインWROおよびWRE上に達成される同じタイプの線形強誘電体キャパシタンス条件(term)になる。

0035

この第2のオプションの基準のための参照制御信号に関連するタイミングは、図15に示された電荷分配基準(電荷共有基準)とは異なる。パルス駆動される図16のプレート基準のためのタイミング図が図17に示されている。図16の参照セル33および図17のタイミング図を参照すると、動作は下記のとおりである。偶数参照セルが使用されると仮定すると、時間t0において、参照ワードラインWREはゼロボルトからVCC電源レベルまで脈動される(パルス駆動される)。時間t1において、参照プレートラインPREは、ゼロボルトからVCC電源レベルまで脈動され(パルス駆動され)、時間t2に示されるような基準信号レベルを達成する。時間t3において、参照ワードラインWREは、下記により詳細に記載されるようにプレートライン雑音を分離するようにゼロボルトにされる。時間t3において、図示されていないセンスアンプは、ラッチされ、メモリセルに格納されたデータ状態に基づいて、ビットラインの1つを電源レベルVCCに駆動する。時間t5において、参照ワードラインWREは、情報をメモリセルに再記憶して戻すために再び電圧印加される(再付勢される)。サイクルの終わりにおいてゼロボルトに設定される場合に関しては、これはメモリセルがゼロ復帰の場合(RTZ)であり、ビットラインは時間t6においてゼロボルトに設定される。時間t7において、参照プレートラインPREは、参照ワードラインWREがまだ活性である状態で、接地に戻される。これは、参照セルに関する分極状態が常に同じ方向のままであること、および、参照プレートラインPCEが接地に駆動される前に基準ワードラインWREがターンオフされるならば、生じる参照セルにおけるアンダーシュートを避けること、を保証する。これは、図16の参照セル33の疲労を避ける。時間t8において、参照ワードラインはゼロボルトに駆動され、サイクルを完了する。任意の破線の波形が、非ゼロ復帰の場合(NRTZ)に図17に示されている。正確に作動する参照セルに関してはビットラインが最初に接地(ゼロボルト)に理想的には設定されること、および、図17に示されるように参照セルがそれぞれのビットラインから分離される前に参照プレートラインはまた接地に理想的には戻されること、に注目することは重要である。

0036

メモリセル動作
図18に示されたメモリアレイにおいてメモリセルをアクセスするためのタイミング図が図20に示されている。個別メモリセル28および参照セル32は、図14および図15のそれぞれを参照して前述された。ビットラインBL0/BLb0〜BLN/BLbNは、0ボルトに初期設定され、それから時間t0において3値状態(tri-stated)あるいは浮動状態フローティング、floating)のままにされる。参照セルのプリチャージ信号PCEは、時間t0においてハイに駆動される。代表的なワードラインWLOおよび参照ワードラインWREは、時間t1において電圧印加され、対応するプレートラインCPLは時間t2で脈動される(パルス駆動される)。時間t3において、図21に示されたセンスアンプ30は、LATCHPノードおよびLATCHNノードを脈動すること(pulsing)によってラッチされる。LATCHPノードが上昇するにつれて、交差結合ビットラインBL/BLbは、各ビットライン上にある電圧に応じて、ビットラインの中の1つを電源(power supply rail)の方へ駆動し始める。ワードラインはなおアクティブであるので、アクセスされたメモリセルの内部セルノードはビットライン電位に従う。ワードラインに沿ったデータパターンが、前述されるように、「1」の場(フィールド)における単一の「0」であるならば、そのとき、メモリアレイ内のセルに付いた1本以外の全てのビットラインは上昇し始める。逆に、1本以外の全ての逆のビットラインは接地電位近くのままである傾向を示す。全てのビットラインが上昇するにつれて、全てのメモリセル内部ノードが上昇する。図14のメモリセル28は、メモリキャパシタCC0およびCC1を介してアレイの共通プレートラインCPLに直接つながれる。これによって、多くの電荷は共通プレートラインに結合される。プレートラインドライバは、有限の「オン(導通)」抵抗のものであり、したがって、プレートラインを電源レベルに正確に保持できないが、ビットライン遷移の速度およびプレートラインドライバのインピーダンスに依存して、プレートラインがわずかに正の偏位を有することを可能にする。

0037

この結合(coupling)は、図19の簡略化された図面を参照することによってより良く理解できる。この図では、プレートライン42は、抵抗性セグメントR1、R2、からRNまでを含む抵抗性ラインによって表される。プレートライン42のための導体は金属であってもよいが、相互接続部に関連付けられた、なお若干の抵抗がある。プレートラインドライバ44には、PチャンネルデバイスMPDにある有限の「オン」インピーダンスがある。ビットラインBL1〜BLNの内の多数が上昇するにつれて、プレートライン42も上昇する。この信号は、そのとき、逆のデータ状態にロウのままでいることを試みているワードラインに沿う単一のビットラインに結合された1つの強誘電体キャパシタを通して結合し戻される。ビットラインに対するセルの比に依存して(強誘電体メモリ設計に対しては、一般には低い)、大きな雑音信号は、プレートラインを通してこのビットラインに結合されることができ、セル信号を妨害し得る。参照プレートラインおよびメモリアレイプレートラインがゼロ抵抗を通して一緒に結合されることができるならば、この信号は共通モードである。しかしながら、これは実用的でない。参照のためのプレートラインは、通常、アレイの一方の端に置かれ、また、実際には、別個ドライバを有することがあり、このため、さらにメモリアレイプレートラインからその別個のドライバを分離している。

0038

プレートライン雑音を最少にする解決策
2つの可能な解決策が、プレートライン雑音を最少にするために存在し、その1つは2つの別個の具体化を有する。1つの解決策は、プレートラインを非常に低い抵抗経路と一緒に接続し、この経路時定数Tc(プレートラインの抵抗×キャパシタンス:Tc=Rp×Cp)が、ラッチするビットラインの端の速度(edge rate)よりも非常小さくなるようにすることにある。これは、いくつかの理由に関して実用的でない。1つの理由は、その時定数を満たすほど低い抵抗の電気的接続部を形成することは物理的に困難であるいうことである。第2の理由は、参照セルのレイアウトを過度に複雑にすることである。

0039

第2の解決策は、この雑音機構をビットラインから分離することにある。この分離は、2つの異なる方法で実行できる。第1のものは、メモリアレイとセンスアンプとの間に分離デバイスを置くことにある(本発明の譲受人に譲渡され、参照することによってここの組み込まれる、題名が「ビットラインキャパシタンス分離を含む強誘電体に基づくRAMの検出方式」の米国特許第5,381,364号を参照)。本発明の教示は、容量性負荷の分離を指向している。しかしながら、この分離技術は、余分の制御ワイヤチップレイアウトに追加する。全電源レベルをメモリセルに書き戻すことが必要である場合、PチャンネルデバイスおよびNチャンネルデバイスの両方が、理想的にはビットラインからセンスアンプを分離するために使用されるべきである。これは、しばしば、強誘電体メモリアレイに関連付けられるビットラインの狭いピッチにおいて実現することが困難である。

0040

ここに記載された分離のための第2の方式は、雑音結合を防止するために、センスアンプをラッチするに先だって、選択されたワードラインをターンオフする(オフに切り替える)ことによって雑音結合を分離することにある。

0041

図24のタイミング図を参照すると、続く作動シーケンスは、検出するに先だって、選択されたワードラインWLOおよび参照ワードラインWREをターンオフすることによって雑音結合を分離するためのものである。共通プレートラインCPLは、「アップ専用」モード(実線)あるいは「アップダウン」(点線)モードにおいて、時間t2で脈動され、参照情報が時間t3で参照セルから適切なビットラインに転送され、それから、メモリアレイのためにアクセスされたワードラインWLOおよび参照ワードラインWREは、時間t4において接地にされる。それで、これは、セルキャパシタおよび参照キャパシタ、ならびにビットラインに対するアクセスデバイスを通して共有プレートライン(参照プレートラインおよびメモリアレイプレートラインの両方)に沿って転送される雑音を分離する。

0042

ワードラインをターンオフをすることに関連する付加的な遅延を最少にするために、クランプデバイスが、ワードラインに沿って追加される。図30に示されたこのクランプデバイス59は、ワードラインクロックが接地に駆動されると同時にターンオンされる(導通される、オン状態に切り替えられる)。クランプ59の鍵となる特徴は、ワードラインワイヤを接地に至らせるために必要な時間間隔を縮小する際に、最大の利益を得るように、クランプ59がワードラインに沿って配置されるということである。WLワードラインの相互接続部はしばしばリフラクトリ(高融点)金属であるので、その放電に関連付けられた著しい遅延があり得る。クランプ59は、最少の時定数を達成するために、図29のワードライン・デコーダドライバ回路58から対向する端に一般には位置される。さらに、全ての未選択ワードラインは既に接地電位に能動的に保持されているので、クランプデバイス制御信号CLMPは、特別のタイミングあるいはデコードを全然必要とせず、全体的に経路付けられることができ、このため、全レイアウトおよび制御ロジックを簡単にする。

0043

図24を再び参照すると、センスアンプは時間t5においてラッチし始める。ワードラインは、そのとき、情報をメモリセルに再記憶し戻すために時間t7において再び電圧印加(再活性化)される。所与のワードラインに沿う全てのデータが、ワードラインが時間t4でターンオフされる前に、ビットラインにいつ転送されたかを決定するために適当な提供(provision)が行われるべきである。さらに、ワードラインが再活性化される前に、ワードラインが時間t6で再活性化され、またプレートラインが前述のような内部セルノードを通して雑音を結合するとき、センスアンプは、ひっくり返されない(overturn)適切な差信号を有することを必要とする。

0044

センスアンプ雑音
図18のメモリアレイおよび図21のセンスアンプのための制御ラインに関連付けられた下記の信号は、図22のタイミング図に示されている。すなわち、メモリセルワードラインWLO、参照セルワードラインWRE、共通プレートラインCPL、参照セルプリチャージラインPCE、ビットBLおよびビットバーBlb、並びにビットラインおよびセンスアンプ・イネーブル(enable)制御線LATCHNおよびLATCHPである。時間t0に先だって、全ての信号はLATCHN信号を除いてロウである。時間t0において、参照セルプリチャージラインはハイに導かれる。時間t1において、メモリのためのワードラインWLO、および参照セルワードラインWREは、ハイに導かれる。時間t2において、共通プレートラインはハイに導かれる。時間t3において、メモリセル強誘電体キャパシタおよび参照セル強誘電体キャパシタからの電荷の情報は、対応するビットラインに転送された。メモリセル強誘電体キャパシタおよび参照セル強誘電体キャパシタから情報を電荷転送することによって生成された電圧レベルが、図21に示されたセンスアンプ30の交差結合デバイスの閾値を超える場合、雑音は、共通ラッチノードLATCHPおよびLATCHNに沿って他のセンスアンプに結合される。

0045

センスアンプ雑音を最少にする解決策
共通ラッチノードがアレイにおいてビットラインの一組から他方の組に雑音を伝達するセンスアンプ雑音問題を解決するために、LATCHPノードおよびLATCHNノードのための別個のラッチトランジスタを用いて各センスアンプがラッチすることを分離することが必要である。センスアンプの分離は、図23に示される。しかしながら、トランジスタM5およびM6のゲートが駆動されるので、図24において、図22に関してラッチ信号の極性は反転され、これは論理反転を追加することに注目する。修正されたタイミング図は図24に示されている。LATCHP信号およびLATCHN信号は、LCTP信号およびLCTN信号のそれぞれと取り換えられる。図24において、ビットラインBLおよびBLbの電圧もまた示される。

0046

次に、図24のタイミング図、図23のセンスアンプ31、図14のメモリセル28、および図15の参照セル32を参照すると、下記のタイミングシーケンスが記述される。時間t0以前、全ての信号は、LCTN信号を除いてロウである。時間t0において、PCEプリチャージ信号はハイに至り、LCTN信号はロウのデータ状態に対するその遷移を開始し始める。時間t1において、代表的な奇数ワードラインWLOおよび偶数参照ワードラインWREはハイに至らされる。時間t2において、共通プレートラインCPLはハイに至らされる。実線CPL波形は「アップのみ」検出のために使用され、(時間t2とt3との間で見られる)破線CPL波形は「アップダウン」検出のために使用されることに注目する。ハイ論理状態に遷移するCPL波形に応答して、電圧はBLビットラインおよびBLbビットライン上に形成される。実線ビットラインの跡は、「アップのみ」CPL波形に応答するビットライン電圧であるのに対して、点線ビットラインの跡は「アップダウン」CPL波形に応答するビットライン電圧である。BLb波形は、「1」データ状態を有するメモリセルによって発生された信号であり、BL波形は、参照セルによって発生された信号である。時間t4において、WLOおよびWREワードラインは、本発明に従う雑音分離を施されるようにロウに至らされる。時間t5において、LCTP信号はロウに至らされ、この信号はセンスアンプのラッチを開始する。時間t6において、LCTN信号はハイに遷移を開始し、この遷移は時間t7において完了される。時間t7において、十分な論理状態がBLラインおよびBLbライン上に達成される。時間t7で、WLOワードラインおよびWREワードラインが再びハイに至らされる。WLO波形は、ロジック状態を強誘電体メモリセルキャパシタに十分再書き込みするためにVCC電源レベルを越える電圧へブートストラップされることに注目する。時間t8において、共通プレートラインはロウに駆動される。時間t9において、LCTP信号はハイに至らされ、図示されないビットラインプリチャージタイミング信号が電圧印加され、この信号は、ビットラインを初期のロウ電圧状態にリセットする。時間t10において、ワードラインはロウにされる。時間t9上から動作する実線は、「ゼロ復帰(RTZ)」検出方法のオプションを表し、それによってワードラインがターンオフされるときにメモリセルに電荷が全然残されない。他の「非ゼロ復帰(NRTZ)」検出方法は、破線LCTP波形および時間t9上から動作するBLb波形によって表され、それによって電荷はワードラインがターンオフされる時に、ロジック1データ状態メモリセルに残る。RTZあるいはNRTZ方法のいずれかを本発明の雑音分離検出方法において使用できる。

0047

強誘電体1T/1Cメモリブロック
図25は、単一メモリコアアレイ46を示す強誘電体メモリのためのブロック図を示している。このブロック図は、メモリアレイ46とインタフェースする必要がある基本的な直接の周辺回路構成部分を示している。図25に示されたブロックは、図27図30および図33図38を参照してより詳細に図示され、記載されている。

0048

本発明のメモリアレイは、前述されたようなフォウルデット・ビットラインアーキテクチャを使用する。図25に示された1T/1Cメモリのメモリコア46は、図27および図28に示された個別のメモリセルおよび参照セルを行と列に配置することによって形成される。各メモリセルMcは、一対の1T/1Cメモリセルから構成されている。これらのメモリセルは図27に示されている。1T/1Cメモリセルの一方は偶数ワードラインWLEに接続され、他方の1T/1Cメモリセルは奇数ワードラインWLOに接続されている。図25に示された構成において、所望ならば、別個のプレートラインが使用できるけれども、共通プレートラインCPL0〜CPLNはメモリセルの隣接行との間で共有されることにさらに注目すべきである。フォウルデット・ビットラインアーキテクチャに加えて、図25のメモリアレイは、ツイストねじれた、twisted)ビットラインもまた採用する(図25に図示せず、図32を参照)。ビットラインをツイストすることは、適切に検出するために4つの参照行の使用を必要とする。8つの代表的な参照セルブロック48は、図25のブロック図に「REFCELL4X」としてラベル付けされる。各参照セルブロック図は、図28の回路図においてより詳細に示される。各RefCell4X参照ブロック48は、2列および2参照行に、つまり2つのビットライン対の組50(BL/BLb)、叉は4つの全ビットラインに、接続されている4つの個別の参照セルを含んでいる。4つの個別の1T/1C参照セルのための詳細回路構成図が、図28に示されている。ワードラインがメモリセルMcに対してアクセスされるときは常に、ブロック48の適当な参照セルは、ビットラインが一緒に対にされるために、相補ビットラインに接続されている。1つのビットラインは1つのメモリセルMcに接続され、隣接ビットラインはブロック48の1つの参照セルに接続されている。参照セルの接続は、アクセスされた特定のワードラインの位置に基づいて、論理的に決定される。アレイ46におけるメモリセルの物理的レイアウトは、各ワードラインWLがあらゆる他のビット上のメモリセルをアクセスするようなものである。

0049

ビットライン対50は、図25のブロック図に示されるように、ブロック52の2つのセンスアンプに接続されている列を備える。センスアンプブロック52のための詳細な回路構成図が、図35に示されている。各センスアンプブロック52は、2列、すなわち2つのビットライン対50に役割を果たす(serve)個別の2つのセンスアンプを含んでいる。センスアンプは、ラッチドライバ53によって駆動され、ドライバ53はLCTP駆動信号およびLCTN駆動信号を供給する。ラッチドライバ53のための詳細な構成図が図38に示されている。アレイ46の下部にあり、列方向にさらに延びるのは、ビットライン50をゼロボルトに初期設定するデバイスを含む「BITPRECHRG」とレベル付けされるブロック54である。ビットラインプリチャージ構成図が、図36に関して下記にさらに詳細に図示され、また記述される。図25最下部において、8列が、「COLUMNDECODER8X」とラベル付けされる列デコーダ56に接続されている。デコーダブロック56に対する構成図は、図37に示され、下記にさらに詳述される。列デコーダ56は、8ビットライン対、すなわち列50につながり選択ワードラインに対する出力されたデータをバイト(8ビット)で他の周辺回路に転送する。

0050

ワードラインWLは、「WLDEC」とラベル付けされるワードラインデコーダブロック58によって選択され、駆動される。ワードラインデコーダのための構成図は、図29に示され、下記にさらに詳述される。同様に、参照ワードラインWREおよびWROは、「REFDEC」とラベル付けされる参照ワードラインデコーダブロック60によって選択され、駆動される。参照ワードラインデコーダのための構成図は、図34に示され、下記にさらに詳述される。各ワードラインデコーダ58は、選択される場合、アレイのプレートラインドライバ62も選択する。プレートラインドライバ62は「PLTDRV」とラベル付けされる。プレートラインドライバ62のための詳細な構成図は、図33に示され、下記にさらに詳述される。図25に示されたアレイ構成に関しては、プレートラインCPL0〜CPLNは、隣接行の対に対して共通である。それで、各共通プレートラインCPL0〜CPLNは、それぞれのPLTDRVプレートドライバ62によって駆動される。

0051

オプションの参照プレートラインドライバは、図25のブロック図に示されていない。プレートドライバは、所望ならば、メモリアレイプレートラインと同様に参照プレートラインを駆動するために使用でき、叉は参照プレートラインは単純に接地されることができる。いずれかの機能は、メモリチップ上で金属マスクを用いてプログラム可能(metal-mask programmable)であり、所望ならば、ないしは他の方法でプログラマブルである。パルス駆動オプションが望まれる場合、プレートラインドライバ回路62のようなプレートラインドライバ回路が使用され、これは図33に示されている。

0052

図25のブロック図に示されたプリチャージドライバ68は、適当なタイミングおよび機能を有する任意の標準CMOSドライバ回路を利用できる。プリチャージドライバ68は、強誘電体参照キャパシタを初期化するために使用される図25におけるPCO0、PCE0、PCO1、およびPCE1とラベル付けされた制御信号を駆動するために使用される。

0053

次に、図26を参照すると、実際のメモリチップレイアウトに非常によく類似している1T/1Cメモリのブロック図が示されている。2つのメモリコア46があり、またWLDECワードラインデコーダ58がプレートドライバ62に結合された2組の出力を有することに注目する。ワードラインデコーダ58は、2つのメモリコア46間に置かれる。プレートドライバ62は、実際には、メモリコア46内に間隔(図26に図示せず、図32で最もよく分かる)をおいて配置されている。デコーダの両組がどちらかの側において対称的にメモリコア46を駆動することは、参照行ラインデコーダ60およびメモリアレイワードラインデコーダ58の個別の概略図から分かる。

0054

図25および図26に示された、ブロックのための個別概略図が示され、構成、タイミング、および動作が、図27図30および図33図38に関して下記にさらに詳述される。

0055

次に、図27を参照すると、図25に示されたMcメモリセルブロックを備える2つの1T/1Cメモリセルが示されている。第1のセルは、強誘電体キャパシタCF1に結合されたアクセストランジスタM1を含んでいる。トランジスタM1は、BLビットラインおよびWLOワードラインに結合されている。強誘電体キャパシタCF1は、CPL共通プレートラインに結合されている。第2のセルは、強誘電体キャパシタCF2に結合されたアクセストランジスタM2を含んでいる。トランジスタM2は、BLbビットラインおよびWLEワードラインに結合されている。強誘電体キャパシタCF2は、またCPL共通プレートラインに結合されている。セルにおける特別の(extra)ワイヤWLESおよびWLOSに注目する。これらのワイヤは、ワードライン全体の遅延を減少させるためにセルレイアウトにおいて使用される分路(shunt)ポリシリコンワイヤであり、図40および図41に関して下記により詳述される。WLESワイヤおよびWLOSワイヤは、実際のワードワイヤに平行に伸び、レイアウトにおいて追加の空間を全く加えない。WLESワイヤおよびWLOSワイヤは、プレートドライバおよびワードラインデコーダの接続部で起こるようなアレイ内の開路切れ目、break)において、およびアレイの縁においてのみ接続されている。

0056

次に、図28の参照セル構成図を参照すると、動作および構成は図15に関して前述されのと同じである。構成図は、4つの別個の1T/1C参照セルを含んでいることに注目する。第1の参照セルは、強誘電体参照キャパシタCR1のみならず、NチャンネルトランジスタMR1およびPチャンネルトランジスタMR2を含んでいる。第2の参照セルは、強誘電体参照キャパシタCR2のみならずNチャンネルトランジスタMR3およびPチャンネルトランジスタMR4を含んでいる。第1および第2の参照セルは、参照ワードラインWRE、参照プレートラインPRE、および参照プリチャージラインPCEに結合されている。第1の参照セルは、ビットラインBLb0にも結合され、また、第2の参照セルは、ビットラインBLb1にも結合される。第3の参照セルは、強誘電体参照キャパシタCR3のみならず、NチャンネルトランジスタMR5およびPチャンネルトランジスタMR6を含んでいる。第4の参照セルは、強誘電体キャパシタCR4のみならず、NチャンネルトランジスタMR7およびPチャンネルトランジスタMR8を含んでいる。第3および第4の参照セルは、参照ワードラインWRO、参照プレートラインPRO、および参照プリチャージラインPCOに結合されている。第3の参照セルは、ビットラインBL0にも結合され、また、第4の参照セルは、ビットラインBL1にも結合されている。

0057

図15に関して説明されているように、図28に示された参照セルの主要な機能は、Mc強誘電体メモリセルによって生成された論理0と論理1との間に設定された電荷分配される(charge-shared)基準電圧をビットライン上に供給することにある。図15および図28に示された参照セルのためのタイミング図が、図24に関して示された。本発明に従う参照セルのためのレイアウトは、図43図46に関して後述される。

0058

次に、図29を参照すると、ワードラインデコーダは、標準的なデコードをすること、選択されていないワードラインのためのクランプ、全電源電位をワードラインに印加するためにブートストラップすること、を提供する。ワードラインデコーダの基本動作は、本発明の譲受人に譲渡され、名称が「低電圧ブートストラップ回路」の同時係属特許出願第08/663,032号に記載されていて、これは参照することによってここに組み込まれる。図29のワードラインデコーダ回路は、ブートストラップが適用されるとき、ワードラインクロックWLCLK1L、WLCLK2L、WLCLK1R、およびWLCLK2RをワードラインWLEおよびWLOから分離する手段も備えている。ワードライン分離は、制御信号CTLによって達成される。

0059

図29に示されたワードラインデコーダ回路58は、トランジスタM1〜M22、およびラッチを形成するインバータN23およびN24と、を含んでいる。PチャンネルトランジスタM1は、プリチャージ制御信号PCBを受け、NチャンネルトランジスタM2〜M4はアドレスライン信号AX、AY、およびAZを受ける。ノード64における出力は、ラッチN23、N24の動作によって維持される。トランジスタM5およびM6は、その電源端子CTL信号によって制御されるインバータを形成する。トランジスタM7、M11、M15およびM19は、トランジスタM8、M12、M16、およびM20のゲートが選択されたWLEワードラインおよびWLOワードラインをブートストラップすることを可能にする分離トランジスタである。ワードラインドライバ回路は、対称的であり、この回路はメモリアレイの左側部分および右側部分のために2つの奇数ワードライン信号および2つの偶数ワードライン信号を供給することに注目する。ワードラインデコーダ58は、また、4つのワードラインクロック信号WLCLK1L、WLCLK1R、WLCLK2L、およびWLCLK2Rを受けて、これらの信号は、所望のワードラインを選択する。

0060

プレートライン・セグメンテーション区分化
強誘電体メモリの設計において大きなセルのアレイを組み立てる際に、利用されるアーキテクチャに考慮を払うべきである。強誘電体メモリは、強誘電体メモリセルの分極を可能にするために、従来のDRAMに対して余分の制御ワイヤ、すなわちプレートラインに関する付加的要求を有する。強誘電体メモリにおける電力消費は、一般にビットラインキャパシタンスの充電あるいは放電によって主要に占められる。これは、DRAMにおける電力消費の特性に類似している。本発明に従う、プレートラインをセグメント化(区分化)することに関し、また1T/1C強誘電体メモリのためのアレイアーキテクチャ全体に関する方式は後述される。プレートラインの区分化(セグメンテーション)およびメモリブロックの分割は、強誘電体メモリセルに対する全体の疲労要求を減少させ、加えて、生成されるチップ作動電力および電流の過渡状態を減少させる。

0061

図31は、1メガビットメモリのための全チップアーキテクチャである。本発明の同じアーキテクチャ方式は、所望のように、より高密度あるいはより低密度に容易に拡張される。図31に示されたアーキテクチャは、メモリを各々が256Kの4つの主要ブロック110に分割し、そこにおいて、「K」は1024の2進値を示し、すなわち10進形式で全部で262,144ビットである。各主要ブロック110は、両方向においてメモリアレイ部108を対称的に分割し、また駆動するワードラインデコーダ112を含む。ワードラインデコーダ112は、512行の中の1つを選択する能力があり、さらに左半分あるいは右半分のメモリアレイ108のいずれかを駆動するために選択されることができる。デコードすると、右半分あるいは左半分のメモリアレイのいずれかで256列の選択を可能にする。

0062

図32は、図31のワードラインデコーダ112およびメモリアレイ108の1つの更なる細部を示している。図32は、さらに、メモリアレイ108を4つの列セクション114、センスアンプ116の4つのブロック、参照行118の4つのブロック、プレートラインドライバ120の4つのブロック、ビットラインプリチャージ回路122の4つのブロック、および列デコーダ124の4つのブロックに、メモリアレイ108を分割することを示している。同様に図32に示されているのは、グローバルデータライン130のみならず、ローカルI/Oライン126、「MA」とラベル付けされる8つの主センスアンプ128である。図32に示された各プレートドライバ回路120は列セクション114を駆動する。各列セクション114が64個の列/ビットライン対を含んでいることに注目することは重要である。プレートラインドライバ120は、図32に示されるように、チップ面積の最少使用を考慮にするために列セクション114間のワードラインに沿った2つの場所に一緒に対にされる。さらに、この配置は、256列の全ワードライン長に沿った列セクション114の4つのセグメントのうちのいずれか1つを駆動する際における遅延を最適化する(最少にする)。このような方式でプレートラインドライバ回路を対にすることによって、いろいろな制御回路およびパワーバス経路付け(routing)を共有することが、使用されたチップ面積全体を減少させることを可能にする。メモリアレイ108の1つの列セクション114のみを駆動する4つのプレートドライバ120の1つを選択すると、メモリセルに印加される疲労が減少する。前述の方式は、ワードラインに沿ってアクセスされた全セルに対してプレートラインに電圧印加したので、選択されたワードラインに沿う全セルを疲労にさらす

0063

図31を再度参照すると、特定のワードラインデコーダ112が4つの主ブロック110の1つにおいてアクセスされるときは常に、右半分あるいは左半分のメモリアレイ108のいずれかがアクセスされる。図32の列セクション114の4つのブロックの全256個の強誘電体メモリセルが活性化され、これは強誘電体メモリセルをビットラインに接続する。このワードラインに沿って、列セクション114の唯一つが、アクティブモードに在るそのセンスアンプ116、プレートドライバ120、列デコーダ124およびビットラインプリチャージブロック122を有する。残りの3つの列セクション114が妨害されないことを確実にするために、残りのビットラインプリチャージブロック122はアクティブのままにされる。さらに、これらのブロックのためのプレートドライバ120、センスアンプ116および列デコーダは、またオフ(非導通)に保たれる。これは、たとえ強誘電体メモリセルが活性化されたワードラインを介して関連ビットラインに接続されるとしても、メモリセルの分極状態を撹乱するように電圧電位が印加されることは全然ないことを確実にする。選択された列セクション114だけが活性化されるために、このような方式でプレートラインを区分(セグメント)化し、且つさらにセンスアンプをデコードすることによって、全電力消費が大幅に減少される。可能な256列のうちの64個だけがプレートラインセグメントによって駆動され、プレートライン全体の遅延が16倍も減少される。R(プレートラインの抵抗)およびC(強誘電体メモリセルおよびプレートラインワイヤのキャパシタンス)の両方が1/4だけ減少される。これは、RC遅延全体を1/4×1/4、すなわち1/16に減少させ、チップ電力が大いに減少し、アクセス時間が改善される。

0064

各列デコーダブロック124は、ローカルI/Oライン126の共通の16のワイヤの組(8つの真/相補の対)とインタフェースする。これらのローカルI/Oライン126は、信号をビットラインから列デコーダを介して8つの主アンプ128に転送する。それから、これらの主アンプ128は、図31の全て4つの主ブロック110にインタフェースする8つのグローバルデータライン130上に駆動する。

0065

したがって、本発明は、セグメント(区分)化されたプレートライン方式を利用する。このセグメント化プレートライン方式は、電力消費の減少、面積消費の減少、メモリアクセス時間の減少、通常の回路動作中の強誘電体記憶キャパシタによって予測される(seen)読み出し/回復サイクルの数の減少を可能にする。本発明は、ワードライン長の1/4であるプレートラインセグメント長を利用するけれども、ワードラインセグメントの長さよりも小さいプレートラインセグメントを生じるワードラインのいかなる細分割(subdivision)も同様な長所を達成する。面積効率に対するプレートドライバ性能の間のトレードオフの詳細な分析は、ワードライン長に関連するプレートセグメントの最適な細分割を予測するために行われることができる。セグメント化されたプレートラインの方式は、選択プレートラインセグメントに接続された列だけが読み出され、再記憶されるので電力消費の減少を可能にし、このため、これらの列だけがそのそれぞれのセンスアンプのエネイブル化を必要とする。列センスアンプによるビットラインキャパシタの駆動は、一般的には、強誘電体メモリのための作動電流の最大の一因であるので、著しい電力減少が可能である。選択ワードラインに接続されているが、選択プレートラインセグメントに接続されない全てのビットラインは、接地電位に保持されたままであり、これは、非アクティブなプレートセグメントと組合されて、これらの非選択されたプレートラインセグメントに付いている強誘電体キャパシタに撹乱を全く生じない。ワードラインデコーダブロックがN個のプレートラインセグメント毎に1回繰り返されるだけであるので、面積が節約される。プレートドライバによって見られる容量性負荷はより短いプレートラインセグメントのためにより小さくなり、非セグメント方式に比べて何分の一のキャパシタンスだけを生じるので、アクセス時間が減少される。これは著しく、なぜなら、プレートラインセグメントの実効的なキャパシタンスは、本来的に高誘電率を持つ複数の強誘電体キャパシタに接続されているためにかなり高くなることがあり、本発明におけるようにプレートラインがセグメント化されないならば、インピッチの(ピッチにあった、in-pitch)プレートドライバセルが提供できるよりも非常に多くの電流駆動容量を要求する。プレートラインセグメントがないとしたら、選択プレートラインの立ち上がり時間あるいは立ち下がり時間は、セグメント化を用いて実現された立ち上がり時間あるいは立ち下がり時間よりも著しく高く、プレートラインエッジスルーレートは、プレートラインエッジがメモリのアクセスおよびサイクル時間のクリティカルパスに含められるので、回路全体の速度に対して重要である。強誘電体キャパシタは、選択プレートラインセグメントに付いているこれらのセルだけが破壊読み出し動作を経験する点で、ほとんど疲労を経験せず、この動作は、関心のあるセルに存在するデータ状態に依存して、読み出し(質問、interrogation)を経験するキャパシタの分極状態を切り替えることを伴うことがあり、この読み出しは、信頼できる不揮発性データ記憶素子としてのキャパシタの実際の残留寿命において減少を生じる。

0066

共通プレートラインドライバ回路62のための概略図が、図33に示されている。複合論理ゲートは、望ましくないデータ依存雑音の影響を軽減するために検出に先だって選択ワードライン(WLOあるいはWLE)をロウに駆動することを本発明が必要とするという事実と、共通プレートライン方式との両方とを矛盾なくするように生成された。共通プレートラインを選択することは、選択ワードラインデコーダ58からの信号WLEあるいはWLO、加えてPLCLKを利用することによって達成される。アドレスをデコードすることは、前述の細分化されたプレートラインセグメント方式とつじつまのあったPLCLK信号を生成する際に使用される。PLCLK入力は、プレートドライバブロック62を通して垂直に延び、プレートラインおよびワードラインに垂直であるがビットラインに平行である。この信号は、2つの機能、すなわち、共通プレートラインに対するタイミング制御と、適切なプレートラインセグメントの選択とを提供する。論理的には、その回路は、ワードライン入力WLEおよびWLOのOR機能、このOR出力とPLCLK入力との間のAND機能が続き、最後に、増加された電流駆動とともにCPL出力に適切なデータ状態を与えるインバータが続く。出力インバータ(M10、M11、およびM12)およびインバータN1で構成されているラッチがある。これは、まさに検出に先だってたとえ選択ワードラインWLEあるいはWLOがロウに駆動されるとしても、プレートラインセグメントCPLがVCCに保持されるべきであるという要求に対処する(address)ことが必要とされている。信号のこの組合わせは、「アップのみ」検出中に生じ得る。ラッチは、また、非選択ワードライン対に取り付けられたプレートドライバに対しても必要とされ、すなわち、WLEおよびWLOはロウであり、この対はアクティブなPLCLK信号と共にメモリブロック内にあり、つまりPLCLKはハイに駆動される。論理(ロジック)ゲートの出力は、この入力の組に対してフローティングである(浮いている)ので、ラッチは、出力ノードCPLが接地に能動的に保持されることを確実にする。

0067

複合OR/ANDロジックゲートは、NチャンネルトランジスタM4〜M6のみならずPチャンネルトランジスタM1〜M3を含んでいる。トランジスタM1およびM4、およびトランジスタM2およびM6のゲートは、WLO信号およびWLE信号のそれぞれ受ける。PLCLK信号は、トランジスタM3、M5、およびM7のゲートによって受けられる。出力インバータ/ドライバ回路は、インバータN1、PチャンネルトランジスタM12、およびNチャンネルトランジスタM10およびM11を含んでいる。別個のNチャンネルトランジスタM10およびM11は、金属マスクによるプログラマム可能な(metal-mask programmable)駆動のために示されている。理解されるように、WLEあるいはWLOのいずれかがハイであり、且つPLCLKがハイである場合、CPLノードはハイにのみ駆動されることができる。これはラッチを反転させ(overturn)、CPLをハイに駆動する。一旦この事象が生じると、PLCLKは、WLEあるいはWLOの状態とは無関係に、CPLをロウに駆動するためにM3を介してラッチを反転させる。これは、適切に機能する「アップダウン」検出方法を考慮している。

0068

参照ワードラインデコーダ60のための概略図が、図34に示されている。この回路は、図29に関連して前述されたワードラインデコーダ回路58と類似している。ワードラインデコーダ58と参照ワードラインデコーダ60との動作間の1つの差異は、デコーダのアドレス指定を伴うことである。参照デコーダ60を選択すると、どのワードラインが選択されるかに基づいて、正しい参照セルが接続されることを確実にすることは重要である。他方で、動作は規則的なアレイワードラインデコーダと同じである。回路構成図は、ワードラインデコーダ回路58のための回路構成とも実質的に同じである。

0069

2つのセンスアンプ52のための概略図が、図35に示されている。個別のセンスアンプの各々は、前述のように雑音分離のために2つの個別のラッチデバイスM6およびM5、あるいはM14およびM13を利用し、LCTN信号およびLCTP信号によってそれぞれ駆動される。NチャンネルトランジスタM3およびM4、またはM11およびM12、並びにPチャンネルトランジスタM1およびM2、またはM9およびM10は、交差結合ラッチ回路を形成する。NチャンネルトランジスタM7、M16およびPチャンネルトランジスタM8、M15は、示されるように個別のセンスアンプ間に接続されている。トランジスタM7は、トランジスタM3のソース/ドレインと、隣接センスアンプ上の同等のトランジスタのソース/ドレインとの間に結合される。トランジスタM8は、トランジスタM2のソース/ドレインと、隣接センスアンプ上の等価なトランジスタのソース/ドレインとの間に結合される。トランジスタM7、M8およびM16、M15は、「ピン止めデバイス」と呼ばれる。これらのデバイスは図25のブロック図には現れず、常にオフ(非導通)である。トランジスタM7およびM16のゲートは、接地に結合され、トランジスタM8およびM15のゲートは、VCC電源の電圧に結合されていることに注目する。トランジスタM7、M8およびM16、M15は、レイアウトにおいて隣接の拡散を互いから分離するために、また、トランジスタM3〜M4、M1〜M2、M11〜M12、およびM9〜M10のソース/ドレイン拡散容量が平衡バランス)されるようにミスアライメントに伴う寄生容量のバランスを考慮するために使用される。したがって、交差結合のPチャンネルおよびNチャンネルのトランジスタM1〜M4およびM9〜M12の配置および積み重ね(stacking)は重要であり、図51のみならずレイアウト図47図50に関連して下記にさらに詳述される。デバイスの物理的なレイアウトは、別個のラッチデバイスM5、M6およびM13、M14の追加を可能にし、トランジスタM1〜M4あるいはM9〜M12が1列のピッチに垂直に積層されるとするならば、固有の抵抗性の非平衡も除去する。

0070

ビットプリチャージ回路54のための概略図が、図36に示されている。NチャンネルトランジスタM1、M2、M3およびM4は、プリチャージビット線のためのPRCHプリチャージ信号を受ける。トランジスタM5およびM6は、非導通であり、隣接ビットラインの拡散層を分離するために、また前述のようなミスアライメントに伴う容量の平衡を考慮するために使用されるレイアウトの補助物(aid)である。

0071

列デコーダ56のための概略図が、図37に示されている。列デコーダ56は、単一(片側)NチャンネルトランジスタM1〜M16を、完全N・P形の伝達ゲートでない伝達ゲートとして使用する。このため、読み出しおよび書き込みは、VCC−VTN(VTNはNチャンネルトランジスタ閾値電圧)の電圧振幅に制限される。しかしながら、単一Nチャンネルトランジスタゲートは、列のきついピッチを持つ回路設計により適している。NチャンネルトランジスタM17〜M24のゲートは、EQ制御ワイヤにつながれる。これらのデバイスは、隣接の列間に配置された分離デバイスの半分(1/2)である。さらに、分離デバイスは、マスクのミスアライメントによって引き起こされる容量のアンバランスを解決するレイアウト補助物のために使用される。トランジスタM17〜M24は、読み出しサイクルの開始において隣接ビットライン間に等しい電圧を保持するために使用される平衡化(equilibration)トランジスタである。個別の列アクセスデバイスの物理的な積層およびレイアウト配置は重要であり、図52に関連して下記にさらに説明される。このレイアウトは、列レイアウトピッチがきつい場合に、よりよいビットライン間およびI/0間のキャパシタンスおよび抵抗性のバランスおよび一致(マッチング)を考慮している。トランジスタM33〜M40は、他方の半分の分離デバイスであり、接地に結合されたゲートを有する。それらは、隣接ビットラインを電気的に分離するために使用される。トランジスタM25〜M32が、I/0ラインIO0〜IO7およびIOb0〜IOb7を分離するためにさらに使用される。

0072

センスアンプ制御信号のための電圧階段を発生するラッチドライバ回路ラッチドライバ53のための詳細構成図が、図38に示され、関連タイミング図は図39に示されている。

0073

強誘電体メモリにおけるセンスアンプのラッチの感度を最適にするために、最初にラッチされる交差結合のラッチ速度を注意深く制御することが必要である。接地にプリチャージされたビットラインを有する強誘電体メモリの場合、Pチャンネルデバイスが最初にラッチされる。交差結合のPチャンネルデバイスの共通ソースに電圧をゆっくり印加すればするほど、益々ラッチの感度は良くなる。特定の設計に適合する、アクセス時間/性能とラッチ速度との間にトレードオフがある。メモリは、ラッチパルス波形を調整する(tailor)ためにセンスアンプレイアウトにおいて使用される共通ラッチノードを利用した。典型的には、ラッチノードはドライバ回路に対する大きな容量性負荷を示している。したがって、これによって、ラッチノードが、小さいデバイスによって最初に駆動され、非常にゆっくり動き、最大信号感度を与えることができた。それから、このドライバは、より大きなドライバと並列にされ、ラッチ処理を完了し、ハイのビットラインと電源との間に低いインピーダンス経路を与える。強誘電体メモリ設計において述べられたように、各センスアンプ毎に別個のラッチデバイスを提供することが必要である。2つの理由のために、センスアンプレイアウトにおいて各ラッチノードのために2つの別個のラッチデバイスを含むことは実用的でない。1つの理由は、好ましくないレイアウト面積の増加である。第2の理由は、第1のラッチパルスを用いて感度を著しく改善するために十分に小さいデバイスを提供することは非常に困難である。単一のラッチトランジスタのサイズを選択する際に、1つの妥協に達するべきである。

0074

図38に示された本発明のラッチドライバ53を利用すると、各センスアンプにおいて2つの別個のPチャンネルラッチデバイスに関する要求が除去されることができる。ドライバ53は、階段状(stair-stepped)電圧をラッチ制御ワイヤLCTPに供給する。この階段状電圧は、最初に非常に小さいターンオン電圧をラッチデバイス制御ワイヤLCTPに供給する。この小さいターンオン(導通)電圧は、小さいトランジスタの導通と同じ効果を有する。時間が進むにつれて、この電圧は階段状に続き、ターンオン電圧を急速に増加させる。これは、変化するゲート電圧をラッチデバイスに供給し、このため、各階段に関して、ハイを開始しロウになる変化するインピーダンスを提供する。これによって、センスアンプは、遅延あるいは回路複雑性を持つことなく、最大信号感度を提供できる。ドライバ回路構成部分の各段は、ラッチトランジスタに対して電圧を1回に1デバイス閾値で階段状にするダイオードスタックをターンオンさせる(導通させる)。これによって、連続的なアナログ出力アンプの複雑な回路を避けると同時に、さらにゲート電圧に対して適当に制御された階段を与える。ラッチ53は、パルスの極性およびダイオードデバイスを単に反転し、VCCから接地へあるいは接地からVCCへのいずれかの階段を生成することによってPチャンネルあるいはNチャンネルのいずれかに対して使用できる。

0075

次に、図38の概略図を参照するに、ラッチドライバ53は、センスアンプイネイブルAEN信号およびGLCTP信号によって駆動され、LCTNおよびLCTPのセンスアンプ駆動信号を提供する。第1の段は、LCTN信号を生成するためのインバータN1およびN2、NORゲートN3、およびトランジスタM1〜M3を含んでいる。図39のタイミング図に示されているように、LCTN信号は、SAEN信号によって発生され、且つGLCTN信号から遅延される正方向に進むパルスである。内部的に発生されたGLCTN信号が時間t4においてハイになるとき、LCTN信号が発生される。残りの回路は、LCTP階段信号およびGLCTN信号を発生するために使用される。これは、NANDゲートN4と、インバータN5〜N7と、NORゲートN8と、インバータN9〜N11と、NORゲートN12と、トランジスタM4〜M10とを含んでいる。NANDゲートN4は、SAEN信号およびGLCTP信号を受けて、インバータN5を通ってPチャンネルトランジスタM9のゲートを駆動する。ダイオード接続のトランジスタM4〜M6で構成される第1のダイオードスタックは、時間t2〜t3においてノードLCTPに接地電位より大きい3つの閾値電圧降下に等しい電圧を最初に生成する。所望のように調整できるインバータN9およびN10によるプログラム可能な遅延の後、ダイオード接続トランジスタM7およびM8で構成されている第2のダイオードスタックは、時間t3〜t4においてノードLCTPに接地電位より大きい2つの閾値電圧降下に等しい新しい電圧を生成する。NORゲートN12を通した第2の遅延の後に、LCTPノードは接地に駆動される。図38のタイミング図を再び参照すると、階段電圧波形LCTPを見ることができ、全VCC電圧から3VTNへ、2VTNへ、そして最後に接地電位に遷移する。時間t4において、GLCTN信号が発生され、順にLCTN信号をトリガする(始動する)。時間t5において、LCTN信号はハイに駆動される。

0076

メモリセル抵抗性分路レイアウト
2つの1T/1Cメモリセルに対するレイアウトが、図27の概略図に対応する図40に示されている。下記の構造が図40のレイアウトで見ることができる。すなわち、2つの実線の矩形70は、トランジスタM1およびM2の下地(underlying)構造を形成するN+不純物を添加された活性(アクティブ)領域を示している。メモリセル境界72は、点線の矩形によって規定され、メモリアレイを形成するように行方向および列方向に繰り返される。WLOワードライン、WLOSワードライン、WLESワードライン、およびWLEワードラインが、メモリセルにわたって行方向に延びるポリシリコン/シリサイドライン74として示されている。WLOワードライン74および一方のアクティブ領域70の交差部がM1トランジスタ(太い矩形の内部にあり、「M1」と示されている)を形成し、WLEワードライン74および他方のアクティブ領域70の交差部がM2トランジスタ(太い矩形の内部にあり、「M2」と示されている)を形成する。図40のレイアウトは、また下記を含む。すなわち、典型的には窒化チタン(TiN)で形成され、セルキャパシタをアクセストランジスタに接続するために使用されるローカル相互接続部76、およびセルのCF1強誘電体キャパシタおよびCF2強誘電体キャパシタに対するキャパシタサイズを規定する白金上部電極78Aおよび78Bである。S字状の実線の特徴物80は、2つの層、すなわち、キャパシタCF1およびCF2の両方に共有される白金最下部電極、および両方のキャパシタとの間でも共有されるチタン酸ジルコン酸鉛(「PZT」)強誘電体層を規定する。BLビットラインおよびBLb相補ビットラインは、セルの横切って列方向に延びる金属ライン88として認定される。金属ラインは、一般的にはアルミニウムあるいはアルミニウム/銅/シリコン合金である。最後に、6つの正方形接点86が示され、ローカル相互接続部とソース/ドレインとの間、ローカル接続部と上部電極との間、およびアルミニウムとソース/ドレインとの間、の接触を可能にする。

0077

メモリセルのレイアウトにおいて、メモリトランジスタのゲートは、ワードラインのための電気接続部を提供する相互接続ワイヤとして使用される。使用されるゲート材料は、一般的にはポリシリコンである。この材料は、しばしば高度抵抗性であり、大きなメモリセルのアレイ(すなわち単一ワードに沿う多数の列)をアクセスする場合に著しい遅延を生成し得る。しばしば、ポリシリコンは、遅延の全体を減らすためにある種のリフラクトリ材料(高融点材料)と組み合わされ、加えてより高レベルの相互接続部によって分路されるようにてもよい。図40に示された強誘電体メモリセルの本発明に従うレイアウトのために、WLESおよびWLOSとラベル付けされる追加のワイヤは、レイアウト面積の追加の不利益ペナルティ)なしにセルに加えられる。

0078

次に、図41のブロック図を参照すると、代表的な8×8のメモリセルのアレイが示されている。アレイ内において各メモリセルMcに延びるWLOワードライン、WLOSワードライン、WLESワードライン、およびWLEワードラインが示されている。WLOワードラインワイヤおよびWLOSワードラインワイヤは、ノード82に一緒につながれ、WLEワードラインワイヤおよびWLESワードラインワイヤは、ノード84に一緒につながれている。2つのワードラインを結合する分路ノード82および84は、アレイ内に切れ目(break)を生じることに注目する。WLOワードライン、WLOSワードライン、WLESワードライン、およびWLEワードラインは、全てポリシリコンの同一レベル上にあるが、セルにおいて物理的に間隔をおいて離れていることに注目する。これらの4つのワードラインは、本発明において異なる金属あるいはポリシリコン層で形成されない。図40に示されたレイアウト、およびノード82および84に結合された分路ワードラインを有する図41のブロック図は、ワードラインのRC遅延の全体を減少させ、チップ性能を改善する。

0079

代表的な8×8のメモリセルのアレイを使用する他のレイアウト図が、図42に示されている。各メモリセルブロック72は、図40に示された2つのメモリセルに等価である。図42において、メモリセルブロックの最下部行は、図40に示されたメモリセルと同じ向きに配置され、セルは行方向に沿って再生成されることに注目する。最下部行の真上のメモリセルの行において、セルの向きは行方向に沿って反転される。メモリセルの次の行において、元の向きが回復される。したがって、パターンはアレイを通して繰り返される。

0080

参照セルレイアウト
2つの参照セルのためのレイアウトは、図43および図44の2つの部分(REF1およびREF2)に示され、図28の概略図の一方の半分に対応する。図43に示されたREF1部は、図28のトランジスタMR5およびMR7、並びに強誘電体キャパシタCR3およびCR4に対応する。図44に示されたREF2は、図28プリチャージトランジスタMR6およびMR8に対応する。

0081

下記の構造が、図43内の参照セルのREF1部のレイアウトにおいて認識されることができる(以前に使用された同じ識別番号のいくつかが、同じ層を識別するためにここに使用される)。すなわち、実線の2つの領域70は、トランジスタMR5およびMR7の下地の(underlying)構造を形成するN+不純物をドープされたアクティブ領域(活性領域)を示し、参照セルの境界90のREF1部は点線の矩形によって規定され、WRO参照ワードラインおよびWROS参照ワードラインは、行方向に参照セル部を渡って延びるポリシリコン/シリサイドライン74として示されている。WROワードライン74と一方のアクティブ領域70との交差部は、(太線の矩形の内側にあり、「MR5」と示されている)MR5トランジスタを形成し、またWROワードライン74と他方のアクティブ領域70との交差部は、(太線の矩形の内部にあり、「MR7」と示されている)MR7トランジスタを形成する。図43のレイアウトは、また、典型的には窒化チタン(TiN)で形成され、またセルキャパシタをアクセストランジスタに接続するために使用されたローカル相互接続部76、並びに参照セル内のCR3強誘電体キャパシタおよびCR4強誘電体キャパシタに対するキャパシタサイズを規定する白金上部78Cおよび78D、を含む。実線の特徴部80は2つの層、つまり、キャパシタCF3およびCF4の両方に共有される白金下部電極と、両方のキャパシタとの間においてもまた共有されるチタン酸ジルコン酸鉛(「PZT」)強誘電体層と、を規定する。ビットライン、BL0、BLb0、BL1、およびBLb1は、セルを横切って列方向に延びる金属ライン88と同定される。金属ラインは、一般的には、アルミニウム、又はアルミニウム/銅/シリコン合金である。最後に、6つの正方形のコンタクト(接点)86が示され、これらは、ローカル相互接続部とソース/ドレインとの間、ローカル接続部と上部電極との間、およびアルミニウムとソース/ドレインとの間、の接触を可能にする。

0082

下記の構造は、図44の参照セルのREF2部のレイアウトにおいて認識されることができる。すなわち、実線の2つの領域70は、プリチャージトランジスタMR6およびMR8の下地の構造を形成するP+不純物がドープされたアクティブ領域を示し、参照セルの境界92のREF2部は、破線の矩形によって規定され、PCOプリチャージラインは、行方向に参照セル部を渡って延びるポリシリコン/シリサイドライン74として示されている。PCOプリチャージライン74とアクティブ領域70の2つの支脈枝部分、leg)との交差部は、(太線の矩形の内側にあり、「MR6」および「MR8」とラベル付けされている)MR6トランジスタおよびM8トランジスタの両方を形成することに注目する。図43のレイアウトは、ローカル相互接続部76、並びにビットラインBL0、ビットラインBLb0、ビットラインBL1、およびビットラインBLb1の延長部分(extension)のために使用される金属ライン88も含んでいる。最後に、8つの正方形接点86が示され、これらはローカル相互接続部とP+アクティブ領域との間、ローカル接続部とアルミニウムとの間、およびアルミニウムとP+アクティブ領域との間、の接触を可能にする。

0083

本発明の1T/1Cメモリアレイのレイアウトにおいて、ビットラインピッチは狭い。下記にさらに詳述され、示された参照セルを置くこと及び折り重ねること(folding、折り返すこと)によって、追加のデバイスを組み込むと、プリチャージされ、電荷分配された基準が生成されることができる。ビットラインワイヤおよび相互接続の配置およびねじり(ツイスト)によって、レイアウトがピッチにぴったり合うことが可能になり、プリチャージおよびセルアクセスのために低い抵抗経路を提供することが可能になる。

0084

次に、図45を参照するに、REF1部およびREF2部が、メモリチップ上に配置されているように示されている。8つの個別の参照セルは、2列(ビット/ビットバーの対)のために必要とされる。図45の左から右へ、第1のREF1部には第1のREF2部が続く。第2のREF2部には第2のREF1が続く。第1のREF1部およびREF2部の配置は、図43および図44のレイアウト図におけるものと同じである。第2のREF2部は、列方向に反転され、第2のREF1部は、行方向および列方向の両方に反転される。図45の左から右へ続くパターンは、合計8つのREF1部およびREF2部を全部そろえる(complete)ように繰り返され、8つの個別の参照セルの全部を形成する。しかしながら、当該技術分野で知られているように、ビットがツイストされた(bit-twisted)メモリセルアレイの適切なデコードを確実にするために、4つの参照セル部の第1のグループと4つの参照セル部の第2のグループとの間のBL0ビットラインおよびBLb0ビットラインのねじり(twist)がある。

0085

次に、図46のブロック図を参照すると、参照セルの代表的なアレイが示されている。アレイにおいて各参照セルブロック48へ延びるWRE参照ワードライン、WRES参照ワードライン、WRO参照ワードライン、およびWROS参照ワードラインが示されている。WRE1参照ワードラインワイヤおよびWRES1参照ワードラインワイヤは、ノード94Aにおいて一緒に連結されている。2つの参照ワードラインをつなぐ分路ノードが、アレイの切れ目(開路)で生じることに注目する。参照ワードラインの全ては同じレベルのポリシリコン上にあるが、セルにおいて物理的に間隔が離されていることも注目する。ワードラインは、本発明においては、異なる金属あるいはポリシリコン層から構成されていない。ノード94A〜94Dにおいてつながれた分路(シャント、shunt)ワードラインを有する図46に示されたレイアウトは、参照ワードラインのRC遅延の全体を減少させ、チップ性能を改善する。

0086

センスアンプレイアウト
強誘電体メモリ設計において、セルアーキテクチャは、ビットラインピッチが狭く、ワードラインピッチが幅広いようなものである。これは、センスアンプの交差結合デバイスをピッチに合わせて(in pitch)相互接続することを非常に困難にする。以前のレイアウトは、垂直な方向へデバイスを積層することによってこれを達成した。この型のレイアウトは、あるビットラインにおいて、その隣接ラインと異なる抵抗性経路を追加する。この抵抗は、アンプの固有感度を減少させる不均衡を生成する。本発明に従うデバイスの物理的配置は、別個の「P」および「N」ラッチデバイスの追加だけでなく、従来技術の抵抗不均衡も除去することを可能にする。このレイアウトは下記にさらに詳述され、図47図50に示される。

0087

2つのセンスアンプに対するレイアウトが図47図50に示され、図35の概略図に対応している。2つのセンスアンプに対するレイアウトは、4つのレイアウト部(レイアウトセクション)SA1、SA2、SA3、およびSA4に分割され、これらは、アレイ内において繰り返される。各レイアウトセクションSA1〜SA4は、メモリセルの2列によって決定されるレイアウトピッチに合う。

0088

下記の構造が、図47図50のレイアウト部において認識されることができる。すなわち、実線の2つの領域70は、このセクションにおけるセンスアンプトランジスタの下地の構造を形成するN+又はP+ドープされた(doped)アクティブ(活性)領域を示し、SA1に対するメモリセル境界96、SA2に対するメモリセル境界98、SA3に対するメモリセル境界100、およびSA4に対するメモリセル境界102は、破線の矩形によって規定され、BLb1ビットライン、BLb0ビットライン、BL1ビットライン、BL0ビットライン並びにLCTPラッチラインおよびLCTNラッチラインは、列方向にセンスアンプセクションに渡って延びるポリシリコン/シリサイドライン74として示されている。トランジスタは、レイアウト部SA1〜SA4においてラベル付けされ、各部は下記のように4つのトランジスタを含む。つまり、図47に示されたSA1は、PチャンネルトランジスタM1、M2、M5、およびM8を含み、図48に示されたSA2は、PチャンネルトランジスタM9、M10、M13、およびM15を含み、図49に示されたSA3は、NチャンネルトランジスタM3、M4、M6、およびM7を含み、図50に示されたSA3は、NチャンネルトランジスタM11、M12、M14、およびM16を含む。図47図50のレイアウトは、また、破線の境界によって識別されるローカル接続部76、およびビットラインの部分を形成するのみならず、接地及びVCC電源に接続する金属の領域およびライン88を含んでいる。金属ラインおよび領域88は、典型的には、アルミニウム、又はアルミニウム/銅/シリコン合金である。最後に、アルミニウムとポリシリコンとの間、アルミニウムとローカル相互接続部との間、ポリシリコンとローカル接続部との間、アルミニウムとソース/ドレインとの間、およびローカル相互接続部とソース/ドレインとの間の接触を可能にするいくつかの接点86が示されている。センスアンプ部SA1におけるトランジスタM1、M2、およびM8のソース/ドレインは、ビットライン及びラッチノードとそれぞれのソース/ドレインとの間の抵抗を減少させるために12個の接点を含んでいることに注目する。コンタクト(接点)85は、ローカル相互接続部とソース/ドレインとの間にあり、接点87は、アルミニウムとソース/ドレインとの間にある。同様な構造および接点は、センスアンプ部SA2〜SA4に示されている。

0089

先行技術の強誘電体メモリにおける共通PおよびNラッチノードに関連付けられた前述の雑音問題を解決する解決策は、各センスアンプがそれ自身の別個のラッチデバイスを有することを可能にするレイアウトを提供することである。強誘電体メモリセルのアーキテクチャは独特であり、DRAMタイプのセルのアーキテクチャとは異なる。DRAMセルは、一般に、センスアンプのより容易なレイアウトを考慮して、狭いワードラインピッチおよび幅広いビットラインピッチを有する。列方向のこの余分なピッチは、センスアンプのためにバランスのとれたレイアウトを提供することをより容易にする。これは、センスアンプ設計上、まさに鍵となる問題である。抵抗性若しくは容量性の不均衡、容量性結合、又はデバイス不整合の結果としてのいかなる不整合も、センスアンプの信号マージンを低下させ得る。強誘電体メモリにおいて、セルアーキテクチャは、DRAMメモリに対するアーキテクチャと反対である。列ピッチは狭く、ワードラインピッチは広い。これは、センスアンプに対するバランスのとれたレイアウトを有することを非常に困難にする。一般に、個別のP形およびN形の交差結合デバイスは、垂直方向又は列方向に積層される。したがって、各センスアンプは、ビット、対、ビットバー若しくは相補ライン、に対して異なる抵抗性経路を有する。さらに、この積層のために形成された容量性の不均衡がある。加えて、それは、単一の列に制限されるならば各センスアンプに対する別個のラッチデバイスを実現することが不可能でないにしても、非常に困難である。

0090

本発明に従うレイアウト方式が図47図50に示されて、各列センスアンプの交差結合デバイスが2列ピッチにわたって描かれている。これによって、各ビットラインへの抵抗性経路を等しくする状態で、個別のP形およびN形の交差結合デバイスを描くことができ、このため、抵抗性のアンバランス(imbalance)を除去する。さらに、図47図50に示されるようにビットラインワイヤのねじりは、いかなる容量性不整合も除去する。最後に、2ピッチが各センスアンプに対して使用されるために、別個のPおよびNノードラッチデバイがは組み込まれることができ、このため、強誘電体メモリに関連して前述された雑音問題を除去する。

0091

次に、図51を参照すると、チップ上の列方向又は垂直方向に4つのレイアウト部SA1〜SA4の積層物が示されている。ビットライン2列分のBIT/BITbは、全て4つのレイアウト部を通って延びることに注目する。LCTNラインは、セクションSA3とSA4との間に延び、LCTPラインは、セクションSA1とSA2との間に延びる。レイアウト部SA1から延びるビットライン対は、メモリアレイの2列に結合される。したがって、アレイの2列は、2列のピッチにわたる2つのセンスアンプによって検出され、1列レイアウトピッチ毎に1つのセンスアンプの効用を有するレイアウトを形成する。

0092

列デコーダレイアウト
列デコーダに対するレイアウトは図52に示され、これは図37の概略図に対応する。図52に示されたレイアウトは、実際には、図37に示された列デコーダの部分であり、概略図に示された8つうちの2列だけを示している。図52に示されたセクションは、所望の全列の数を達成するために行方向に望まれるように繰り返される。

0093

下記の構造が、図52のレイアウト部において認識されることができる。つまり、実線の2つの矩形70は、トランジスタM1〜M4、M17〜M18、M25〜M26(各デバイスの半分(1/2)がレイアウト部の両方の縁に示されていて)、およびM33〜M34のための下地の構造を形成するN+不純物がドープされたアクティブ領域を表し、列デコーダ境界104は破線の矩形によって規定され、トランジスタのゲートに接続するCOLXラインおよびEQラインは、列方向にメモリセルを横切って延びるポリシリコン/シリサイド(金属珪化物)ライン74として示されている。図52のレイアウトは、また、ビットラインおよびI/Oラインを形成し破線の境界によって識別されたローカル相互接続部76と、金属のライン及び領域88とを含んでいる。最後に、アルミニウムとポリシリコンとの間、ポリシリコンとローカル相互接続部との間、アルミニウムとローカル相互接続部との間、ローカル相互接続部とソース/ドレインとの間、アルミニウムとアクティブ(活性)領域との間、の接触を可能にするいくつかの接点86が示されている。

0094

列デコーダレイアウト52は、1T/1C強誘電体メモリセルのビットラインによって決定された同じ狭いピッチにぴったりと合う。隣接ビットライン列間で結合するビット間、I/O間、I/Oとビット間の雑音を避けることも重要である。さらに、ビットラインから共通にデコードされたI/O出力への抵抗性経路は、理想的にはバランスされるべきである。図52に示された列デコーダレイアウトは、各ビットラインに対するデバイスが隣り合わせにあることを可能にし、このため、抵抗性アンバランスおよび容量性結合を取り除く。さらに、セル情報を読み出すに先だつ始動電位が同一であることを保証するために、ビットライン対間に平衡デバイス(例えば、トランジスタM17およびM18)を組み込むことは利益がある。図52のレイアウトにおいて、トランジスタM33およびM34のゲートは、デバイスを非道通(off)にしておくために接地電位に連結され、これらのトランジスタは、ビットライン(ローカル相互接続部の特徴物(feature)76)間に配置されている。これらのいわゆる「分離デバイス」は、マスクのミスアライメントに関連して各ビットライン上に拡散層(diffusion)をバランスされた状態に保持するために組み込まれる。ミスアライメントは、特にビットライン間の容量性不整合を生じる。図52のレイアウトは分離デバイスM33およびM34を利用し、また分離の部分として釣り合わせデバイスM17およびM18も組み込む。

0095

次に、図53を参照すると、4列に任務を果たす列デコーダレイアウトのためのブロック図が示されている。列デコーダ部104は、行方向に裏返しにされることに注目する。そのとき、このパターンは、8列あるいはそれ以上の列を有する列デコーダを構成するために必要なように繰り返される。

0096

70nsの1Mビット不揮発性強誘電体メモリ
強誘電体メモリは、従来の不揮発性メモリ技術に比べると、低電力動作、より速い書き込み時間、およびより高い耐久性という特性を示すように示されてきた。1Mビットの密度は、5.0ボルトで10mWの電力消費を有する70nsの読み出し/書き込み時間の不揮発性メモリを生産するために1個のトランジスタ、1個のキャパシタ(「1T/1C」)セルアーキテクチャと共に0.5μm技術を使用して達成された。

0097

本発明の128K×8回路は、フォウルデット・ビットラインアーキテクチャを利用する。センスアンプに接続された各ビットライン対は、セルキャパシタおよび参照キャパシタから電荷を受ける。プレートパルスに先だって、ビットラインは接地電位に予めバイアスされる。メモリセルからデータを読み出すことは、プレートラインを接地からVCCに脈動することを伴う。ロジックレベル「1」は、最新読み出し動作あるいは書き込み動作中に設定された向きから反対の向きに、立ち上がりプレートラインエッジがダイポールを切り換えるように分極されるキャパシタの結果である。ロジックレベル「0」は、プレートラインの立ち上がり遷移によって切り換えられないキャパシタの結果であり、つまり、それはヒステリシスループの線形部分にとどまっている。相補ビットライン上に電荷を配置する参照キャパシタは、物理的にアレイブロックの一方の端部に配置されている。参照キャパシタは、セルからのロウ信号あるいはハイ信号の電圧の間にある電圧を他方のビットライン上に設けるように設計されている。

0098

参照回路は、相互接続の修正によってプログラム化される2つのバージョンから構成されている。1つの実施例は、参照キャパシタの上部電極をVDDに予めバイアスし、またそれからセル信号を受けるビットラインとは反対のビットラインとこのキャパシタンスを電荷共有することによって生み出される。下部電極ノードは、接地される。この方式は、バイアスなしに温度で時間のいろいろな量の期間に記憶された強誘電体キャパシタから生じ得る緩和の成分を軽減する長所がある。第2の参照方式は、参照キャパシタの両電極を接地に予め設定し、それからセルキャパシタのプレート電極のようにプレート電極を脈動することを伴う。参照回路はセルキャパシタよりも多くの回数アクセスされることがあるけれども、参照キャパシタの疲労を大幅に減らすように、その分極状態が決して切り換えられないことを確実にするために設計およびタイミングを介して注意が払われる。

0099

各々が512行×64列の32個のブロックは、所与のアクセスのために遂行されるブロックサイズの単位として選択された。512行の選択は、検出するためにビットライン上に最大信号を生じる最適比率が存在するので、Cbit/Ccellの比率に基づいていた。ブロック当たり64列の選択は、ピッチに合った(in-pitch)回路構成部分を介して高い容量を持つプレートを駆動する能力の実際上の限界から生じた。さらに、64列の選択は、多数の回路の電力消費が、各選択ビットライン対の半分をVDDに駆動するセンスアンプによるものであるので、最少電力消費を生じる。ビットラインねじりは、列の縁(edge column)のビットラインキャパシタンスを等化するのみならず、検出中に動的な容量性結合の影響を最少にするためにセルアレイにおいて使用される。

0100

密度を改善するために、共有(shared)プレートライン方式が使用される。これは、共通プレートラインあるいは最下部電極ノードを共有する2列のキャパシタを含む一方で、2つのワードラインの1つだけが選択される。非選択のワードラインおよび選択された共有プレートラインに接続されたキャパシタへのこの方式に固有な攪乱は、セルキャパシタのダイポールの部分的な移動による信頼性の減少を生じないことを確実にするために注意が払われるべきである。この目的のために、セルレイアウトの1つの目的は、キャパシタの上部電極ノードの寄生容量を注意深く最少にすることにある。これは、撹乱されたキャパシタの両端に実現されている小さい許容される逆スイッチング(back-switching)電圧を生じ、その結果は、1Mビット設計の目的はVDDの15%あるいはそれより小さい攪乱電圧となる。共有プレート方式に固有な逆スイッチング電圧は、強誘電体キャパシタのヒステリシスループの、保磁電圧(coercive voltage)に関するマージンを必要とする。

0101

ピッチに合う(in-pitch)強誘電体キャパシタは、全レールに、セルキャパシタのより信頼性のある再格納を提供するためにワードライン電圧の昇圧を考慮に入れるために使用される。ブーストキャパシタの高い誘電率は、小さい面積消費を生じる一方で従来のDRAMによって使用されるような始動時に設定時間を必要とすることがある高電力のグローバル電荷ポンピング方式を避ける。タイミング信号は、ワードラインドライバがワードラインドライバの負荷を最初に「知ら」ないが、また「1」状態を記憶するセルキャパシタのために必要されるよりちょうど前にワードラインのブーストが行われることを確実にするために、このキャパシタに対する制御を提供する。

0102

2T/2C強誘電体メモリ設計は、分極状態が比較されている2つのキャパシタが隣り合っていて、共通ワードラインおよびプレートラインを共有する点において、本質的にバランスがとられている。より高密度の1T/1C方式は、所与の行セグメントに格納されたデータの状態によって悪化されることがある、2T/2C方式にない雑音条件(term)を導入する結果となる。1Mビット設計は、この影響を軽減するために、参照信号およびデータ信号の両方のタイミングを適切に同期化するようにワードラインおよびプレートラインの遅延を正確に似せて作る(mimic)タイミング回路を使用する。

0103

書き込みプロテクト回路構成部分(circuitry)は、ユーザが32Kの細かさ(granularity)を持つ保護されたブロックを規定することを可能にする。また、低電圧ロックアウト回路構成部分は、低電圧書き込みがデータ保持を危うくするがないことを保証するように、電源が最少の仕様を越えて低下される場合、チップアクセスを禁止する。

0104

メモリセルサイズは、3.95μm×4.00μmである。ダイサイズは、7.49mm×5.67mmである。白金電極を使用するPZT強誘電体キャパシタは、タングステンプラグを使用して平坦化0.5μmCMOSプロセス上で形成される。TiNローカル相互接続の平形導線(strap、ストラップ)は、周辺回路の接続部のみならず、内部セルノードの接続部を与える。強誘電体キャパシタの下部電極白金は、プレートラインの役目を果たす。

0105

15.8μm2セルおよび70ns読み出し時間/書き込み時間を有する1Mビットの強誘電体メモリは、1T/1Cアーキテクチャを組み込んでいる。最適参照・検出方式は、データ保持信頼性を改善する。動作電力は、5.0ボルトにおいて10mWである。

0106

本発明の原理を、その好ましい実施例に記載し、また図示してきたけれども、本発明は、そのような原理から逸脱しないで配置において詳細に修正されることができることは当業者によって理解される。したがって、我々は、下記の請求の範囲の精神および範囲内にある全ての修正および変更をクレームをする。

図面の簡単な説明

0107

図1図1は、先行技術の2T/2C強誘電体メモリセルの概略図である。
図2図2は、先行技術の1T/1C強誘電体メモリセルの概略図である。
図3図3は、図1に示された強誘電体メモリセルのためのタイミング図である。
図4図4は、図1に示された2T/2C強誘電体メモリセルのアレイのブロック図である。
図5図5は、先行技術の1T/1CDRAMメモリセルの概略図である。
図6図6は、図5に示された1T/1CDRAMメモリセルのオープンビットラインアレイのブロック図である。
図7図7は、先行技術の2つの1T/1CのDRAMメモリセルの概略図である。
図8図8は、先行技術の2つの1T/1CのDRAM参照セルの概略図である。
図9図9は、図7および図8に示されたDRAMメモリセルおよび参照セルを使用するフォウルデットビットラインアレイのブロック図である。
図10図10は、入力印加電圧Vと対してプロットされた出力電荷Qを示すヒステリシスループのプロット(plot)であり、特に特定の電荷点1〜4がヒステリシスループ上に示されている。
図11図11は、入力電圧源と、試験対象の強誘電体キャパシタまたはデバイスCFと、負荷キャパシタCLとを有する先行技術のソウヤータワー(Sawyer-Tower)回路の概略図である。
図12図12は、入力印加電圧Vに対してプロットされた出力電荷を示すヒステリシスループ、および移動したステリシスループのプロットである。
図13図13は、時間に対する強誘電体キャパシタの線形電荷のグラフであり、このグラフは、印加電圧および温度の変動のために摂動を示している。
図14図14は、選ばれた共通プレートライン叉は、その代わりに、ワードライン毎に別個のプレートラインを有する本発明のメモリに使用するための2つの1T/1C強誘電体メモリセルの概略図である。
図15図15は、本発明のメモリで使用するための2つの1T/1C強誘電体参照セルの概略図である。
図16図16は、プレートラインが脈動すること(プレートラインのパルス動作)を利用する2つの1T/1C強誘電体参照セルの概略図である。
図17図17は、図16の強誘電体参照セルのためのタイミング図である。
図18図18は、本発明に従う図14および図15のメモリセルおよび参照セルを使用するフォウルデットビットライン強誘電体メモリのブロック図である。
図19図19は、特に、プレートラインの分布抵抗およびプレートラインドライバを示す単一のメモリ行の部分の概略図である。
図20図20は、図21に示されたセンスアンプを保持する(latch)「LATCHP」および「LATCHN」のセンス増幅器波形を含む1T/1Cメモリセルのためのタイミング図である。
図21図21は、「LATCHP」および「LATCHN」ラッチノードを含む先行技術のセンスアンプの概略図である。
図22図22は、1T/1Cメモリセル、1T/1C参照セルおよび図21の関連センスアンプを作動させるために必要な波形を示すタイミング図である。
図23図23は、別個のラッチトランジスタを含むように本発明に従って修正されたセンスアンプの概略図である。
図24図24は、図22の波形を示し、また図23のセンスアンプを作動させる信号の波形をさらに含む、本発明に従う別のタイミング図である。
図25図25は、メモリセルおよび参照セルを含む1T/1Cメモリアレイと、ワードラインデコーダと、参照ワードラインデコーダと、プレートドライバと、参照セルプリチャージブロックと、センスアンプと、ラッチドライバと、ビットプリチャージブロックと、列デコーダとを含む本発明に従う1T/1Cメモリのブロック図である。
図26図26は、図25におけるものと同じブロックを示すが2つのメモリコアをさらに含む本発明による1T/1Cメモリのブロック図である。
図27図27は、図25および図32のメモリセルブロックにおいて使用される2つの1T/1Cメモリセルの概略図である。
図28図28は、図25および図32の参照セルブロックにおいて使用される4つの1T/1C参照セルの概略図である。
図29図29は、図25図26図31および図32のワードラインデコーダブロックにおいて使用される2つのワードラインデコーダの概略図である。
図30図30は、ワードラインクランプ回路の概略図である。
図31図31は、主要メモリブロックを示す本発明のメモリチップのアーキテクチャ図である。
図32図32は、図31に示された主要メモリブロックの1つのより詳細なブロック図である。
図33図33は、図25図26および図32のプレートラインドライバブロックにおいて使用されるプレートラインドライバの概略図である。
図34図34は、図25および図26の参照ワードラインデコーダブロックにおいて使用される2つの参照ワードラインデコーダの概略図である。
図35図35は、図25図26および図32のセンスアンプブロックにおいて使用される2つのセンスアンプの概略図である。
図36図36は、図25図26および図32のプリチャージ回路ブロックにおいて使用されるビットラインプリチャージ回路の概略図である。
図37図37は、図25図26および図32の列デコーダブロックにおいて使用される列デコーダの概略図である。
図38図38は、図25および図26のラッチドライバブロックにおいて使用されるラッチドライバの概略図である。
図39図39は、図38のラッチドライバ回路に関連付けられたタイミング図である。
図40図40は、図27の1T/1Cメモリセルのチップレイアウトの平面図である。
図41図41は、ワードラインおよび分路ワードラインへのその接続部を示す、1T/1Cメモリセルの代表的な4×4アレイのブロック図である。
図42図42は、図40のレイアウトを使用する1T/1Cメモリセルの代表的な8×8アレイのブロック図であり、特にアレイの各セルの配置を示す。
図43図43は、図28の1T/1C参照セルの第1の部分のチップレイアウトの平面図である。
図44図44は、図28の1T/1C参照セルの第2の部分のチップレイアウトの平面図である。
図45図45は、図43および図44のチップレイアウトを使用する、メモリアレイにおける2つの列のために必要な8つの参照セルのブロック図であり、特に各レイアウト部分の向き(orientation)および相互接続を示す。
図46図46は、参照ワードラインおよび分路ワードラインへのその接続部を示す、図40の1T/1C参照セルの代表的な4×4アレイのブロック図である。
図47図47は、図35に示されたセンスアンプの4つの部分のチップレイアウトの平面図である。
図48図48は、図35に示されたセンスアンプの4つの部分のチップレイアウトの平面図である。
図49図49は、図35に示されたセンスアンプの4つの部分のチップレイアウトの平面図である。
図50図50は、図35に示されたセンスアンプの4つの部分のチップレイアウトの平面図である。
図51図51は、図47図50のチップレイアウトを使用し、メモリアレイの2つの列と関連して使用するために必要な2つのセンスアンプのブロック図であり、また特に各レイアウト部分の向きおよび相互接続を示す。
図52図52は、図37に示された列デコーダの一部を使用するチップレイアウトの平面図である。
図53図53は、図52のレイアウトを使用する4つの列をデコードするために必要な列デコードのブロック図である。

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0108

28…メモリセル、30…、32…参照セル、33…参照セル、38…ヒステリシスループ、42…プレートライン、44…プレートラインドライバ、46…単一メモリコアアレイ、48…RefCell4X参照ブロック、52…センスアンプブロック、53…ラッチドライバ、54…ビットプリチャージ回路、56…デコーダブロック、58…ワードライン・デコーダ/ドライバ回路、59…クランプ、60…参照ワードラインデコーダブロック、62…プレートラインドライバ、68…プリチャージドライバ

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