技術 残留メモリデバイス

0001

本発明は、残留的(remanent)で、電気的消去可能で且つプログラム可能なメモリデバイスに関する。

0002

公知の残留的で、電気的消去可能で且つプログラム可能なメモリデバイスは、ＭＮＯＳ型のメモリデバイスと、ダブルゲートメモリデバイスとを含む。ＭＮＯＳメモリデバイスは、残留期間が限定されるという欠点を有する。ダブルゲートメモリデバイスは、製造が比較的複雑となり、標準ＣＭＯＳ素子の製造工程に対して互換性がないという欠点を有する。

0003

従って、本発明は、ＭＯＳ技術で実現でき且つ簡単な構造を有する新しいタイプのメモリデバイスを提供する。この構造は、メモリデバイスに対して長期に残留することを可能にする。

0004

本発明はまた、プログラミング及び消去動作が、従来のＣＭＯＳ回路の通常動作電圧よりも高電圧を必要としないメモリデバイスを提供する。加えて、本発明によるメモリデバイスは最小寸法となる。

0005

これを達成するために、本発明は、そのゲート絶縁体が電荷移動種を含むＭＯＳ型トランジスタを備えた、残留的で、電気的にプログラム可能で且つ消去可能なメモリデバイスを提供する。該ゲート絶縁体は、第１のバンドギャップ値を有する中間領域と、該第１の値よりも大きいバンドギャップ値を有する最端領域及び中央領域との少なくとも５つの領域を含むサンドイッチを横方向に備えている。

0006

本発明の他の実施形態によれば、中間領域は同一材料である。

0007

本発明の他の実施形態によれば、最端領域及び中央領域は同一材料である。

0008

本発明の他の実施形態によれば、最端領域は、トンネル効果を生じない最小の厚みに実質的に等しい厚みを有する。

0009

本発明の他の実施形態によれば、最端領域及び中央領域はシリコン酸化層であり、中間領域はシリコン窒化層である。

0010

本発明の前述した及びその他の特徴、様相及び効果は、説明され且つ限定されない添付図面によって与えられた、以下の実施形態の詳細な説明から明らかとなるであろう。

0011

図１は、基板１、ソース領域２、ドレイン領域３、ゲート絶縁層４及びゲート導電層５を含む従来のＭＯＳトランジスタの断面図を表している。一般に、基板はシリコンであり、絶縁層はシリコン酸化物であり、ゲート導電層はドープされたポリシリコン層である。ゲート絶縁層４の公知の欠点は、例えばアルカリイオンのような、組立工程に起因する汚染イオンを含みがちになることである。従って、これらアルカリイオンが他の隣接層を介する移動によってゲート絶縁層内に導入されがちとなるために、大きな注意点は、通常、素子の組立又は成長(maturation)中にこのような欠点の導入を避けるように得られることである。

0012

これらアルカリイオンの存在の効果は、図２Ａから図２Ｃまでに説明されている。図２Ａは、ゲート絶縁層４内にアルカリイオン７が存在し且つランダムに分散していることを表している。例えば基板に対するゲートを正にバイアスすることによって、正電場Ｅがゲート絶縁層に印加するならば、アルカリイオンは、図２Ｂに表すように基板の近くに集まろうとする。逆バイアスの場合には、アルカリイオンは、図２Ｃに表すようにゲートの近くに集まろうとする。実際のところ簡単にＭＯＳトランジスタの動作によって生じるアルカリイオンのこれら変位は、その特性、特にそのスレッショルド電圧に影響する。最悪の場合、通常の導電トランジスタは、通常の非導電トランジスタ即ちその逆となり得る。

0013

ＭＯＳトランジスタにメモリ効果に加えるためにこの分散現象を用いることは、当業者において想到できる。このために、移動電荷は、例えば水素又は重水素イオンのような、ゲート絶縁層に自発的に導入される。次に、図２Ｂ及び図２Ｃに説明された２状態が、読み出しによって認識できる２つのメモリ状態に対応するように想到できる。このタイプのメモリは、信頼性の欠点と限定された残留とで悪くなるために、大きい成果を達成できない。

0014

例えば、図３は、絶縁層の相対位置ｅの関数として、移動種集中度ｃの曲線を表している。プログラミング動作が絶縁層の底部に電荷をもたらした後で、電荷キャリアの分散は、実質的に図３に説明されたようになる。しかしながら、この状態は、以下の理由のために根本的に安定しない。

0015

第１に、システムの読み出しを繰り返すために自然な緩和及び外乱の影響の下で、電荷分散が均一になろうとする。そこで、メモリ状態は消滅する。従って、周期的なリフレッシュが提供されなければならない。

0016

第２に、他の問題は、組換現象のためである。電荷種は、隣接層（基板又はゲート）とのインタフェースに必然的にかなり近接する。インタフェースでトンネル効果が発生する距離にあるならば、これら電荷は、インタフェースの他方の側に存在する自由キャリアと共に組換えできる。従って、やがて、メモリ現象の活性イオンの数が減少しようとし、必然的にメモリは動作不能となり、即ち他のケースではわずかに明らかに区別できるスレッショルドを有する。

0017

図４は、メモリ効果を有する別のＭＯＳ型構造を表している。これは、ゲート絶縁体が（ゲート側の）シリコン窒化層と、（基板側の）シリコン酸化層とから形成されている。このＭＮＯＳメモリと称されるものは、シリコン窒化物及びシリコン酸化物の間のインタフェースに現れる電子又は正孔の、各プログラミングによる注入によって動作する。これはまた、低残留的なメモリとなり、電子及び正孔が組換えられるか又は緩和によって分散されるようになる。その上、前述で理解できるように、電子又は正孔は、中間レベルでトラップされ、且つ正確に配置されないようになる。

0018

本発明は、２状態が明らかに区別でき且つやがて安定する、新しいメモリデバイス構造を提供する。

0019

このメモリデバイスは、ＭＯＳトランジスタ構造内でゲート絶縁体が図５に表されたようにサンドウィッチ状に備えられている。このサンドウィッチは、２つの最端層即ち領域１１及び１２、中央層即ち領域１３、及び中間層即ち領域１４及び１５を含む。

0020

これら種々の層即ち領域は、本発明によれば、図６において厚みを関数とした関係エネルギグラフに表して説明されたような特性を有すべきである。所与の領域に対応する同一横座標の２つの水平線の間隔は、対応する領域における材料のバンドギャップ幅（ＢＧ）を規定する。従って、最端領域１１及び１２並びに中央層１３は、中間領域１４及び１５を構成する材料のバンドギャップ幅よりも長いバンドギャップ幅を有するように選択される。図の左位置において、ポリシリコンは完全に導電性であり且つその移動電荷はその導電バンドに位置させ、図の右位置において、基板のシリコンは、低い高さのバンドギャップを有しており、絶縁体に対して半導体の特性を有する。

0021

従って、絶縁体１０で提供された電荷移動種（アルカリイオン、水素イオン、重水素イオン等）に対して、領域１４及び１５に対応し、電圧バリアによって限定された電圧ウェルを構成する２つの安定領域がある。正又は負の極性の十分な電場を与えることによって、これら２つの領域の一方に対して移動電荷をもたらすことができる。一度、これら領域の一方において、絶縁体に対して、移動電荷が印加することなしにもはや出ることができず、電圧バリアを交差する電荷は、領域１４から領域１５へ即ち自発的に行くことを可能にする。

0022

最端領域１１及び１２は、半導体内にある自由電荷と共に、隣接ウェルに含まれた移動電荷のいずれの組み換えも妨げる十分な厚みを選択し、従って組み換えによる電荷の消滅を避ける。言い換えれば、この厚みは、非トンネル効果がその領域を介して発生するようにする。中央領域１３の厚みは、もちろんこのスレッショルド値よりも大きく、２つのメモリ状態を明らかに区別するために明らかに大きくするのが好ましい。

0023

本発明は、ＭＮＯＳ構造のケースに対照して、電荷が絶縁体内に存在するシステムを使用することに注目すべきである。更に、電荷は、イオン型であり、電子又は正孔ではない。電子及び正孔に対して、それらは中央層又は最端層でトラッピング領域となり、電子及び正孔は、領域１４及び１５によって構成された電圧ウェルの内側に全体的に配置されないために、これは重要である。

0024

本発明の限定を満足する構造の例として、最端層１１及び１２は、３〜４ｎｍ（３０〜４０オングストローム）よりも厚い厚みのシリコン酸化層としてインプリメントされており、トンネル効果は、およそ３０オングストロームよりも薄い厚みでしか生じない。中央層１３は、３０オングストロームよりも厚い厚みのシリコン酸化層であってもよい。一方の状態から他方の状態へ自由電荷パスをなすプログラミング電圧の増加のコストにおいて、２状態を明確に区別することを所望するならば、それは実質的な厚みであってもよい。各中間層は、実質的に３０〜４０オングストロームの厚みであってもよい。再び、これら厚みの最大値は、各メモリ状態をより規定するために所望されるだけでなく、物理的検討によって限定されない。このシステムは、シリコン酸化物が約１１エレクトロンボルトのバンドギャップを有し、一方、シリコン窒化物が約８エレクトロンボルトのバンドギャップを有するという本発明の必要条件を都合よく満足する。他のシステムは、例えばSiO2-Ta2O5、SiO2-TiO2 等から選択される。１つは、単一の絶縁層を選択することもでき、その状態は、例えばシリコン酸化物層が窒素及びシリコンのインプランテーションによって変更される中間層を有する、その厚みの２つの領域で局所的に変更される。

0025

基板の近くに電荷をもたらすプログラミングを達成するために、ゲートが正電圧に接続される一方で、基板、ドレイン及びソースがグランドに接続される。逆に、移動電荷がゲートの近くにもたらされるプログラミングを達成するために、正電圧が基板に印加されることになり、ドレイン、ソース及びゲートは、グランド電圧に接続されることになる。もちろん、これは移動種が正イオンのケースに対応する。以上に記載されているものの全ては、移動種が負イオンのケースと反転されてもよい。

0026

好ましくは、中央層の大きさを選択し、移動電荷をなす電圧が一方の電圧ウェルから他方へ渡るように最適なバンドギャップを有する材料は、読み出しがプログラミングの変更を生じないように、約２ボルトの電圧で動作する読み出しをしようとするデバイスに対して約４ボルトとなる。

0027

従って、本発明の少なくとも１つの説明された実施形態が記載されているために、種々の変更、修正及び改良は当業者によれば容易に行うことができる。このような変更、修正及び改良は、本発明の技術的思想及び見地の中でしようとするものである。従って、前述した説明は、単に例としてであり、限定しようとするものではない。本発明は、特許請求の範囲及びそれらの均等物にのみ限定される。

0028

図１従来のＭＯＳトランジスタの断面図である。
図２Ａゲート絶縁層内でアルカリイオンがランダムに分散して存在することを表す説明図である。
図２Ｂ ゲート絶縁層に正電場が印加された場合の、アルカリイオンの分散の説明図である。
図２Ｃ ゲート絶縁層に負電場が印加された場合の、アルカリイオンの分散の説明図である。
図３絶縁層の相対位置ｅの関数として移動種集中度ｃを表すグラフである。
図４メモリ効果を有するＭＮＯＳ型構造図である。
図５本発明によるメモリデバイスの模範的なゲート絶縁構造図である。
図６図５の構造の相対的なエネルギのグラフである。

0029

１基板
２ソース領域
３ドレイン領域
４ゲート絶縁層
５ゲート導電層
７アルカリイオン
１０絶縁体
１１、１２ 最端層
１３中央層
１４、１５ 中間層