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技術 貼り合わせ半導体基板及びその製造方法

出願人 株式会社SUMCO
発明者 冨田真一
出願日 1997年7月8日 (23年7ヶ月経過) 出願番号 1997-182572
公開日 1999年1月29日 (22年0ヶ月経過) 公開番号 1999-026336
状態 特許登録済
技術分野 洗浄、機械加工 SOI,アクティブマトリクス、SOS 半導体装置の製造処理一般
主要キーワード 加圧酸化 周囲部位 両半導体基板 半導体基板周辺 接着幅 形成エリア 誘導体層 支持側
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この項目の情報は公開日時点(1999年1月29日)のものです。
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図面 (4)

目的

貼り合わせ半導体基板SOI構造を有するエリアを広くし、製造プロセスを単純にする貼り合わせ半導体基板及びその製造方法を提供すること。

構成

第1の半導体基板1と第2の半導体基板2の間に誘電体層を介在させて形成される貼り合わせ半導体基板及びその製造方法において、第1の半導体基板と第2の半導体基板の間に誘電体層となる酸化膜1aを介在させて貼り合わせる工程と、前記貼り合わせ半導体基板を酸化性雰囲気中で熱処理し、第1及び第2半導体基板の間に介在している誘電体層の周辺部位に更に酸化膜3bを形成する工程とを備えた構成の貼り合わせ半導体基板及びその製造方法である。

概要

背景

従来において、第1の半導体基板と第2の半導体基板との間に誘電体層となる酸化膜を介在させて接着して形成されるSOI(Silicon on Insulator)基板が知られている。

この種の貼り合わせ半導体基板の製造方法は、第1の半導体基板と第2の半導体基板のうち、少なくとも一方に誘電体層となる酸化膜(Si02)を形成しておき、前記2枚の半導体基板を密着させ熱処理を施して、貼り合わせ半導体基板を形成する。

その後、基板の鏡面加工時に発生するダレにより生じる貼り合わせ半導体基板周辺の未接着部分を研削及びエッチングにより除去し、デバイス形成層となる層を所望の厚みになるように研削した後、仕上げとして鏡面研磨を実施して、SOI構造を有する貼り合わせ半導体基板とする。

このような従来の方法による貼り合わせ半導体基板は、例えば、図3(1)〜(7)に示すような順序で形成される。

すなわち、まず、図3(1)に示した第1の半導体基板5と第2の半導体基板6は、ラッピング、エッチング及び表面研磨等の前処理が施されているものを用いる。

次に、前記半導体基板5,6を用いて、図3(2)に示すように、第1の半導体基板5の表面に誘導体層となる酸化膜5aを形成する。その後、図3(3)に示すように、前記半導体基板5,6を室温で密着し、温度800℃以上で熱処理することにより接着強度を増す。

図には示していないが、貼り合わせ半導体基板7には、研磨時にウエーハ周辺にダレが発生しており、そのまま双方を接着すると未接着部が生じる。この状態で第1の半導体基板5を裏面側より薄膜化すると、洗浄又は研磨する際、前記未接着部分が剥がれて飛散し、基板表面がダスト汚染されたり、その一部が表面に付着して加工時に基板表面が傷つけられたりする。

そこで、図3(4)及び図3(5)に示すように、貼り合わせ半導体基板7の周辺部位に生じている未接着部分を研削し、エッチングによって除去する。その後、図3(6)及び図3(7)に示すように第1の半導体基板5を裏面より研削により薄膜化し、SOI層を所望の厚みになるように研磨を行う。

このようにして従来の製造方法により半導体基板5,6の間に酸化膜5aが介在した貼り合わせ半導体基板8が製造される。尚、SOI構造を有する貼り合わせ半導体基板の厚みは、作製されるデバイスによって異なるが、一般にはSOI層が厚0.1〜30μm程度のものである。

概要

貼り合わせ半導体基板のSOI構造を有するエリアを広くし、製造プロセスを単純にする貼り合わせ半導体基板及びその製造方法を提供すること。

第1の半導体基板1と第2の半導体基板2の間に誘電体層を介在させて形成される貼り合わせ半導体基板及びその製造方法において、第1の半導体基板と第2の半導体基板の間に誘電体層となる酸化膜1aを介在させて貼り合わせる工程と、前記貼り合わせ半導体基板を酸化性雰囲気中で熱処理し、第1及び第2半導体基板の間に介在している誘電体層の周辺部位に更に酸化膜3bを形成する工程とを備えた構成の貼り合わせ半導体基板及びその製造方法である。

目的

そこで、本発明は前記問題点に鑑みて、第1及び第2の半導体基板を貼り合わせた後、第1及び第2の半導体基板間に介在する酸化膜の周辺酸化膜を膨脹させて未接着部分を減少させ、貼り合わせ半導体基板の周辺部位の研削、エッチングを行わずに貼り合わせ半導体基板を製造する貼り合わせ半導体基板の製造方法及びその貼り合わせ半導体基板を提供することを目的とする。

効果

実績

技術文献被引用数
2件
牽制数
4件

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請求項1

第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて形成される貼り合わせ半導体基板において、第1の半導体基板と第2の半導体基板の間に誘電体層となる酸化膜を介在させて貼り合わせ、更に、前記誘電体層の周囲部位には、酸化膜が形成されて、第1及び第2半導体基板の間に介在する酸化膜よりも、周辺部位の酸化膜の方の厚みが増加していることを特徴とする貼り合わせ半導体基板。

請求項2

前記第1及び第2の半導体基板が貼り合わせられた貼り合わせ半導体基板の未接着部分は、外周部から2mm以下の幅であることを特徴とする前記請求項1記載の貼り合わせ半導体基板。

請求項3

第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて形成される貼り合わせ半導体基板の製造方法において、第1の半導体基板と第2の半導体基板の間に誘電体層となる酸化膜を介在させて貼り合わせる工程と、前記貼り合わせ半導体基板を酸化性雰囲気中で熱処理し、第1及び第2半導体基板の間に介在している誘電体層の周辺部位に更に酸化膜を形成する工程とを備えたことを特徴とする貼り合わせ半導体基板の製造方法。

技術分野

0001

本発明は、第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて貼り合わせ接着される貼り合わせ半導体基板及びその製造方法に関する。

背景技術

0002

従来において、第1の半導体基板と第2の半導体基板との間に誘電体層となる酸化膜を介在させて接着して形成されるSOI(Silicon on Insulator)基板が知られている。

0003

この種の貼り合わせ半導体基板の製造方法は、第1の半導体基板と第2の半導体基板のうち、少なくとも一方に誘電体層となる酸化膜(Si02)を形成しておき、前記2枚の半導体基板を密着させ熱処理を施して、貼り合わせ半導体基板を形成する。

0004

その後、基板の鏡面加工時に発生するダレにより生じる貼り合わせ半導体基板周辺の未接着部分を研削及びエッチングにより除去し、デバイス形成層となる層を所望の厚みになるように研削した後、仕上げとして鏡面研磨を実施して、SOI構造を有する貼り合わせ半導体基板とする。

0005

このような従来の方法による貼り合わせ半導体基板は、例えば、図3(1)〜(7)に示すような順序で形成される。

0006

すなわち、まず、図3(1)に示した第1の半導体基板5と第2の半導体基板6は、ラッピング、エッチング及び表面研磨等の前処理が施されているものを用いる。

0007

次に、前記半導体基板5,6を用いて、図3(2)に示すように、第1の半導体基板5の表面に誘導体層となる酸化膜5aを形成する。その後、図3(3)に示すように、前記半導体基板5,6を室温で密着し、温度800℃以上で熱処理することにより接着強度を増す。

0008

図には示していないが、貼り合わせ半導体基板7には、研磨時にウエーハ周辺にダレが発生しており、そのまま双方を接着すると未接着部が生じる。この状態で第1の半導体基板5を裏面側より薄膜化すると、洗浄又は研磨する際、前記未接着部分が剥がれて飛散し、基板表面がダスト汚染されたり、その一部が表面に付着して加工時に基板表面が傷つけられたりする。

0009

そこで、図3(4)及び図3(5)に示すように、貼り合わせ半導体基板7の周辺部位に生じている未接着部分を研削し、エッチングによって除去する。その後、図3(6)及び図3(7)に示すように第1の半導体基板5を裏面より研削により薄膜化し、SOI層を所望の厚みになるように研磨を行う。

0010

このようにして従来の製造方法により半導体基板5,6の間に酸化膜5aが介在した貼り合わせ半導体基板8が製造される。尚、SOI構造を有する貼り合わせ半導体基板の厚みは、作製されるデバイスによって異なるが、一般にはSOI層が厚0.1〜30μm程度のものである。

発明が解決しようとする課題

0011

従来の方法においては、貼り合わせ半導体基板の周辺部位に生じる未接着部分(図3参照、未接着幅w3は3mm程度である。)を除去するために、SOI構造を有するエリアが狭くとなるという問題を生じていた。

0012

また、未接着部分を除去するために、研削、エッチング工程が必要であり、貼り合わせ半導体基板の製造プロセスを複雑にしていた。

0013

更に、研削、エッチングすることにより、エッチピット等の欠陥が貼り合わせ半導体基板に発生していた。

0014

そこで、本発明は前記問題点に鑑みて、第1及び第2の半導体基板を貼り合わせた後、第1及び第2の半導体基板間に介在する酸化膜の周辺酸化膜を膨脹させて未接着部分を減少させ、貼り合わせ半導体基板の周辺部位の研削、エッチングを行わずに貼り合わせ半導体基板を製造する貼り合わせ半導体基板の製造方法及びその貼り合わせ半導体基板を提供することを目的とする。

課題を解決するための手段

0015

本願第1請求項に記載した発明は、第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて形成される貼り合わせ半導体基板において、第1の半導体基板と第2の半導体基板の間に誘電体層となる酸化膜を介在させて貼り合わせ、更に、前記誘電体層の周囲部位には、酸化膜が形成されて、第1及び第2半導体基板の間に介在する酸化膜よりも、周辺部位の酸化膜の方の厚みが増加している構成の貼り合わせ半導体基板である。

0016

このように、貼り合わせ半導体基板間に介在する酸化膜が貼り合わせ半導体基板の周辺部位において、基板間に介在する酸化膜よりも厚くなっていると、貼り合わせ半導体基板の周辺部位に生じる未接着部分の隙間を埋めることができるため、貼り合わせ半導体基板の周辺部位を研削、エッチングする必要がなくなり、デバイス形成エリアを拡大することが可能となり、また、研削、エッチングに伴って発生する欠陥を低減した貼り合わせ半導体基板を提供することができる。

0017

本願第2請求項に記載した発明は、前記第1請求項の発明において、前記第1及び第2の半導体基板が貼り合わせられた貼り合わせ半導体基板の未接着部分は、外周部から2mm以下の幅である構成の貼り合わせ半導体基板である。

0018

このように、第1及び第2の半導体基板間に介在する酸化膜に更に、酸化膜が形成されると、貼り合わせ半導体基板周辺部位に生じる未接着部分が減少するため、周辺部位を研削、エッチングする必要がなくなり、周辺部位の研削、エッチングをせずに貼り合わせ半導体基板を形成することができる。このため、貼り合わせ半導体基板のデバイス形成エリアを拡大することができ、また、製造工程も簡易化されるため、製造コストを低減することが可能となる。

0019

また、周辺部位を研削、エッチングせずに貼り合わせ半導体基板を製造することができるため、従来のように周辺部位の研削、エッチングに伴って生じていたエッチピット等の欠陥を低減して貼り合わせ半導体基板を製造することができる。

0020

本願第3請求項に記載した発明は、第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて形成される貼り合わせ半導体基板の製造方法において、第1の半導体基板と第2の半導体基板の間に誘電体層となる酸化膜を介在させて貼り合わせる工程と、前記貼り合わせ半導体基板を酸化性雰囲気中で熱処理し、第1及び第2半導体基板の間に介在している誘電体層の周辺部位に、更に酸化膜を形成する工程とを備えた構成の貼り合わせ半導体基板の製造方法である。

0021

このように、第1及び第2の半導体基板を貼り合わせた後に、更に酸化性雰囲気中で熱処理を施すと、貼り合わせ半導体基板の間に介在する酸化膜がその周辺部位において、更に酸化膜が増膜される。貼り合わせ半導体基板の周辺部位に酸化膜が増膜されると、第1及び第2の半導体基板の未接着部分が前記酸化膜の膨張で埋められて未接着部分が減少するため、従来のように貼り合わせ半導体基板の周辺部位を研削、エッチングする必要がなくなり、デバイス形成エリアを拡大した製品を製造することが可能となる。また、従来において周辺部位を研削、エッチングする際に発生していたエッチピット等の欠陥を低減させることができ、良品率を向上させることができるとともに、製造工程も簡易となるため、製造コストを低減することが可能となる。

発明を実施するための最良の形態

0022

以下、本発明を詳細に説明する。

0023

図1は本発明に係る貼り合わせ半導体基板の製造方法を示す工程図である。

0024

本発明に係る貼り合わせ半導体基板の製造方法について、図1の製造方法を示す工程図に基づいて説明する。

0025

図1(1)は活性層側の基板となる第1の半導体基板1と支持側の基板となる第2の半導体基板2を示す。図1(2)に示すように、第1の半導体基板1に熱処理等により誘電体層となる酸化膜1aを形成し、図1(3)に示すように、前記酸化膜1aを間に介在させて第1の半導体基板1と第2の半導体基板2を貼り合わせる。そして、半導体基板1,2に酸化性雰囲気下、800℃以上で熱処理を施し、接着強度を強めて貼り合わせ半導体基板3を形成する。ここで、貼り合わせ半導体基板3の全表面には薄い酸化膜3aが形成される。

0026

そして、前記貼り合わせ半導体基板3を、更に、酸化性雰囲気下、1,000℃以上で熱処理酸化する。

0027

図2に示すように、ここで、熱処理酸化を行うと、貼り合わせ半導体基板3の周辺部位に更に酸化膜3bが形成されて、貼り合わせ半導体基板の周辺部位に生じていた未接着部分を減少することができる。

0028

そして、図1(5)及び図1(6)に示すように、第1の半導体基板1を裏面から研削、研磨で薄膜化して貼り合わせ半導体基板4を形成する。

0029

この場合に形成される酸化膜3bは、支持側の外周部からの未接着幅w1が2mm以下となるように形成する。尚、図中、w2は、酸化膜3bによって接着している幅である。

0030

このように、第1及び第2半導体基板間に介在する酸化膜を増膜させて更に酸化膜3bを形成すると、貼り合わせ半導体基板3の周辺部位に生じていた未接着部分が減少するため、従来のように貼り合わせ半導体基板の周辺部位を研削、エッチングする必要がなくなり、デバイス形成エリアが拡大された製品を製造することができる。また、貼り合わせ半導体基板の周辺を研削、エッチングする必要がないため、研削、エッチングを行った際に形成された傷口が、エッチピットとなる等の欠陥を低減することができ、良品率を向上させることができる。また、研削、エッチングする必要がないので製造工程を簡易化することができ、製造コストを低減することが可能となる。本例においては、第1の半導体基板1に酸化膜を形成したが、第2の半導体基板2に酸化膜を形成しても、また両半導体基板に酸化膜を形成しても良い。

0031

貼り合わせ後の熱処理条件は、貼り合わせ半導体基板の周辺に生じているだれの量によって決められる。

0032

また、酸化性雰囲気は、ドライウエットのどちらでもよく、酸化膜成長を速めるためには、加圧酸化としてもよい。

0033

この場合に裏面も酸化されることになるが、酸化によって形成される酸化膜は、除去しても、除去しなくてもどちらでもよい。この場合、半導体基板の裏面に形成された酸化膜を取り除かずに残しておくと、貼り合わせ半導体基板の反りを防止することができる。

発明の効果

0034

以上説明したように、第1及び第2の半導体基板を貼り合わせた後に、更に酸化性雰囲気中で熱処理を施すと、貼り合わせ半導体基板の間に介在する酸化膜がその周辺部位において、更に酸化膜が増膜される。半導体基板の周辺部位に酸化膜が膨張すると、第1及び第2の半導体基板の未接着部分が前記酸化膜の増膜で埋められて未接着部分がなくなるため、従来のように貼り合わせ半導体基板の周辺部位の研削、エッチングする必要がなくなり、デバイス形成エリアを拡大した製品を製造することが可能となる。また、周辺部位を研削、エッチングする必要がなくなるため、研削、エッチングを行った際に形成された傷口が、エッチピットとなる等の欠陥の発生を低減することができる。また、製造工程も簡易となるため、製造コストを低減することが可能となる。

図面の簡単な説明

0035

図1本発明に係る貼り合わせ半導体基板の製造方法示す工程図である。
図2図1の貼り合わせ半導体基板の基板周辺部位を示す一部拡大図である。
図3従来例に係り、貼り合わせ半導体基板の製造方法を示す工程図である。

--

0036

1 第1の半導体基板
1a酸化膜
2 第2の半導体基板
3 貼り合わせ半導体基板
3a 増加酸化膜
3b 増加酸化膜
4 貼り合わせ半導体基板
5 第1の半導体基板
5a 酸化膜
6 第2の半導体基板
7 貼り合わせ半導体基板
8 貼り合わせ半導体基板
w1 幅
w2 幅
w3 幅

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