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技術 LSIレイアウト方法

出願人 沖電気工業株式会社
発明者 土肥哲也
出願日 1997年5月26日 (22年9ヶ月経過) 出願番号 1997-153016
公開日 1998年12月8日 (21年3ヶ月経過) 公開番号 1998-326835
状態 未査定
技術分野 CAD 半導体集積回路 ICの設計・製造(配線設計等)
主要キーワード レイアウト段階 プロセス評価 チップ単体 実チップ テスト素子 プロセス特性 チップ配列 IOセル
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1998年12月8日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (5)

課題

製造コストを考慮したLSIレイアウト設計を可能にする。

解決手段

本発明によれば,マスク設計前に実行される,各LSIチップを配列対象としたLSIレイアウト段階において,所定のチップサイズに基づいて,LSIチップ以外の配列対象に関する情報を参照して,すべての配列対象が1ウェハ上に配列可能であるか否かが判断され,あるいは,1ウェハあたりのチップ取れ高や1チップあたりの製造コストが算出されるので,設計者は,これらの判断結果を参照しながら,限られた開発期間内で,どの程度チップのダウンサイジングを図れば経済的かを容易に判断できる。

概要

背景

LSIレイアウト初期段階として,いわゆるフロアプラン設計が行われている。このフロアプラン設計は,LSIチップ面積縮小,LSIチップの性能改善を目的として,LSIチップの実配置配線に先駆けて,LSIチップの概略配置を行うものである。

ところで,従来のフロアプラン設計の基本的な考え方は,各LSIチップのチップサイズを縮小すれば,一枚のウェハから取れるLSIチップ数も自ずと増加するであろうことを前提としていた。ところが実際の生産現場では,一枚のウェハ上から取れるLSIチップ数は,チップサイズにのみ依存しているわけではなく,露光装置を用いてマスクパターンをウェハ上に重ね焼きするためにウェハに形成される各種アライメントマークの配置や,回路特性評価プロセス評価のために各チップに搭載されるテスト素子群,いわゆるTEG(Test Element Group)の配置や,プロセスの種類など,様々な条件によって決定されるものである。そのため,ただチップサイズを縮小したからといって,必ずしもチップの取れ高が増加するとは限らない。従って,LSIレイアウト設計で,せっかく,莫大工数を費やしてチップサイズ縮小したとしても,使用する露光装置の制約や,各種マークやTEGの配置の制約などの理由から,最終的なチップの取れ高は変わらないこともあるし,かえって取れ高が減少してしまう場合さえあり,問題となっていた。

また,従来の方法では,LSIレイアウトが一旦終了した後に,マスク設計段階に入ってから初めて,マスク上に各種マークやTEGが配置できないことが判明することがある。かかる場合には,LSIレイアウトの変更を余儀なくされ,開発期間の増大につながるため問題となっていた。

このように,従来のLSIレイアウト方法では,LISチップ単体のみが設計対象となっており,マスク上のチップ配列は考慮外であったため,せっかくチップサイズを縮小しても製造コスト下げることができなかったり,あるいは,LSIレイアウト終了後のマスク設計時にチップ配列が不能であるが判明することがあり,問題となっていた。

概要

製造コストを考慮したLSIレイアウト設計を可能にする。

本発明によれば,マスク設計前に実行される,各LSIチップを配列対象としたLSIレイアウト段階において,所定のチップサイズに基づいて,LSIチップ以外の配列対象に関する情報を参照して,すべての配列対象が1ウェハ上に配列可能であるか否かが判断され,あるいは,1ウェハあたりのチップ取れ高や1チップあたりの製造コストが算出されるので,設計者は,これらの判断結果を参照しながら,限られた開発期間内で,どの程度チップのダウンサイジングを図れば経済的かを容易に判断できる。

目的

本発明は,従来のLSIレイアウト方法が有する上記問題点に鑑みてなされたものであり,本発明の目的は,LSIレイアウト段階で,ウェハからのチップ取れ高や製造コストを考慮することにより,どこまでLSIチップ縮小化を行えば最適であるかを判断することが可能な,新規かつ改良されたLSIレイアウト方法を提供することである。

さらに本発明の別の目的は,LSIレイアウト段階で,ウェハ上へのチップ配列ができるかどうかを判断し,マスク設計時のLSIレイアウトの修正作業工程を削減することができる,新規かつ改良されたLSIレイアウト方法を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

マスク設計前に実行される,各LSIチップを配列対象としたLSIレイアウト段階において,LSIチップ以外の配列対象に関する情報を参照して,所定のチップサイズに基づいて,すべての配列対象が1ウェハ上に配列可能であるか否かを判断する工程を含むことを特徴とする,LSIレイアウト方法

請求項2

前記LSIチップ以外の配列対象に関する情報は,各種マークに関する情報,又はTEG情報,又はIOセル情報を含むことを特徴とする,請求項1に記載のLSIレイアウト方法。

請求項3

マスク設計前に実行される,各LSIチップを配列対象としたLSIレイアウト段階において,所定のチップサイズに基づいて,1ウェハあたりのチップ取れ高を算出する工程を含むことを特徴とする,LSIレイアウト方法。

請求項4

マスク設計前に実行される,各LSIチップを配列対象としたLSIレイアウト段階において,所定のチップサイズに基づいて,1チップあたりの製造コストを算出する工程を含むことを特徴とする,LSIレイアウト方法。

請求項5

前記所定のチップサイズは,基礎データに基づいて算出された仮チップサイズであることを特徴とする,請求項1,2,3または4のいずれかに記載のLSIレイアウト方法。

請求項6

前記所定のチップサイズは,配置配線後実チップサイズであることを特徴とする,請求項1,2,3または4のいずれかに記載のLSIレイアウト方法。

請求項7

前記所定のチップサイズは,複数のチップサイズを含むことを特徴とする,請求項1,2,3または4のいずれかに記載のLSIレイアウト方法。

技術分野

0001

本発明は,LSIレイアウト方法係り,特にLSIチップ取れ高および製造コストを考慮して最適なLSIレイアウト設計を行うLSIレイアウト方法に関するものである。

背景技術

0002

LSIレイアウトの初期段階として,いわゆるフロアプラン設計が行われている。このフロアプラン設計は,LSIチップ面積縮小,LSIチップの性能改善を目的として,LSIチップの実配置配線に先駆けて,LSIチップの概略配置を行うものである。

0003

ところで,従来のフロアプラン設計の基本的な考え方は,各LSIチップのチップサイズを縮小すれば,一枚のウェハから取れるLSIチップ数も自ずと増加するであろうことを前提としていた。ところが実際の生産現場では,一枚のウェハ上から取れるLSIチップ数は,チップサイズにのみ依存しているわけではなく,露光装置を用いてマスクパターンをウェハ上に重ね焼きするためにウェハに形成される各種アライメントマークの配置や,回路特性評価プロセス評価のために各チップに搭載されるテスト素子群,いわゆるTEG(Test Element Group)の配置や,プロセスの種類など,様々な条件によって決定されるものである。そのため,ただチップサイズを縮小したからといって,必ずしもチップの取れ高が増加するとは限らない。従って,LSIレイアウト設計で,せっかく,莫大工数を費やしてチップサイズ縮小したとしても,使用する露光装置の制約や,各種マークやTEGの配置の制約などの理由から,最終的なチップの取れ高は変わらないこともあるし,かえって取れ高が減少してしまう場合さえあり,問題となっていた。

0004

また,従来の方法では,LSIレイアウトが一旦終了した後に,マスク設計段階に入ってから初めて,マスク上に各種マークやTEGが配置できないことが判明することがある。かかる場合には,LSIレイアウトの変更を余儀なくされ,開発期間の増大につながるため問題となっていた。

0005

このように,従来のLSIレイアウト方法では,LISチップ単体のみが設計対象となっており,マスク上のチップ配列は考慮外であったため,せっかくチップサイズを縮小しても製造コストを下げることができなかったり,あるいは,LSIレイアウト終了後のマスク設計時にチップ配列が不能であるが判明することがあり,問題となっていた。

発明が解決しようとする課題

0006

本発明は,従来のLSIレイアウト方法が有する上記問題点に鑑みてなされたものであり,本発明の目的は,LSIレイアウト段階で,ウェハからのチップ取れ高や製造コストを考慮することにより,どこまでLSIチップ縮小化を行えば最適であるかを判断することが可能な,新規かつ改良されたLSIレイアウト方法を提供することである。

0007

さらに本発明の別の目的は,LSIレイアウト段階で,ウェハ上へのチップ配列ができるかどうかを判断し,マスク設計時のLSIレイアウトの修正作業工程を削減することができる,新規かつ改良されたLSIレイアウト方法を提供することである。

課題を解決するための手段

0008

上記課題を解決するために,請求項1に記載の発明は,マスク設計前に実行される,各LSIチップを配列対象としたLSIレイアウト段階において,LSIチップ以外の配列対象に関する情報を参照して,所定のチップサイズに基づいて,すべての配列対象が1ウェハ上に配列可能であるか否かを判断する工程を含むことを特徴としている。

0009

かかる構成によれば,マスク設計前のLSIレイアウト作業中に,現在のチップサイズ基づいて実際にウェハ上にLSIレイアウト可能かどうかの判断できるので,マスク設計に入った後でのLSIレイアウト修正作業を削減できる。

0010

さらに,配列可能であるか判断する際に参照されるLSIチップ以外の配列対象に関する情報として,請求項2に記載のように,各種マークに関する情報,TEG情報,IOセル情報などを考慮することが好ましい。

0011

また,上記課題を解決するために本発明は,マスク設計前に実行される,各LSIチップを配列対象としたLSIレイアウト段階において,請求項3に記載のように,所定のチップサイズに基づいて,1ウェハあたりのチップ取れ高を算出する工程を実行したり,あるいは,請求項4に記載のように,所定のチップサイズに基づいて,1チップあたりの製造コストを算出する工程を実行することが可能である。

0012

かかる構成によれば,LSIレイアウト作業中に,1ウェハあたりのチップ取れ高や1チップあたりの製造コストが参照できるので,どの程度のチップサイズが低コスト化に最適であるかが,LSIレイアウト作業中に判断することが可能であり,開発工程の効率化を図ることができる。

0013

なお,本発明にかかる方法において判断の基礎となる所定のチップサイズとしては,請求項5に記載のように,基礎データに基づいて算出された仮チップサイズや,あるいは,請求項6に記載のように,配置配線後実チップサイズを採用することが可能である。

0014

さらに,請求項7に記載のように,複数のチップサイズそれぞれについて,すべての配列対象が1ウェハ上に配列可能であるか否かを判断したり,1ウェハあたりのチップ取れ高や1チップあたりの製造コストを算出するように構成すれば,設計者は,いずれのチップサイズが最適化どうかを容易に判断することが可能となる。

発明を実施するための最良の形態

0015

以下に添付図面を参照しながら,本発明にかかるLSIレイアウト方法の好適な実施形態について詳細に説明する。

0016

まず図1を参照しながら,本発明にかかるLSIレイアウト方法を実行するためのフロアプラン用CAD装置100の概略構成について説明すると,制御装置102は,設計者の指示に従い,所定の処理手順フローに応じて,各種データベース104,106a,106b,106c,…,108から必要な情報を引き出して,必要な演算処理を施して,CRTなどの表示装置110にLSIレイアウトその他の必要情報,たとえば1ウェハあたりのチップ取れ高や1チップあたりの製造コストを表示して,設計者に報告する。そして,設計者は,表示装置110に表示されたレイアウトその他の情報を参照しながら,次の作業工程に進む。なお,ここで言及した構成要素は,フロアプラン用CAD装置の最も基本的な構成要素に過ぎず,実際の装置を構築するにあたっては,これら以外にも各種周辺的な装置類を付加することが可能であることは言うまでもない。

0017

LSIレイアウト時に,設計者が参照する上記データベース104,106a〜106c,108としては,たとえば,LSIレイアウトに必要な各種設計素材に関するデータが格納された設計基礎情報データベース104,実際にLSIを製造する際の各種プロセス条件に関するデータが格納されたプロセス情報データベース106a,リソグラフィ工程において露光装置が参照する各種アライメントマークなどに関する情報が格納されたマーク情報データベース106b,回路特性評価やプロセス特性評価のための各種TEGに関する情報が格納されたTEG情報データベース106c,さらに製造コストに関する情報が格納された製造コスト情報データベース108などがある。なお,ここに挙げたデータベースはほんの一例に過ぎず,実際の設計にあたっては,これ以外に各種データベース,たとえば露光装置情報などを参照し得ることは言うまでもない。

0018

(第1の実施形態)次に,図2を参照しながら,図1に示すCAD装置を用いて,LSIフロアプラン設計段階で,1ウェハあたりのチップ取れ高および1チップあたりの製造コストを算出し,それらを参照しながらフロアプラン設計を行う第1の実施形態について説明する。

0019

まず,フロアプラン作業用のCAD装置を起動し(ステップS101),そのCAD装置が予め持っている設計基礎情報データベース104からフロアプラン時の仮チップサイズを抽出する(ステップS102)。この仮チップサイズに対して,各データベース106a,106b,106c,… からデータベース化されたプロセス情報マーク情報,TEG情報などを参照して,実際のLSIチップ製造時と同じ状態,すなわちLSIチップ単体のみならず,各種マーク,TEGなどが実際にウェハ上に配列された場合のシミュレーションを実行する(ステップS103)。

0020

次いで,制御装置102は,設計者が指定した条件で,チップ,各種マーク,TEGなどのすべての構成要素が実際にウェハ上に配列可能であるか否かを判断する(ステップS104)。そして,すべての構成要素をウェハ上に配列することが不可能であると判断された場合には,制御装置102は,設計者に指定された条件では配列不可能であることを表示装置110により報告し,ステップS101に戻る。この報告を受けて,設計者は,設計指定条件を変更して,新しい指定条件ですべての構成要素がウェハ上に配列することが可能であるかどうかシミュレーションする。

0021

これに対して,ステップS104において,チップ,各種マーク,TEGなどのすべての構成要素が実際にウェハ上に配列可能であると判断された場合には,制御装置102は,ウェハ上に配列されたLSIチップの数から1ウェハあたりのチップ取れ高を算出する(ステップS105)。さらに,制御装置102は,製造コスト情報データベース108から必要な製造コスト情報を参照して,現在の設定条件による製造コストを算出し(ステップS106),さらには,1チップあたりの製造コストも求める(ステップS107)。このようにして求められた1ウェハあたりのチップ取れ高や1チップあたりの製造コストに関する情報は,表示装置102により設計者に報告される(ステップS108)。そして,設計者は,上記シミュレーションから製造コスト上十分に許容できる結果が得られた場合には,LSIフロアプラン設計を終了する。しかし,製造コスト上許容可能な結果を得られなかった場合には,ステップS101に戻り,各種設計条件を変更して,再度配列シミュレーションを実行する。

0022

以上説明したように,本発明の第1の実施形態にかかるLSIレイアウト方法によれば,設計者は,マスク設計前のLSIレイアウト作業中に,現在のチップ設計による,1ウェハあたりのチップ取れ高,および1チップあたりの製造コストを,実質的にリアルタイムに把握することができる。したがって,設計者は,製造コストをも考慮した上で,どの程度のチップのダウンサイジングを行えば効率的かを容易に判断できる。

0023

(第2の実施形態)次に,図3を参照しながら,図1に示すCAD装置を用いて,フロアプラン設計段階においてチップサイズが変更された場合の1ウェハあたりのチップ取れ高,および1チップあたりの製造コストを算出し,その結果を参考にしてフロアプラン設計を行う方法について説明する。

0024

まず,フロアプラン作業用のCAD装置を起動し(ステップS201),そのCAD装置が予め持っている設計基礎情報データベース104からフロアプラン時の仮チップサイズを抽出する(ステップS202)。次いで,制御装置102は,この仮チップサイズに対し各データベース106a,106b,106c,…から,データベース化されたプロセス情報,マーク情報,TEG情報などを参照して,実際のLSIチップ製造時と同じ状態,すなわちLSIチップ単体のみならず,各種マーク,TEGなどが実際にウェハ上に配列された場合のシミュレーションを実行する(ステップS203)。

0025

次いで,制御装置102は,設計者が指定した条件で,チップ,各種マーク,TEGなどの全ての要素が実際にウェハ上に配列可能であるか否かを判断する(ステップS204)。そして,全ての要素をウェハ上に配列することが不可能であると判断されるチップサイズについては,チップ取れ高および,製造コストは算出せず,チップサイズの変更処理(ステップS208)へスキップする。

0026

これに対して,ステップS204において,チップ,各種マーク,TEGなどの全ての要素が実際にウェハ上に配列可能であると判断されたチップサイズについては,制御装置102は,1ウェハ当たりのチップ取れ高を算出する(ステップS205)。さらに,制御装置102は,製造コスト情報データベース108から必要な製造コスト情報を参照して,現在の設定条件による製造コストを算出し(ステップS206),さらに1チップ当たりの製造コストも求める(ステップS207)。

0027

次いで,制御装置102は設計者が指定した条件によって,チップサイズの変更を行なう(ステップS208)。チップサイズの変更に当たっては,例えば,(a)横方向一定,(b)縦方向一定,(c)面積一定,(d)縦横比一定で変化させることが可能である。

0028

変更されたチップサイズに対し,設計者が指定する許容されるチップサイズの範囲内であるかを判別する(ステップS210)。変更されたチップサイズが許容チップサイズの範囲外であると判断された場合には,それまでに算出された各チップサイズに対する1ウェハ当たりのチップ取れ高や1チップ当たりの製造コストに関する情報を表示装置110によって設計者に報告される(ステップS211)。許容チップサイズ内である場合には,変更されたチップサイズに対して,ステップS203からステップS208までの処理を,許容チップサイズの範囲外となるまで繰り返し行なう。設計者は得られた値から最適なチップサイズを選択し,LSIフロアプランを終了する。

0029

以上のように,本発明の第2の実施形態によれば,フロアプラン設計段階において,チップサイズに変更を加え,各チップサイズについて,1ウェハあたりのチップ取れ高および1チップあたりの製造コストがシミュレートされ,その結果が示されるので,設計者は,容易に最適なチップサイズを選択できる。

0030

(第3の実施形態)次に,図4を参照しながら,本発明の第3の実施形態にかかるLSIレイアウト方法について説明する。この実施形態は,IOセルを含めた配置配線後に,目標とするチップ取れ高を満足しているかを検証する方法である。

0031

まず,フロアプラン作業用のCAD装置を起動し(ステップS301),そのCAD装置が予め持っている設計基礎情報データベース104に基づいて,配置配線後の実チップサイズを抽出する(ステップS302)。次いで,この実チップサイズに対して,各データベース106a,106b,106c,… からデータベース化されたプロセス情報,マーク情報,TEG情報などを参照して,実際のLSIチップ製造時と同じ状態,すなわちLSIチップ単体のみならず,各種マーク,TEGなどが実際にウェハ上に配列された場合のシミュレーションを実行する(ステップS303)。

0032

次いで,制御装置102は,設計者が指定した条件で,チップ,各種マーク,TEGなどのすべての要素が実際にウェハ上に配列可能であるか否かを判断する(ステップS304)。そして,すべての要素をウェハ上に配列することが不可能であると判断された場合には,制御装置102は,設計者に指定された条件では配列不可能であることを表示装置100により報告し,ステップS301に戻る。この報告を受けて,設計者は,設計指定条件を変更して,新しい指定条件ですべての要素がウェハ上に配列することが可能であるかどうかシミュレーションする。

0033

これに対して,ステップS304において,チップ,各種マーク,TEGなどのすべての要素が実際にウェハ上に配列可能であると判断された場合には,制御装置102は,ウェハ上に配列されたLSIチップの数から1ウェハあたりのチップ取れ高を算出する(ステップS305)。さらに,制御装置102は,製造コスト情報データベース108から必要な製造コスト情報を参照して,現在の設定条件による製造コストを算出し(ステップS306),さらに1チップあたりの製造コストも求める(ステップS307)。このようにして求められた1ウェハあたりのチップ取れ高や1チップあたりの製造コストに関する情報は,表示装置102により設計者に報告される(ステップS308)。そして,設計者は,許容可能な結果を得られた場合には,LSIフロアプラン設計を終了する。しかし,許容可能な結果を得られなかった場合には,ステップS301に戻り,各種設計条件を変更して,再度配列シミュレーションを実行する。

0034

以上説明したように,本発明の第3の実施形態にかかるLSIレイアウト方法によれば,設計者は,LSIレイアウト作業において,IOセルを含めた配置配線後であっても,現在の実チップ寸法に応じた,ウェハ上チップ配列可能性,1ウェハあたりのチップ取れ高,および1チップあたりの製造コストを,リアルタイムに把握することができる。

0035

以上,添付図面を参照しながら,本発明にかかるLSIチップレイアウト方法のいくつかの実施形態について説明したが,本発明はかかる例に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想範疇内において,各種の変更例または修正例に想到しうることは明らかであり,それらについても当然に本発明の技術的範囲に含まれることは言うまでもない。

発明の効果

0036

以上説明したように,本発明によれば,LSIレイアウト作業中に,現在のチップサイズで,ウェハ上に各種マーク,TEGなどを含めてチップ配列が可能であるかを判断できるため,マスク設計に入った後でのLSIレイアウトの修正作業が削減できる。

0037

さらに,本発明によれば,LSIレイアウト作業中に,現在のチップサイズで,1ウェハからのチップ取れ高,および1チップあたりの製造コスト情報を得ることができる。これにより,開発期間との関係から,どこまで,LSIチップのダウンサイジングを行えば最適であるかが判断でき,低コスト化を意識したLSIレイアウト設計が可能となる。

図面の簡単な説明

0038

図1本発明にかかるLSIレイアウト方法を適用可能なCAD装置の概略構成を示すブロック図である。
図2本発明の第1の実施形態にかかるLSIレイアウト方法の実行手順を示すフローチャートである。
図3本発明の第2の実施形態にかかるLSIレイアウト方法の実行手順を示すフローチャートである。
図4本発明の第3の実施形態にかかるLSIレイアウト方法の実行手順を示すフローチャートである。

--

0039

100 LSIレイアウト用CAD装置
102制御装置
104 設計基礎情報データベース
106aプロセス情報データベース
106bマーク情報データベース
106cTEG情報データベース
108製造コスト情報データベース
110 表示装置

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