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技術 正負パルス式高電圧電源

出願人 積水化学工業株式会社株式会社ハイデン研究所
発明者 松永浩一湯浅基和
出願日 1997年4月25日 (24年1ヶ月経過) 出願番号 1997-109525
公開日 1998年11月13日 (22年7ヶ月経過) 公開番号 1998-304681
状態 特許登録済
技術分野 インバータ装置
主要キーワード 周波数調整器 高圧インパルス CR遅延回路 基準入力電圧 パルス電圧信号 パルス幅内 変調スイッチ 電圧調整機
関連する未来課題
重要な関連分野

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図面 (20)

課題

互いに接近した正負高電圧パルス信号を任意の周期で発生して負荷印加することのできる実用的な回路で、しかもそのパルス立ち上がり立ち下がり速度を速くすることのできる正負パルス式高電圧電源を提供する。

解決手段

電圧発生部+E,負電圧発生部−E、複数の半導体スイッチング素子直列接続してなる第1〜第3のスイッチング部SW1〜SW3、その各スイッチング部内の半導体スイッチング素子を各スイッチングごとに同時にパルス信号オンオフさせるドライブ回路、負荷Rの前段パルス電圧信号を昇圧する昇圧トランスTを設け、各スイッチング部によりインバータ回路を形成して正負電圧パルス信号を得て、そのパルス信号を昇圧トランスTで昇圧したうえで負荷Rに印加する。また、負荷Rのチャージは、昇圧トランスを介してディスチャージするように各スイッチング部を動作させる。

概要

背景

例えばプラズマ発生装置によりプラズマを発生させる場合、立ち上がり立ち下がりが速く、パルス幅の狭い正・負の高圧パルス信号、つまり正負高圧インパルス信号を放電電極印加することが有効である。

正負のインパルス信号を発生する方法としては、パルス幅スイッチ方式や位相制御方式があるが、これらはパルスの幅を変化できても、図41に示すように、1つの周期中に正・負の信号が等間隔に生じてしまい、図42に例示するような正・負のパルス信号が接近し、かつ、その周期を任意に設定することはできない。

図42に例示するような波形のもとに高圧の正・負のパルス信号を放電電極に印加するためには、半導体スイッチ素子を用いたインバータ回路と、正・負の直流電源とを組み合わせ、インバータ回路の各スイッチング素子を適宜に制御する方法が考えられる。この方法においては、正・負の直流電源の電圧を高くし、その高電圧信号をインバータ回路でスイッチングして直接的に負荷である放電電極に印加する方法と、電源電圧は低くして、負荷の前段昇圧トランスにより昇圧する方法が考えられる。

概要

互いに接近した正負の高電圧パルス信号を任意の周期で発生して負荷に印加することのできる実用的な回路で、しかもそのパルスの立ち上がり/立ち下がり速度を速くすることのできる正負パルス式高電圧電源を提供する。

電圧発生部+E,負電圧発生部−E、複数の半導体スイッチング素子直列接続してなる第1〜第3のスイッチング部SW1〜SW3、その各スイッチング部内の半導体スイッチング素子を各スイッチングごとに同時にパルス信号でオンオフさせるドライブ回路、負荷Rの前段でパルス電圧信号を昇圧する昇圧トランスTを設け、各スイッチング部によりインバータ回路を形成して正負電圧パルス信号を得て、そのパルス信号を昇圧トランスTで昇圧したうえで負荷Rに印加する。また、負荷Rのチャージは、昇圧トランスを介してディスチャージするように各スイッチング部を動作させる。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

正の直流電圧を発生する正電圧発生部と、負の直流電圧を発生する負電圧発生部と、複数の半導体スイッチング素子直列接続してなる第1、第2および第3のスイッチング部と、前記第1、第2および第3のスイッチング部の半導体スイッチング素子を各スイッチング部ごとに同時にオンオフさせるドライブ回路と、パルス電圧信号を昇圧する昇圧トランスを有し、前記正電圧発生部とコモン端子との間に第1および第3のスイッチング部を直列接続し、第1のスイッチング部と第3のスイッチング部との接続点を昇圧トランスの1次側に接続し、かつ、その昇圧トランスの2次側負荷に接続して、第1のスイッチング部がオンになったとき前記正電圧発生部の正電圧が昇圧トランスで昇圧されたうえで負荷に印加され、また前記負電圧発生部と昇圧トランスの1次側との間に第2のスイッチング部を接続して、この第2のスイッチング部がオンになったときに負電圧発生部の負電圧が昇圧トランスで昇圧されたうえで負荷に印加されるようにし、第1のスイッチング部をオンにして負荷に正電圧が印加された後、負荷にチャージされた正の電荷が、昇圧トランスおよび第3のスイッチング部を介してコモン端子に至る回路によってディスチャージされ、次に、前記第2のスイッチング部をオンにして負荷に負電圧が印加された後、負荷にチャージされた負の電荷が、コモン端子から第3のスイッチング部を介して昇圧トランスに至る回路によってディスチャージされるよう、各スイッチング部内の半導体スイッチング素子を周期的にオン・オフすることを特徴とする正負パルス式高電圧電源

請求項2

正の直流電圧を発生する正電圧発生部と、負の直流電圧を発生する負電圧発生部と、それぞれ複数の半導体スイッチング素子を直列接続してなる第1、第2、第3および第4のスイッチング部と、前記第1、第2、第3および第4のスイッチング部の半導体スイッチング素子を各スイッチング部ごとに同時にオン・オフさせるドライブ回路と、パルス電圧信号を昇圧する昇圧トランスを有し、前記正電圧発生部とコモン端子との間に第1、第3および第4のスイッチング部を直列接続し、第1のスイッチング部と第3のスイッチング部との接続点を昇圧トランスの1次側に接続し、かつ、その昇圧トランスの2次側を負荷に接続して、第1のスイッチング部がオンになったとき前記正電圧発生部の正電圧が昇圧トランスで昇圧されたうえで負荷に印加され、また前記負電圧発生部と昇圧トランスの1次側との間に第2のスイッチング部を接続して、この第2のスイッチング部がオンになったときに負電圧発生部の負電圧が昇圧トランスで昇圧されたうえで負荷に印加されるようにし、第1のスイッチング部をオンにして負荷に正電圧が印加された後、負荷にチャージされた正の電荷が、昇圧トランスおよび第3、第4のスイッチング部またはこれらに並列接続されたダイオードを介してコモン端子に至る回路によってディスチャージされ、次に、前記第2のスイッチング部をオンにして負荷に負電圧が印加された後、負荷にチャージされた負の電荷が、コモン端子から第4、第3のスイッチング部またはこれらに並列接続されたダイオードを介して昇圧トランスに至る回路によってディスチャージされるよう、各スイッチング部内の半導体スイッチング素子を周期的にオン・オフすることを特徴とする正負パルス式高電圧電源。

請求項3

正の直流電圧を発生する正電圧発生部と、負の直流電圧を発生する負電圧発生部と、それぞれ複数の半導体スイッチング素子を直列接続してなる第1、第2、第3および第4のスイッチング部と、前記第1、第2、第3および第4のスイッチング部の半導体スイッチング素子を各スイッチング部ごとに同時にオン・オフさせるドライブ回路と、パルス電圧信号を昇圧する昇圧トランスを有し、前記正電圧発生部とコモン端子との間に第1、第3および第4のスイッチング部を直列接続し、第1のスイッチング部と第3のスイッチング部との接続点に昇圧トランスの1次側に接続し、かつ、その昇圧トランスの2次側を負荷に接続して、第1のスイッチング部がオンになったとき前記正電圧発生部の正電圧が昇圧トランスで昇圧されたうえで負荷に印加され、また第3のスイッチング部と第4のスイッチング部との接続点と前記負電圧発生部との間に第2のスイッチング部を接続して、第3および第2のスイッチング部がオンになったとき負電圧発生部の負電圧が昇圧トランスで昇圧されたうえで負荷に印加されるようにし、第1のスイッチング部をオンにして負荷に正電圧が印加された後、負荷にチャージされた正の電荷が、昇圧トランスおよび第3、第4のスイッチング部またはこれらに並列接続されたダイオードを介してコモン端子に至る回路によってアースにディスチャージされ、次に、前記第3および第2のスイッチング部をオンにして負荷に負電圧が印加された後、負荷にチャージされた負の電荷が、コモン端子から第4、第3のスイッチング部またはこれらに並列接続されたダイオードを介して昇圧トランスに至る回路によってディスチャージされるように、各スイッチング部内の半導体スイッチング素子を周期的にオン・オフすることを特徴とする正負パルス式高電圧電源。

請求項4

請求項1における第1〜第3のスイッチング部、または、請求項2または3の第1〜第4スイッチング部が、それぞれ2つまたは3つの半導体スイッチング素子を直列接続して構成されていることを特徴とする、請求項1,2または3に記載の正負パルス式高電圧電源。

請求項5

正電圧発生部および負電圧発生部の発生電圧が、それぞれ+1000V〜+4000Vおよび−1000V〜−4000Vの範囲にあることを特徴とする、請求項1,2,3または4に記載の正負パルス式高電圧電源。

請求項6

昇圧トランスによる昇圧倍率が、5〜20倍であることを特徴とする、請求項1,2,3,4または5に記載の正負パルス式高電圧電源。

技術分野

0001

本発明は、放電電極等に正負パルス高電圧印加するための正負パルス式高電圧電源に関し、例えばプラズマ発生装置コロナ放電処理装置イオン発生器除電装置スパッタリング装置レーザ発生装置、あるいはオゾン発生器等の電源として広範囲に使用できる電源に関する。

背景技術

0002

例えばプラズマ発生装置によりプラズマを発生させる場合、立ち上がり立ち下がりが速く、パルス幅の狭い正・負の高圧パルス信号、つまり正負の高圧インパルス信号を放電電極に印加することが有効である。

0003

正負のインパルス信号を発生する方法としては、パルス幅スイッチ方式や位相制御方式があるが、これらはパルスの幅を変化できても、図41に示すように、1つの周期中に正・負の信号が等間隔に生じてしまい、図42に例示するような正・負のパルス信号が接近し、かつ、その周期を任意に設定することはできない。

0004

図42に例示するような波形のもとに高圧の正・負のパルス信号を放電電極に印加するためには、半導体スイッチ素子を用いたインバータ回路と、正・負の直流電源とを組み合わせ、インバータ回路の各スイッチング素子を適宜に制御する方法が考えられる。この方法においては、正・負の直流電源の電圧を高くし、その高電圧信号をインバータ回路でスイッチングして直接的に負荷である放電電極に印加する方法と、電源電圧は低くして、負荷の前段昇圧トランスにより昇圧する方法が考えられる。

発明が解決しようとする課題

0005

ところで、高電圧信号をインバータ回路でスイッチングする方法を採用する場合には、半導体素子スイッチング耐圧に鑑み、インバータ回路内の各スイッチを多数の半導体素子を直列結合して構成することが必要となる。例えば、負荷に印加すべき高電圧が5kVであったとし、半導体素子1個当たりの耐圧が1600Vであったとすると、インバータ回路内の一つのスイッチを、図43に示すように少なくとも4個の半導体素子T1 〜T4 の直列結合により形成し、4×1600V=6400Vの耐圧が得られるように考慮する必要が生じる。

0006

このような構成において一つの半導体素子がショートすると、スイッチの耐圧は3×1600V=4800Vとなり、全ての半導体素子が破壊してしまうことになる。また、一つのスイッチ内各半導体素子の動作にばらつき(立ち上がり/立ち下がり/ストレージタイム等)があった場合、例えば図44タイムチャートを示すように、T1 〜T3 がオフに成っているにも係わらずT4 が未だオンの状態が継続する等によって、このT4 が破壊する。従って、余裕を持ってより多数の半導体素子を直列結合して一つのスイッチを形成しても、素子のばらつきいかんによってはその破壊を防止することはできないという問題があり、結局、この構成によっては実用的な回路を得ることは困難である。

0007

一方、以上のような不具合を解消するためには、インバータ回路の各スイッチを1個の半導体素子によって形成するとともに、正・負の直流電源の出力電圧をその半導体素子の耐圧に見合ったものとし、負荷の前段で昇圧トランスによって昇圧する方法を採用すればいいことになるが、この方法では、トランスの1次−2次間巻線比が大となってしまい、負荷に印加されるパルス電圧の立ち上がり/立ち下がり速度が低下するという新たな問題が生じる。例えば、1次側の電圧を300Vに設定し、2次側に10kVの電圧を得ようとする場合には、1次巻数を40ターンとして計算すると、10kV/300V=33であるから、2次巻数は1320ターンとなる。このようなトランス構成によると、図45に全体としての等価回路を示すように、線間、相間の浮遊容量C1 が大きくなり、かつ、2次インダクタンスL3 、線抵抗Rが大きくなってしまうことから、(R+L3 )と負荷Cにより形成される積分回路時定数が大となり、立ち上がり/立ち下がり波形が悪化してしまう。

0008

本発明はこのような実情に鑑みてなさたもので、互いに接近した正負の高電圧パルス信号を任意の周期で発生して負荷に印加することのできる実用的な回路で、しかもそのパルスの立ち上がり/立ち下がり速度を速くすることのできる正負パルス式高電圧電源の提供を目的としている。

課題を解決するための手段

0009

上記の目的を達成するため、請求項1に係る発明の正負パルス式高電圧電源は、その要部の等価回路図例を図1に示すように、正の直流電圧を発生する正電圧発生部+Eと、負の直流電圧を発生する負電圧発生部−Eと、複数の半導体スイッチング素子直列接続してなる第1、第2および第3のスイッチング部SW1、SW2およびSW3と、第1、第2および第3のスイッチング部SW1、SW2およびSW3の半導体スイッチング素子を各スイッチング部ごとに同時にオン・オフさせるドライブ回路(図示せず)と、パルス電圧信号を昇圧する昇圧トランスTを有し、前記正電圧発生部+Eとコモン端子COMとの間に第1および第3のスイッチング部SW1およびSW3を直列接続し、第1のスイッチング部SW1と第3のスイッチング部SW3との接続点を昇圧トランスTの1次側に接続し、かつ、その昇圧トランスTの2次側を負荷Rに接続して、第1のスイッチング部SW1がオンになったとき前記正電圧発生部+Eの正電圧が昇圧トランスTで昇圧されたうえで負荷Rに印加され、また前記負電圧発生部+Eと昇圧トランスTの1次側との間に第2のスイッチング部SW2を接続して、この第2のスイッチング部SW2がオンになったときに負電圧発生部−Eの負電圧が昇圧トランスTで昇圧されたうえで負荷Rに印加されるようにし、第1のスイッチング部SW1をオンにして負荷Rに正電圧が印加された後、負荷Rにチャージされた正の電荷が、昇圧トランスTおよび第3のスイッチング部SW3を介してコモン端子COMに至る回路によってディスチャージされ、次に、前記第2のスイッチング部SW2をオンにして負荷Rに負電圧が印加された後、負荷Rにチャージされた負の電荷が、コモン端子COMから第3のスイッチング部SW3を介して昇圧トランスTに至る回路によってディスチャージされるよう、各スイッチング部内の半導体スイッチング素子を所定の順序で周期的にオン・オフすることによって特徴づけられる。

0010

また、本発明において片方向性の半導体スイッチング素子を用いる場合には、以上の請求項1に係る発明における第3のスイッチング部SW2を、2つのスイッチング部に置換することができる。その2つのスイッチング部を構成する半導体スイッチング素子として、各スイッチング部内では同一方向で、かつ、2つのスイッチング部どうしでは互いに逆方向性の半導体スイッチング素子を用いる。

0011

そして、以下に示す請求項2または3に係る発明においては、第3および第4のスイッチング部によって、請求項1における第3のスイッチング部を構成するものである。

0012

請求項2に係る発明は、その実施の形態を表す図2の等価回路図に示すように、正の直流電圧を発生する正電圧発生部+Eと、負の直流電圧を発生する負電圧発生部−Eと、それぞれ複数の半導体スイッチング素子を直列接続してなる第1、第2、第3および第4のスイッチング部SW1、SW2、SW3およびSW4と、これら第1、第2、第3および第4のスイッチング部SW1、SW2、SW3およびSW4の半導体スイッチング素子を各スイッチングごとに同時にオン・オフさせるドライブ回路(図示せず)と、パルス電圧信号を昇圧する昇圧トランスTを有し、前記正電圧発生部+Eとコモン端子COMとの間に第1、第3および第4のスイッチング部SW1、SW3およびSW4を直列接続し、第1のスイッチング部SW1と第3のスイッチング部SW3との接続点を昇圧トランスTの1次側に接続し、かつ、その昇圧トランスTの2次側を負荷Rに接続して、第1のスイッチング部SW1がオンになったとき前記正電圧発生部+Eの正電圧が昇圧トランスTで昇圧されたうえで負荷Rに印加され、また前記負電圧発生部−Eと昇圧トランスTの1次側との間に第2のスイッチング部SW2を接続して、この第2のスイッチング部SW2がオンになったときに負電圧発生部−Eの負電圧が昇圧トランスTで昇圧されたうえで負荷Rに印加されるようにし、第1のスイッチング部SW1をオンにして負荷Rに正電圧が印加された後、負荷Rにチャージされた正の電荷が、昇圧トランスT、および第3、第4のスイッチング部SW3、SW4またはこれらに並列接続されたダイオードD3、D4を介してコモン端子COMに至る回路によってディスチャージされ、次に、前記第2のスイッチング部SW2をオンにして負荷Rに負電圧が印加された後、負荷Rにチャージされた負の電荷が、コモン端子COMから第4、第3のスイッチング部SW4、SW3またはこれらに並列接続されたダイオードD4、D3を介して昇圧トランスTに至る回路によってディスチャージされるよう、各スイッチング部内の半導体スイッチング素子を所定の順序で周期的にオン・オフすることによって特徴づけられる。

0013

また、同じ目的を達成するための他の構成である請求項3に係る発明の正負パルス式高電圧電源は、その実施の形態を表す等価回路図を図21に示すように、正の直流電圧を発生する正電圧発生部+Eと、負の直流電圧を発生する負電圧発生部−Eと、それぞれ複数の半導体スイッチング素子を直列接続してなる第1、第2、第3および第4のスイッチング部SW1、SW2、SW3およびSW4と、それら第1、第2、第3および第4のスイッチング部SW1、SW2、SW3およびSW4のスイッチング部の半導体スイッチング素子を各スイッチング部ごとに同時にオン・オフさせるドライブ回路と(図示せず)、パルス電圧信号を昇圧する昇圧トランスTを有し、前記正電圧発生部+Eとコモン端子COMとの間に第1、第3および第4のスイッチング部SW1、SW3およびSW4を直列接続し、第1のスイッチング部SW1と第3のスイッチング部SW3との接続点に昇圧トランスTの1次側を接続し、かつ、その昇圧トランスTの2次側を負荷Rに接続して、第1のスイッチング部SW1がオンになったとき前記正電圧発生部+Eの正電圧が昇圧トランスTで昇圧されたうえで負荷Rに印加され、また第3のスイッチング部SW3と第4のスイッチング部SW4との接続点と前記負電圧発生部+Eとの間に第2のスイッチング部SW4を接続して、第3および第2のスイッチング部SW3およびSW2がオンになったとき負電圧発生部−Eの負電圧が昇圧トランスTで昇圧されたうえで負荷Rに印加されるようにし、前記ドライブ回路は、第1のスイッチング部SW1をオンにして負荷Rに正電圧が印加された後、負荷Rにチャージされた正の電荷が、昇圧トランスT、および第3、第4のスイッチング部SW3、SW4またはこれらに並列接続されたダイオードD3、D4を介してコモン端子COMに至る回路によってコモン端子にディスチャージされ、次に、前記第3および第2のスイッチング部SW3およびSW2をオンにして負荷Rに負電圧が印加された後、負荷Rにチャージされた負の電荷が、コモン端子COMから第4、第3のスイッチング部SW4、SW3またはこれらに並列接続されたダイオードD4、D3を介して昇圧トランスTに至る回路によってディスチャージされるように、各スイッチング部内の半導体スイッチング素子を所定の順序で周期的にオン・オフすることによって特徴づけられる。

0014

ここで、請求項1に係る発明における第1〜第3のスイッチング部、および、請求項2または3に係る発明における第1〜第4のスイッチング部を、それぞれ2つもしくは3つの半導体スイッチング素子を直列接続して構成することが好ましい。

0015

また、同じく以上の各発明における正電圧発生部および負電圧発生部の発生電圧は、それぞれ+1000V〜+4000Vおよび−1000V〜−4000Vの範囲とすることが好ましい。

0016

更に、以上の各発明における昇圧トランスによる昇圧倍率は、5〜20倍の範囲とすることが好ましい。本発明では、複数ではあるが少数の半導体スイッチング素子を直列接続することにより1つのスイッチング部を構成してその耐圧を適宜に上げ、そのようなスイッチング部を3個(請求項1)、あるいは4個(請求項2、3)、それぞれの発明に記載したように接続して、ドライブ回路でオン・オフ制御することにより、適当な電圧の正・負のでパルス信号を生成し、その電圧パルスを昇圧トランスで昇圧したうえで負荷に印加するとともに、負荷に充電された電荷分を、昇圧トランスおよびスイッチング部を通じてコモン端子に至る導通路によってディスチャージするように構成することで、立ち上がり/立ち下がり速度が速く、しかも使用時に素子の破壊の恐れの極めて少ない、実用的な正負パルス式電源回路を得ている。

0017

ここで、各スイッチング部によりスイッチングされる信号の電圧は、±1000〜4000Vにすることで、各スイッチング部を、直列結合された2個または3個の半導体スイッチング素子によって構成してその各素子の破壊の恐れを少なくすることができ、また、昇圧トランスによる昇圧倍率を5〜20倍の範囲とすることで、昇圧トランスの線抵抗や浮遊容量および2次インダクタンスが、負荷を含んで等価的に形成される積分回路の時定数を小さくすることに有効であり、負荷に印加される電圧パルスの立ち上がり/立ち下がり波形を悪化させることがない。

0018

また、各スイッチング部の半導体スイッチング素子に対してあまり高い電圧を印加しないことは、それを駆動するドライブ回路(ゲート回路)にホトカプラ方式を採用できるなど、比較的簡単なドライブ回路を用いることができるという利点もある。

発明を実施するための最良の形態

0019

図2は請求項2に係る発明の実施の形態の要部構成を示す等価回路図である。この図2において、第1,第2,第3および第4のスイッチング部SW1,SW2,SW3,およびSW4は、それぞれ、図3に例示するように、FETやIGBT等の半導体スイッチング素子を例えば2個直列結合することによって構成されたもので、各スイッチング部内においては、それを構成する各半導体スイッチング素子は同時にオン・オフされる。また、各スイッチング部SW1,SW2,SW3,およびSW4には、それぞれダイオードD1,D2,D3およびD4が並列に接続されている。

0020

第1のスイッチング部SW1と第3のスイッチング部SW3と第4のスイッチング部SW4は、正電圧発生部である正極性の直流電源+Eとコモン端子COMの間に直列接続されている。また、第2のスイッチング部SW2は、負電圧発生部である負極性の直流電源−Eと昇圧トランスTの1次側巻線の一端に接続され、また、この昇圧トランスTの1次巻線の一端には第1のスイッチング部SW1と第3のスイッチング部SW3との接続点も接続されている。昇圧トランスTの1次側巻線の他端はアースに接続されており、その2次側巻線は一端が負荷Rに、他端がコモン端子COMに接続されている。

0021

上記した各スイッチング部SW1〜SW4は、ドライブ回路(図示せず)からのそれぞれの半導体スイッチング素子に供給されるゲート信号により、図4タイミングチャートを示すようにオン・オフ動作し、これにより、昇圧トランスTの1次側に同図に示すような波形で電圧が印加され、この電圧は昇圧された後に負荷Rに印加される。

0022

〔表1〕は、図4の昇圧トランスTの1次側への印加電圧波形における〜の各部での各スイッチング部SW1〜SW4のオン・オフ状態を表している。また、図5図8には、各時点におけるスイッチング部SW〜SW4の動作状態に基づく電荷の流れの説明図を示し、これらの図ないしは表を参照しつつ、以下、本実施の形態の動作例を説明する。

0023

0024

4個のスイッチング部SW1〜SW4を全てオフにした図1の状態(〔表1〕の)から、図5に示すようにスイッチング部SW1をオンにすると(〔表1〕の)、正極性の直流電源+Eから第1のスイッチング部SW1および昇圧トランスTの1次側を通りコモン端子COMへ向かう(I1 の方向)電流が流れるので、正極性の電源電圧+Eに比例した立ち上がりの良い正のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧により正極性に充電される。 次いで、所定時間後に図6に示すように第1のスイッチング部SW1をオフにし、その直後に第3のスイッチング部SW3を瞬間的にオンにすると(〔表1〕の)、負荷Rにチャージされた電荷分は、コモン端子COMから昇圧トランスTの1次側、オンとなった第3のスイッチング部SW3、更には第4のスイッチング部SW4に並列接続された第4のダイオードD4を通じて再びコモン端子COMに通じる電流の流れ(I2 の方向)により、実質的にディスチャージされ、負荷Rに対して立ち下がりの良いパルス電圧となる。

0025

また、所定時間後に図7に示すように第4のスイッチング部SW4をオフにし、その直後に第2のスイッチング部SW2をオンにすると(〔表1〕の)、今度は昇圧トランスTの1次側から第2のスイッチング部SW2を通じて負極性の直流電源−Eに向かう電流が流れる(I3 の方向)ので、負極性の電源電圧−Eの昇圧に比例した立ち下がりの良い負のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧により負極性に充電される。

0026

次に、所定時間後に図8に示すように第2のスイッチング部SW2をオフにし、その直後に第4のスイッチング部SW4を瞬間的にオンにすると(〔表1〕の)、負荷R側にチャージした負の電荷分が、コモン端子COMからオンとなった第4のスイッチング部SW4およびオフになっている第3のスイッチング部SW3に並列接続された第3のダイオードD3を介し、更に昇圧トランスTの1次側を通じて再びコモン端子COMに至る流れ(I4 の方向)により実質的にディスチャージされるので、このときも負荷Rに対して立ち上がりの良い負のパルス電圧となる。

0027

このような動作を繰り返すことにより、図4のタイムチャートの最下段に示したように、昇圧トランスTの1次側に立ち上がり・立ち下がり特性の良好な正負のパルス電圧が周期的に印加される。そして、そのパルス電圧は昇圧トランスTにより昇圧されたうえで、負荷Rに印加される。

0028

ここで、この実施の形態において、負荷Rに印加すべき高圧パルスが±10kVであったとしたとき、各構成部材の好適な選択について述べると、各スイッチング部SW1〜SW4には、最大定格耐圧1600VのIGBT等の半導体スイッチング素子を2個直列結合して組にしたもの、例えば2個入りモジュール型IGBT等ををそれぞれ用いる。これにより、各スイッチング部SW1〜SW4の耐圧は3200Vとなる。

0029

一方、正極性および負極性の直流電源+Eおよび−Eの電源電圧を+1500Vおよび−1500Vとして、耐圧3200Vの各スイッチング部SW1〜SW4に印加してスイッチングする。

0030

そして、このような設定により昇圧トランスTの1次巻線には±1500Vのパルス電圧が印加されるから、これを±10kVに昇圧するためには、1次のターン数を40と仮定すると、2次のターン数は266(40×10kV/1.5kV)となる。

0031

2次巻線のターン数がこの程度であれば、前記した図45に示した等価回路においてC1 で示した線間および相間の浮遊容量が、同図の説明において示した例に比して大幅に小さくなり、2次インダクタンスL3 および線抵抗R1 も小さくすることができるので、(R1 +L3 )と負荷により形成される積分回路の時定数が小さくなり、立ち上がり/立ち下がりの速い高圧パルス電圧を負荷に対して印加することが可能となる。

0032

また、各スイッチング部SW1〜SW4は、2個の半導体スイッチング素子を直列結合することにより3200Vの耐圧を得て、実際に印加する電圧は1500Vであるから、例え片方の半導体スイッチング素子が破壊しても全体は破壊することがなく、実用的な回路が得られる。

0033

また、この回路の利点は、昇圧トランスTを含む負荷Rのインピーダンスが非常に高くとも、負荷Rに充電された正の電荷分を第3のスイッチング部SW3と第4のダイオードD4により、また、負の電荷分を第4のスイッチング部SW4と第3のダイオードD3により確実にディスチャージできることと、正負の電圧を印加するときにも、第1のスイッチング部SW1または第2のスイッチング部SW2により高速に負荷Rを充電できるため、立ち上がり・立ち下がりが非常に速い正負のパルス電圧を得ることができる。

0034

次に、以上の実施の形態と回路構成は全く同じとし、各スイッチング部SW1〜SW4のオン・オフ動作タイミングを上記の例とは変えた例について述べる。図8にそのタイミングチャートを示し、また、〔表2〕には、図9の昇圧トランスTの1次側への印加電圧波形における〜の各部での各スイッチング部SW1〜SW4のオン・オフ状態を示す。更に、図10図14には、各時点におけるスイッチング部SW1〜SW4の動作状態に基づく電荷の流れの説明図を示す。

0035

0036

まず、図10に示すように第1のスイッチング部SW1をオフ、第3および第4のスイッチング部SW3およびSW4をオン、第2のスイッチング部SW2をオフにした状態では(〔表2〕の)、昇圧トランスTの1次側の両端がともにコモン端子COMに接続されるために正負いずれの電圧も印加されず、従って負荷Rには何らの電圧も印加されない。この状態から図11に示すように、第3のスイッチング部SW3をオフにした直後に第1のスイッチング部SW1をオンにすると(〔表2〕の)、正極性の直流電源+Eから、オンとなった第1のスイッチング部SW1および昇圧トランスTの1次側を通ってアースへ向かう(I1の方向)電流が流れるので、正極性の電源電圧+Eに比例した立ち上がりの良い正のパルス電圧が昇圧トランスTの1次側に加わり、昇圧の後に負荷Rに印加され、負荷Rが正極性に充電される。

0037

次いで、図12に示すように、第1のスイッチング部SW1をオフにした直後に第3のスイッチング部SW3をオンにすると(〔表2〕の)、負荷R側にチャージした正の電荷分が、コモン端子COMから昇圧トランスTの1次側およびオンとなった第3のスイッチング部SW3、更には引き続きオンとなっている第4のスイッチング部SW4を介してコモン端子COMに至る流れ(I2 の方向)によって、実質的にディスチャージされるので、負荷Rに対して立ち下がりの良い正のパルス電圧となる。

0038

また、図13に示すように、第4のスイッチング部SW4をオフにした直後に第2のスイッチング部SW2をオンにすると(〔表2〕の)、今度は、昇圧トランスTの1次側からオンとなった第2のスイッチング部SW2を通じて負極性の直流電源−Eに向かう電流が流れる(I3 の方向)ので、負極性の電源電圧−Eのに比例した立ち下がりの良い負のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧により負極性に充電される。

0039

次いで図14に示すように、第2のスイッチング部WS2をオフにした直後に第4のスイッチング部SW4をオンにすると(〔表2〕の)、負荷R側にチャージした負の電荷分が、コモン端子COMからオンとなった第4のスイッチング部SW4および引き続きオンとなっている第3のスイッチング部SW3、更には昇圧トランスTの1次側を通って再びコモン端子COMに至る流れ(I4 の方向)により実質的にディスチャージされるので、このときも負荷Rに対して立ち上がりの良い負のパルス電圧となる。

0040

次に、回路構成は上記各例と同じであるが、各スイッチング部SW1〜SW4のオン・オフ動作タイミングが更に異なる例について述べる。図15にそのタイミングチャートを示し、また、〔表3〕には、図14の昇圧トランスTの1次側への印加電圧波形における〜の各部での各スイッチング部SW1〜SW4のオン・オフ状態を示す。更に、図16図20には、各時点におけるスイッチング部SW1〜SW4の動作状態に基づく電荷の流れの説明図を示す。

0041

0042

まず、図16に示すように第1,第2,第3および第4の全てのスイッチング部SW1,SW2,SW3およびSW4をともにオフにした状態では(〔表3〕の)、昇圧トランスTの1次側、従って負荷Rには正負いずれの電圧も印加されない。この状態から図17に示すように第1のスイッチング部SW1をオンにすると(〔表3〕の)、正極性の直流電源+Eから、オンとなった第1のスイッチング部SW1および昇圧トランスTの1次側を通ってコモン端子COMへ向かう(I1 の方向)電流が流れるので、正極性の電源電圧+Eに比例した立ち上がりの良い正のパルス電圧が昇圧トランスTの1次側に加わり、昇圧後に負荷Rに印加されて負荷Rが正極性に充電される。

0043

次いで、図18に示すように、第1のスイッチング部SW1をオフにした直後に第3およひ第4のスイッチング部SW3およびSW4を同時にオンにすると(〔表3〕の)、負荷R側にチャージした正の電荷分が、昇圧トランスTの1次側から第3および第4のスイッチング部SW3およびSW4を通じてコモン端子COMに至る流れ(I2 の方向)によって実質的にディスチャージされるので、負荷Rに対して立ち下がりの良い正のパルス電圧となる。

0044

また、図19に示すように、第3および第4のスイッチング部SW3およびSW4を同時にオフにした直後に第2のスイッチング部SW2をオンにすると(〔表〕の)、今度は、昇圧トランスTの1次側からオンとなった第2のスイッチング部SW2を通じて負極性の直流電源−Eへ向かう(I3 の方向)電流が流れるので、負極性の電源電圧−Eに比例した立ち下がりの良い負のパルス電圧が昇圧トランスTの1次側に流れ、昇圧後に負荷に印加されて負荷Rが負極性に充電される。

0045

次いで図20に示すように、第2のスイッチング部SW2をオフにした直後に第3および第4のスイッチング部SW3およびSW4を同時にオンにすると(〔表3〕の)、負荷R側にチャージした負の電荷分が、コモン端子COMから第3および第4のスイッチング部SW3およびSW4を通じて昇圧トランスTの1次側に至る流れ(I4 の方向)によって実質的にディスチャージされるので、このときも負荷Rに対して立ち上がりの良い負のパルス電圧となる。

0046

さて、次に請求項3に係る発明の実施の形態について述べる。その等価回路図を図21に示す。この回路においては、第1,第3および第4のスイッチング部SW1,SW3およびSW4は、先の例と同様に正極性の直流電源+Eとアースの間に直列接続されているが、第1のスイッチング部SW1と第3のスイッチング部SW3の接続点に昇圧トランスTの1次側が接続されている点、および、第3のスイッチング部SW3と第4のスイッチング部SW4との接続点と負極性の直流電源−Eとの間に、第2のスイッチング部SW2が挿入されている点に特徴かある。

0047

この実施の形態の各スイッチング部のオン・オフ動作は、先に示した図15に示したタイミングチャートと同じであり、その昇圧トランスTの1次側への印加電圧波形における〜の各部での各スイッチング部SW1〜SW4のオン・オフ状態の関係も〔表2〕と全く同様である。図22図25に、各時点におけるスイッチング部SW1〜SW4の動作状態に基づく電荷の流れの説明図を示し、これらの図を参照しつつこの実施の形態の動作を説明する。

0048

まず、図21に示すように第1のスイッチング部SW1をオフ、第3および第4のスイッチング部SW3およびSW4をともにオン、第2のスイッチング部SW2をオフにした状態では(〔表2〕の)、昇圧トランスTの1次側の両端はともにコモン端子COMに接続されるため、負荷Rには正負いずれの電圧も印加されない。この状態から図22に示すように、第3のスイッチング部SW3をオフにした直後に第1のスイッチング部SW1をオンにすると(〔表2〕の)、正極性の直流電源+Eから、オンとなった第1のスイッチング部SW1および昇圧トランスTの1次側を通りアースへ向かう(I1 の方向)電流が流れるので、正極性の電源電圧+Eに比例した立ち上がりの良い正のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧により正極性に充電される。

0049

次いで、図23に示すように、第1のスイッチング部SW1をオフにした直後に第3のスイッチング部SW3をオンにすると(〔表2〕の)、負荷R側にチャージした正の電荷分が、昇圧トランスTの1次側からオンとなった第3のスイッチング部SW3および引き続きオンになっている第4のスイッチング部SW4を介してコモン端子COMに至る流れ(I2 の方向)によって実質的にディスチャージされるので、負荷Rに対して立ち下がりの良い正のパルス電圧となる。

0050

また図24に示すように、第4のスイッチング部SW4をオフにした直後に第2のスイッチング部SW2をオンにすると(〔表2〕の)、昇圧トランスTの1次側から引き続きオンになっている第3のスイッチング部SW3およびオンとなった第2のスイッチング部SW2を通じて負極性の直流電源−Eへ向かう(I3 の方向)電流が流れるので、負極性の電源電圧−Eに比例した立ち下がりの良い負のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧により負極性に充電される。

0051

次いで、図25に示すように、第2のスイッチング部SW2をオフにした直後に第4のスイッチング部SW4をオンにすると(〔表2〕の)、負荷Rにチャージした負の電荷分が、コモン端子COMからオンとなった第4のスイッチング部SW4および引き続きオンになっている第3のスイッチング部SW3を介して、昇圧トランスTの1次側を経てコモン端子COMへ至る流れ(I4 の方向)により実質的にディスチャージされるので、このときも負荷Rに対して立ち上がりの良い負のパルス電圧となる。

0052

次に回路構成は図21のものと同様であるが、4個のスイッチング部SW1〜SW4のオン・オフ動作タイミングを上記の例とは変えた例について述べる。図26にそのタイミングチャートを示し、〔表4〕には、図26の昇圧トランスTの1次側への印加電圧波形における〜の各部での各スイッチング部SW1〜SW4のオン・オフ状態を示す。更に、図27図31には、各時点におけるスイッチング部SW1〜SW4の動作状態に基づく電荷の流れの説明図を示す。

0053

0054

図27に示すように4個のスイッチング部SW1〜SW4を全てオフにした状態(〔表4〕の)から、図28に示すように第1のスイッチング部SW1をオンにすると(〔表4〕の)、正極性の直流電源+Eから、オンとなった第1のスイッチング部SW1および昇圧トランスTの1次側を通ってコモン端子COMへ向かう(I1 の方向)電流が流れるので、正極性の電源電圧+Eに比例した立ち上がりの良い正のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後の電圧パルスにより正極性に充電される。

0055

次いで、所定時間後に図29に示すように、第1のスイッチング部SW1をオフにし、その直後に第3のスイッチング部SW3をオンにすると(〔表4〕の)、負荷R側にチャージした正の電荷分が、昇圧トランスTの1次側からオンとなった第3のスイッチング部SW3およびオフになっている第4のスイッチング部SW4に並列接続された第4のダイオードD4を介してコモン端子COMへ至る流れ(I2 の方向)によって実質的にディスチャージされるので、負荷Rに対して立ち下がりの良い正のパルス電圧となる。

0056

また、図30に示すように、第3のスイッチング部SW3をオンにしたまま、第2のスイッチング部SW2をオンにすると(〔表4〕の)、昇圧トランスTの1次側から、オンになっている第3のスイッチング部SW3およびオンとなった第2のスイッチング部SW2を通じて負極性の直流電源−Eに向かう(I3 の方向)電流が流れるので、負極性の電源電圧−Eに比例した立ち下がりの良い負のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧により負極性に充電される。

0057

次いで、所定時間後に図31に示すように、第3および第2のスイッチング部SW3およびSW2をオフにしてから、第4のスイッチング部SW4を瞬間的にオンにすると(〔表4〕の)、負荷R側にチャージした負の電荷分が、コモン端子COMからオンになった第4のスイッチング部SW4およびオフとなった第3のスイッチング部SW3に並列接続された第3のダイオードD3を介して、更に昇圧トランスTの1次側を経てアースに至る流れ(I4 の方向)によって実質的にディスチャージされるので、このときも負荷Rに対して立ち上がりの良い負のパルス電圧となる。

0058

次に、回路構成は図21のものと同様であるが、4個のスイッチング部SW1〜SW4のオン・オフ動作タイミングを上記各例とは更に変えた例について述べる。図32にそのタイミングチャートを示し、〔表5〕には、図32の昇圧トランスTの1次側への印加電圧波形における〜の各部での各スイッチング部SW1〜SW4のオン・オフ状態を示す。更に、図33図37には、各時点におけるスイッチング部SW1〜SW4の動作状態に基づく電荷の流れの説明図を示す。

0059

0060

4個のスイッチング部SW1〜SW4を図33のように全てオフにした状態(〔表5〕の)から、図34に示すように第1のスイッチング部SW1をオンにすると(〔表5〕の)、正極性の直流電源+Eから、オンとなった第1のスイッチング部SW1および昇圧トランスTの1次側を通りコモン端子COMへ向かう(I1 の方向)電流が流れるので、正極性の電源電圧+Eに比例した立ち上がりの良い正のパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧により正極性に充電される。

0061

次いで、所定時間後に図35に示すように第1のスイッチング部SW1をオフにし、その直後に第3および第4のスイッチング部SW3およびSW4を同時にオンにすると(〔表5〕の)、負荷R側にチャージした正の電荷分が、昇圧トランスTの1次側からオンとなった第3および第4のスイッチング部SW3およびSW4を介してコモン端子COMに至る流れ(I2 の方向)によって、実質的にディスチャージされるので、負荷Rに対して立ち下がりの良い正のパルス電圧となる。

0062

また、図36に示すように、第3のスイッチング部SW3はオンにしたまま、第4のスイッチング部SW4をオフにした直後に第2のスイッチング部SW2をオンにすると(〔表5〕の)、昇圧トランスTの1次側からオンになっている第3のスイッチング部SW3およびオンとなった第2のスイッチング部SW2を通じて負極性の直流電源−Eへ向かう(I3 の方向)電流が流れるので、負極性の電源電圧−Eに比例した立ち下がりの良いパルス電圧が昇圧トランスTの1次側に加わり、負荷Rはその昇圧後のパルス電圧によって負極性に充電される。

0063

次いで、所定時間後に図37に示すように、第3および第2のスイッチング部SW3およびSW2をオフにしてから、第3および第4のスイッチング部SW3およびSW4を同時に瞬間的にオンにすると(〔表5〕の)、負荷R側にチャージした負の電荷分が、実質的に、コモン端子COMからオンとなった第3および第4のスイッチング部SW3およびSW4を介して、更に昇圧トランスTの1次側を経てコモン端子COMへ至る流れ(I4 の方向)によりディスチャージされるので、このときも負荷Rに対して立ち上がりの良い負のパルス電圧となる。

0064

図38は、上述した回路構成を利用する高電圧電源の全体の概要構成を示す図である。この図38に示す高電圧電源は、上記した各等価回路で表される4組のスイッチング部SW1〜SW4からなるスイッチングインバータ回路1と、正電圧発生回路9と負電圧発生回路11、および、これらにより生成された正および負のパルス電圧信号を昇圧する昇圧トランス2(上記した昇圧トランスTに相当)を主体とするものであり、これらによって生成された正負交互の周期的な高圧パルス信号を、負荷である例えば除電器の放電電極3に印加する場合の具体例を示すものである。

0065

スイッチングインバータ1の前段には、それから出力されるパルス信号の正負それぞれの電圧を調整する正電圧調整部4および負電圧調整部5、周波数を調整する周波数調整部6、パルス幅を調整するパルス幅調整部7、変調させる変調部8等が設けられている。これらの各部について概説する。

0066

正電圧調整部4は、正電圧発生回路9から出力される正の直流電圧を電圧設定器10により任意に設定でき、また負電圧調整部5は、負電圧発生回路11から出力される負の直流電圧を電圧前提器12により任意に設定できるようになっている。これら正・負の電圧発生回路4、5からの正負の直流電圧はスイッチングインバータ回路1に入力され、このスイッチングインバータ回路1は前記した各等価回路に示した構成および動作により、正・負のパルス電圧信号を出力する。

0067

周波数調整部6は、外部からの制御用の信号の電圧を周波数に変換する電圧−周波数変換回路13に、スイッチ14を介して周波数調整器可変抵抗)15を接続し、この周波数調整器15をRとするCR発振回路原理により、例えば5〜10Vの電圧の外部信号を50〜500Hzの周波数に変換できるようになっている。

0068

パルス幅調整部7は、周波数調整部6からの出力パルスのパルス幅(時間幅)をパルス幅調整器16による電圧調整機能によって、パルス幅制御回路17で変化させる。その方法としては、差動増幅器を使用し、その基準入力電圧に対して、もう一方の入力電圧を変化させることによりパルス幅を変化させる等の方法を挙げることができる。パルス幅制御回路17の一対の出力端子からは、パルス幅調整されたパルス信号が交互に出力される。

0069

変調部8は、パルス幅調整部7から出力されるパルス信号に対して、変調を与えるか否かを変調用スイッチ18により選択できるように、2つのOR回路19と20とクロック発振回路21、および2つのAND回路22,23によって構成されている。パルス幅制御回路17の一対の出力端子から出力されたパルス信号は、一方ではAND回路22,23にそれぞれ入力され、他方では、OR回路19によって一つに合流されてクロック発振回路21へ入力される。変調用スイッチ18は、アースに接続されているため、これをオンにしたときには、OR回路20はクロック発振回路21からのクロック信号を入力し、AND回路22,23に供給する。AND回路22,23のもう一方の入力には、上記のようにパルス幅制御回路17からの信号が供給されているので、パルス幅制御回路17からのパルス幅内クロックが変調した信号となる。変調スイッチ18をオフにすると、OR回路20の一方がスイッチによってハイレベルになるので、もう一方のクロック信号は無関係となり、OR回路20の出力はハイレベルになった状態でAND回路22,23に入力する。従ってこの場合には、クロック信号からの変調は受けず、パルス幅制御回路17からの信号のみがAND回路22,23の出力となる。

0070

ドライブ回路24の具体的構成については後述するが、このドライブ回路24は、AC100Vまたは200Vの商用交流電源が供給されるシーケンス回路25により制御されるとともに、正電圧発生回路9および負電圧発生回路11における過電流を検出する過電流検出回路26によっても制御される。そして、AND回路22,23を通じて変調されたパルス信号または変調されないパルス信号は、ドライブ回路24が動作状態になっているときにスイッチングインバータ回路1へ入力され、このスイッチングインバータ回路1内の各スイッチング部における各半導体スイッチング素子を後述のようにスイッチングする。

0071

一方、昇圧トランス2から電極3に印加される正負の高電圧の変化は、モニタ回路27で監視され、正負それぞれの電圧表示部28,29によって表示される。次に、スイッチングインバータ回路1、およびその起動と停止を制御するドライブ回路24の具体例を図39に基づいて詳述する。

0072

この図39におけるスイッチングインバータ回路1は、図21に示した等価回路の具体例に相当し、4個のスイッチング部SW1〜SW4として、それぞれ2個ずつのFET30A1 と30A2 、30D1 と30D2 、30B1 と30B2、および、30C1 と30C2 を、それぞれに直列接続して組にしたものを用いている。また、各スイッチング部SW1,SW2,SW3およびSW4の各FET30A1 ,30A2 ,30D1 ,30D2 ,30B1 ,30B2 ,30C1 ,30C2 には、それぞれダイオード31A1 ,31A2 ,31D1 ,31D2 ,31B1 ,31B2 ,31C1 ,31C2 ,を並列接続している。更に、第1,第3および第4のスイッチング部SW1,SW3およびSW4を直列接続し、第4のスイッチング部SW4の一方のFET30C2 のドレンをアースに接続している。そして、第1のスイッチング部SW1と第3のスイッチング部SW3との接続点に、昇圧トランス2を介して、負荷Rとしての図38における電極3を接続するようになっている。また、第3と第4のスイッチング部SW3とSW4の接続点と負電圧発生回路11との間に第2のスイッチング部SW2を挿入している。

0073

一方、ドライブ回路24は、最終的に正負の高圧パルス信号を出力するため、正負に対応した2系統24a,24b(正側ドライブ回路と負側ドライブ回路)に分かれ、図38における変調部8の一対のAND回路22,23から交互に出力されるパルス信号を別々に処理する。その2系統の信号処理のタイミングチャートを図40に示す。同図においてaからnの信号パターンは、図39中のaからnの各部の出力を示している。各系統は、入力されたパルス信号を第1段バッファ32でバッファリングしたパルス信号と、これをCR遅延回路33で遅延させてから更に第2段バッファ34にバッファリングした信号とを、ANDゲート回路35とORゲート回路36とに入力することにより更に2つの経路分岐させる。従って、その分岐した2つの経路のパルス幅は異なり、ORゲート回路36からのパルス幅の方がANDゲート回路35からのパルス幅よりも前後両方に長くなる。そして、このように分岐した2つの経路の出力は、論理が逆になっているそれぞれのNOT回路37,38を介してそれぞれのホトカプラ39,40の発光ダイオードに加えられ、ホトカプラ39,40がオンのときにスイッチングインバータ回路1へ入力される。

0074

従って、ドライブ回路24からは各系統につき2経路、計4経路に分岐したパルス信号が出力されることになる。そのうちの第1の系統の第1のパルス信号(図40のf)は、スイッチングインバータ回路1に組み込まれた第1のインバータ41Aを介して第1のスイッチング部SW1の2つのFET30A1 ,30A2 のゲートにそれぞれ入力され、この第1のパルス信号fより長い第2のパルス信号(図40のg)は、第3のインバータ41Bを介して第3のスイッチング部SW3の2つのFET30B1 ,30B2 のゲートにそれぞれ入力される。また、第2の系統の第3のパルス信号(図40のn)は、第4のインバータ41Cを介して、第4のスイッチング部SW4の2つのFET30C1 ,30C2 のゲートにそれぞれ入力され、この第3のパルス信号nより短い第4のパルス信号(図40のm)は、第2のインバータ41Dを介して第2のスイッチング部SW2の2つのFET30D1 ,30D2 のゲートにそれぞれ入力される。

0075

第1のスイッチング部SW1と第3のスイッチング部SW3とにおいて、第3のスイッチング部SW3がオン、第1のスイッチング部SW1がオフ状態となっているとき、それらに対してゲートパルスが入力すると、入力したパルスが立ち上がった瞬間に第3のスイッチング部SW3がオフ、第1のスイッチング部SW1がオンとなる。このとき、正電圧発生部きけをからの正の電流が第1のスイッチング部SW1および昇圧トランス2,負荷3を経てコモン端子COMを通じて例えばアース電位に流れるので、立ち上がりの良い正の電圧が負荷3に印加される。次に、第1のスイッチング部SW1へのゲートパルスが立ち下がり、第3のスイッチング部SW3へのゲートパルスが立ち上がると、第1のスイッチング部SW1がオフ、第3のスイッチング部SW3がオンとなり、負荷3側の正の残留電荷分が、昇圧トランス2を介して第3のスイッチング部SW3およびこのときにオンとなっている第4のスイッチング部SW4を通ってコモン端子COMを通じてアースへディスチャージされる。従って、入力(ゲート)パルス幅に比例した立ち上がりおよび立ち下がり特性の良い正のパルス電圧が負荷3に加わることになる。この場合、第3のスイッチング部SW3の各FET30B1 ,30B2へのゲートパルス信号gは第1のスイッチング部SW1の各FET30A1 ,30A2 へのゲートパルス信号fよりもパルス幅が前後両方に長いので、第1と第3のスイッチング部SW1とSW3のスイッチングを確実かつ高速に行うことができ、正のパルス電圧の立ち上がりおよび立ち下がり特性の良さがこのことでも保証される。

0076

また、第4のスイッチング部SW4と第2のスイッチング部SW2とにおいて、第4のスイッチング部SW4がオン、第2のスイッチング部SW2がオフ状態になっているとき、それらのゲートにパルス信号が入力すると、入力したパルスが立ち下がった瞬間に第4のスイッチング部SW4がオフ、第2のスイッチング部SW2がオンになる。このとき、コモン端子COMから負荷3ないしは昇圧トランス2、および第3のスイッチング部SW3を通って負電圧発生回路11に電流が流れるので、立ち下がりの良い負の電圧が負荷Rに印加される。次に、第4のスイッチング部SW4へのゲートパルスが立ち上がり、第2のスイッチング部SW2へのゲートパルスが立ち下がると、第4のスイッチング部SW4がオン、第2のスイッチング部SW2がオフとなり、負荷3側の負の残留電荷分が、昇圧トランス2を経て、このときオンとなっている第3のスイッチング部SW3および第4のスイッチング部SW4を通ってコモン端子COMへディスチャージされる。従って、入力(ゲート)パルス幅に比例した立ち上がりおよび立ち下がり特性の良い負のパルス電圧が負荷3に加わることになる。この場合、第2のスイッチング部SW2の各FET30D1 ,30D2 へのゲートパルス信号mは、第3のスイッチング部SW3の各FET30C1 ,30C2 へのゲートパルス信号nよりもパルス幅が前後両方に長いので、第3および第2のスイッチング部SW4およびSW2のスイッチングを確実かつ高速に行うことができ、負のパルス電圧の立ち上がりおよび立ち下がり特性の良さがこのことでも保証される。

0077

なお、以上の例では、第1〜第4のスイッチング部SW1〜SW4の各2個のFETの全てについて、動作安定の目的もあってダイオードをそれぞれ並列接続したが、負荷のディスチャージをダイオードを介して行う場合のみ、ダイオードは実質的に必要であるで、それ以外の場合にはダイオードは省略することができる。また、各スイッチング部SW1〜SW4を構成する各2個ずつの半導体スイッチング素子は、FETのほか、他の半導体スイッチング素子、例えばIGBT(絶縁ゲート型バイポーラトランジスタ)を使用しても、同等の効果を奏することができる。更に、本発明は除電器用の電源に限らず、他の正負の高電圧を必要とする機器、例えば正負のコロナ放電によってプラスチックフィルム等の絶縁物改質するコロナ放電処理装置や、プラズマ発生装置等の電源としても好適に使用することができる。

発明の効果

0078

以上のように、本発明によれば、両方向性の半導体スイッチング素子を用いる場合には3個のスイッチング部、片方向性の半導体スイッチング素子を用いる場合には4個のスイッチング部を、それぞれ複数の半導体スイッチング素子を直列接続することによって構成し、その各スイッチング部によりスイッチングインバータ回路を形成し、正および負の直流電圧発生部からの出力電圧をスイッチングするとともに、これにより生成された適宜の電圧の正負のパルス信号を、昇圧トランスを介して負荷に印加するように構成し、更に、スイッチングインバータ回路の各スイッチング部は負荷のチャージを昇圧トランスを介して逃がすように動作するように構成しているから、スイッチング部に印加する電圧を高くすることなく、従ってスイッチング部を構成する半導体素子の直列接続数を2個ないしは3個程度の少数としても、耐圧に余裕を持たせることができ、素子の破壊の恐れが少なく、しかも負荷には高圧の正負パルス電圧を印加することのできる実用回路を得ることができる。しかも、各スイッチング部は複数の半導体素子を直列接続して構成して、ある程度高い電圧、例えば1000V〜4000V等の電圧を印加するから、昇圧トランスによる昇圧倍率を特に大きくする必要がなく、従ってこの昇圧トランスの線抵抗や2次インダクタンス、更には浮遊容量の増大に起因する、負荷への印加電圧波形の立ち上がりおよび立ち下がり部分での悪化も生じることがない。

0079

ここで、各スイッチング部に、半導体スイッチング素子を2個または3個直列接続したものを用い、そこに1000〜4000V程度の電圧を印加してスイッチングを行わせるとともに、昇圧トランスの昇圧倍率を5〜20倍程度とすると、負荷に対して±10kV程度の正負高圧パルスを印加する場合に、立ち上がり/立ち下がりが特性が良好な実用的な回路が得られる。

図面の簡単な説明

0080

図1請求項1に係る発明の構成例を示す等価回路図
図2請求項2に係る発明の実施の形態の等価回路図
図3その各スイッチング部SW1〜SW4の実際の構成を示す回路図
図4図2の回路のオン・オフ動作を示すタイミングチャート
図5図2の回路において負荷に正電圧が印加されるときの回路の動作説明図
図6図5の状態の後に負荷の正電荷がディスチャージされるときの回路の動作説明図
図7図6の状態の後に負荷に負電圧が印加されるときの回路の動作説明図
図8図7の状態の後に負荷の負電荷がディスチャージされるときの回路の動作説明図
図9図2の回路を図4の例とは別の動作で駆動する場合の例を示すタイミングチャート
図10図9のタイミングチャートによる回路の初期状態の説明図
図11図10の状態の後、負荷に正電圧が印加されるときの回路の動作説明図
図12図11の状態の後に負荷の正電荷がディスチャージされるときの回路の動作説明図
図13図12の状態の後に負荷に負電圧が印加されるときの回路の動作説明図
図14図13の状態の後に負荷の負電荷がディスチャージされるときの回路の動作説明図
図15図2の回路を上記各例とは別の動作で駆動する場合の例を示すタイミングチャート
図16図15のタイミングチャートによる回路の初期状態の説明図
図17図16状態の後、負荷に正電圧が印加されるときの回路の動作説明図
図18図17の状態の後に負荷の正電荷がディスチャージされるときの回路の動作説明図
図19図18の状態の後に負荷に負電圧が印加されるときの回路の動作説明図
図20図19の状態の後に負荷の負電荷がディスチャージされるときの回路の動作説明図
図21請求項3に係る発明の実施の形態の等価回路図
図22図21の状態の後、負荷に正電圧が印加されるときの回路の動作説明図
図23図22の状態の後に負荷の正電荷がディスチャージされるときの回路の動作説明図
図24図23の状態の後に負荷に負電圧が印加されるときの回路の動作説明図
図25図24の状態の後に負荷の負電荷がディスチャージされるときの回路の動作説明図
図26図21の回路を先の例とは別の動作で駆動する場合の例を示すタイミングチャート
図27図26のタイミングチャートによる回路の初期状態の説明図
図28図27の状態の後、負荷に正電圧が印加されるときの回路の動作説明図
図29図28の状態の後に負荷の正電荷がディスチャージされるときの回路の動作説明図
図30図29の状態の後に負荷に負電圧が印加されるときの回路の動作説明図
図31図30の状態の後に負荷の負電荷がディスチャージされるときの回路の動作説明図
図32図21の回路を先の各例とは更に別の動作で駆動する場合の例を示すタイミングチャート
図33図32のタイミングチャートによる回路の初期状態の説明図
図34図33の状態の後、負荷に正電圧が印加されるときの回路の動作説明図
図35図34の状態の後に負荷の正電荷がディスチャージされるときの回路の動作説明図
図36図35の状態の後に負荷に負電圧が印加されるときの回路の動作説明図
図37図36の状態の後に負荷の負電荷がディスチャージされるときの回路の動作説明図
図38本発明の正負パルス式高電圧電源の実施の形態の全体の概要構成例を示すブロック図
図39そのスイッチングインバータ回路1とドライブ回路24の詳細例を示す回路図
図40図39の回路の各部における信号波形を示すタイミングチャート
図41パルス幅スイッチ方式や位相制御方式によるパルス波形の例の説明図
図42本発明により生成しようとするパルス波形の例の説明図
図43負荷に印加しようとする高圧パルスを、多数の半導体スイッチング素子を直列結合してスイッチング部を形成する場合の例の説明図
図44図42の回路によるスイッチング動作時に素子破壊に至る場合の例の説明図
図45昇圧トランスにより、インバータ回路と昇圧トランスを組み合わせたときの回路全体としての等価回路図

--

0081

SW1,SW2,SW3,SW4スイッチング部
D1,D2,D3,D4ダイオード
T昇圧トランス
R負荷
+E正極性の直流電源
−E負極性の直流電源
1スイッチングインバータ回路
2 昇圧トランス
3 負荷(電極)
4 正電圧調整部
5 負電圧調整部
6周波数調整部
7パルス幅調整部
8変調部
30A1 ,30A2 ,30B1 ,30B2 ,30C1 ,30C2 ,30D1 ,30D2FET
31A1 ,31A2 ,31B1 ,31B2 ,31C1 ,30C2 ,31D1 ,31D2 ダイオード

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