技術 半導体記憶装置の製造方法および半導体記憶装置

0001

本発明は、半導体記憶装置の製造方法および半導体記憶装置に関し、より特定的には、ＤＲＡＭ（Dynamic Random Access Memory）のキャパシタの構造およびその製造方法に関するものである。

0002

近年、コンピュータなどの情報機器の目ざましい普及によって、半導体記憶装置の需要が急速に拡大している。また機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体記憶装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。

0003

半導体記憶装置の中で、記憶情報のランダムな入出力が可能なものとしてＤＲＡＭが一般的に知られている。このＤＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とから構成されている。

0004

このように構成されるＤＲＡＭの半導体チップ上において、メモリセルアレイは大きな面積を占めている。また、このメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配列されて形成されている。このメモリセルは、通常１個のＭＯＳトランジスタと、これに接続された１個のキャパシタとから構成されており、１トランジスタ１キャパシタ型のメモリセルとして広く知られている。このような構成を有するメモリセルは、その構造が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のＤＲＡＭに広く用いられている。

0005

ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビット）に代表されるＧｂｉｔ級へと押し進めた場合、メモリセルサイズの縮小が余儀なくされる。このメモリセルサイズの縮小に伴って、キャパシタの平面的な占有面積も同時に縮小される。このため、キャパシタに蓄えられる電荷量（１ビットのメモリセルに蓄えられる電荷量）が低下することになり、記憶領域としてのＤＲＡＭの動作が不安定なものとなり、信頼性が低下する。

0006

係るＤＲＡＭの動作の不安定化を防止するため、限られた平面占有面積内においてキャパシタの容量を増加させる必要がある。その手段の１つとして、キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれる材料を採用する方法が検討されている。ここで高誘電率材料とは、一般にシリコン酸化膜の数倍から数百倍の誘電率を有する材料であり、この高誘電率材料をキャパシタ誘電体層に用いることにより、キャパシタの形状を比較的単純な形状に維持したまま、容易に容量の増加を図ることが可能となる。

0007

なお、この高誘電率材料と呼ばれる材料の一例としては、チタン酸バリウムストロンチウム（ＢＳＴ）、酸化タンタル（Ｔａ2 Ｏ5 ）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウム（ＢＴＯ）、ＳＴなどが挙げられる。

0008

以下、キャパシタ誘電体層に、高誘電率材料を用いた従来のメモリセル構造について説明する。

0009

図１６は、従来の半導体記憶装置の構成を概略的に示す断面図である。図１６を参照して、素子分離絶縁層１７とチャネルストッパ領域１８とによって分離されたシリコン基板１１の表面には、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ２０が形成されている。

0010

ＭＯＳトランジスタ２０は、１対のソース／ドレイン領域１２と、ゲート絶縁層１３と、ゲート電極層１４とを有している。１対のソース／ドレイン領域１２は、互いに距離を隔ててシリコン基板１１の表面に形成されている。このソース／ドレイン領域１２は、低不純物濃度領域１２ａと高不純物濃度領域１２ｂとからなるＬＤＤ（Lightly Doped Drain ）構造を有している。ゲート電極層１４は、１対のソース／ドレイン領域１２に挟まれる領域上にゲート絶縁層１３を介在して形成されている。

0011

ゲート電極層１４の周囲は絶縁層１５で覆われており、またソース／ドレイン領域１２の一方には、ビット線１６が電気的に接続されている。そしてＭＯＳトランジスタ２０、ビット線１６などを覆うように層間絶縁層１９が形成されている。この層間絶縁層１９には、ソース／ドレイン領域１２の他方に達するコンタクトホール１０７が形成されている。このコンタクトホール１０７を埋込むようにプラグ層１０１が形成されており、このプラグ層１０１を通じてソース／ドレイン領域１２と電気的に接続するようにキャパシタ１１０が形成されている。

0012

キャパシタ１１０は、ストレージノード１０２と、キャパシタ誘電体層１０４と、セルプレート１０５とを有している。ストレージノード１０２は、層間絶縁層１９上に形成され、かつプラグ層１０１と電気的に接続されている。キャパシタ誘電体層１０４は、上述したいわゆる高誘電率材料よりなっている。セルプレート１０５は、キャパシタ誘電体層１０４を介在してストレージノード１０２と対向するように形成されている。

0013

次に、従来の半導体記憶装置の製造方法について説明する。図１７〜図２１は、従来の半導体記憶装置の製造方法を工程順に示す概略断面図である。まず図１７を参照して、シリコン基板１１の表面に分離絶縁層１７とチャネルストッパ領域１８とが形成され、各領域が分離される。この分離された領域に所定の方法により、上述のＭＯＳトランジスタ２０とゲート電極層１４を覆う絶縁層１５とが形成される。この後、ビット線１６が形成されて、表面全面に層間絶縁層１９が形成され、この層間絶縁層１９に平坦化処理が施される。

0014

なお、ビット線１６は層間絶縁層１９に覆われることによって埋込ビット線とされる。

0015

図１８を参照して、層間絶縁層１９上に、通常の写真製版技術を用いてレジストパターン１２１ａが形成される。このレジストパターン１２１ａをマスクとして層間絶縁層１９にエッチングを施すことにより、ソース／ドレイン領域１２に達するコンタクトホール１０７が形成される。この後、レジストパターン１２１ａが除去される。

0016

図１９を参照して、コンタクトホール１０７を埋込むように層間絶縁層１９上にプラグ用導電層が形成される。この後、このプラグ用導電層にエッチバックが施されて、コンタクトホール１０７内のみを埋込むプラグ層１０１が形成される。

0017

図２０を参照して、層間絶縁層１９上に、プラグ層１０１と電気的に接続するようにストレージノード用導電層１０２が形成される。

0018

図２１を参照して、ストレージノード用導電層１０２上に、通常の写真製版技術により所定の形状でレジストパターン１２１ｂが形成される。このレジストパターン１２１ｂをマスクとしてストレージノード用導電層１０２をエッチングすることにより、所望の形状を有するストレージノード１０２が形成される。

0019

この後、図１６に示すようにキャパシタ誘電体層１０４とセルプレート１０５とが形成されることによって半導体記憶装置が完成する。

0020

上述したようにキャパシタ誘電体層１０４に高誘電率材料を用いたキャパシタ構造は、Ｇｂｉｔ級の高集積記憶素子に用いることが有望視されている。しかし、図１６に示す従来の半導体記憶装置をＧｂｉｔ級の高集積記憶素子に適応した場合、以下の（１）〜（４）の問題点がある。

0021

（１）図１６に示すように従来の半導体記憶装置では、プラグ層１０１とストレージノード１０２との接触面積は、コンタクトホール１０７の開口面積と同一である。しかし、１Ｇｂｉｔでは、ゲート電極層１４の間隔は約０．１８μｍとなるため、そのゲート電極層１４間に形成されるコンタクトホール１０７の径も０．１μｍ程度と非常に微細となる。このため、プラグ層１０１とストレージノード１０２との接触面積も小さくなり、接触抵抗の低減が困難となる。

0022

（２） また、１Ｇｂｉｔでは、ストレージノード１０２の短辺Ｓ（図１６）が約０．１８μｍと微細となる。このため、図２２に示すようにマスクの重ね合わせずれによりレジストパターン１２１ｂがずれて形成されると、ストレージノード１０２のパターニング時に容易にストレージノード１０２からプラグ層１０１の一部領域Ｒが露出してしまう。よって、プラグ層１０１の領域Ｒはストレージノード１０２のパターニングのためのエッチングによってダメージを受け、プラグ層１０１とストレージノード１０２との導通不良が生じてしまう。

0023

（３） また、より広い電極間対向面積を得るべく、図２１において、ストレージノード１０２間の抜きの寸法Ｌが写真製版技術による最小加工寸法とされ、かつストレージノード１０２の厚さＤが大きくされる。このため、ストレージノード１０２間の抜きの部分においてアスペクト比（深さＤ／幅Ｌ）が大きくなり、ストレージノード１０２間の抜きのエッチングが困難となる。

0024

（４） また、このストレージノード１０２間の抜きの部分のアスペクト比が大きくなるために、この部分にキャパシタ誘電体層１０４を成膜することが困難となる。

0025

それゆえ、本発明の目的は、ストレージノードとプラグとの接触面積を大きく確保でき、マスクの重ね合わせずれによりプラグがストレージノードから露出することがなく、かつストレージノード間の抜きを考慮する必要のない半導体記憶装置の製造方法およびそれにより製造される半導体記憶装置を提供することである。

0026

本発明の半導体記憶装置の製造方法は、以下の工程を備えている。

0027

まず半導体基板上に絶縁層が形成される。そして表面に溝を有するセルプレート用導電層が絶縁層上に形成される。そして溝の側面および底面を含む内壁面を覆うようにセルプレート用導電層の表面上にキャパシタ誘電体層が形成される。そして溝を埋込むようにキャパシタ誘電体層上にストレージノード用導電層が形成され、溝の底面の一部においてキャパシタ誘電体層が露出するようにストレージノード用導電層が除去され、溝の側面にストレージノード用導電層が残存される。そして残存されたストレージノード用導電層をマスクとして、溝の底面において露出するキャパシタ誘電体層が除去され、かつ除去されたキャパシタ誘電体層の下側に位置するセルプレート用導電層と絶縁層とが除去されて半導体基板の表面に達するコンタクトホールが形成される。そしてコンタクトホールの側面において露出するセルプレート用導電層の表面を覆うように側壁絶縁層が形成される。そしてコンタクトホールを埋込み、かつストレージノード用導電層に電気的に接続されるプラグ用導電層が形成される。

0028

なお、本明細書における「溝」とは、選択的に設けられた凹部を含む意味である。

0029

上記局面において好ましくは、セルプレート用導電層は、互いにエッチング速度の異なる材料よりなる第１および第２の導電層を含んでいる。セルプレート用導電層の表面に溝を形成する工程は、第１の導電層上の第２の導電層を第１の導電層が露出するまで選択的に除去する工程を含んでいる。

0030

上記局面において好ましくは、コンタクトホールの開口端が広くなるようにストレージノード用導電層を部分的に除去した後に側壁絶縁層が形成される。側壁絶縁層を形成する工程は、溝の内壁面を覆うように絶縁層を形成した後、この絶縁層に異方性エッチングを含む工程を含んでいる。

0031

上記局面において好ましくは、半導体基板への投影面においてコンタクトホールは、溝の投影図形の中心に位置するよう形成される。

0032

上記局面において好ましくは、溝の投影図形は実質的に正三角形である。本発明の半導体記憶装置は、半導体基板と、絶縁層と、セルプレート用導電層と、キャパシタ誘電体層と、ストレージノード用導電層と、プラグ用導電層と、側壁絶縁層とを備えている。絶縁層は、半導体基板の表面上に形成されている。セルプレート用導電層は、表面に溝を有するように絶縁層上に形成されている。溝の内壁面は側面および底面を含み、底面の一部にセルプレート用導電層と絶縁層とを貫通して半導体基板の表面に達する孔が形成されている。キャパシタ誘電体層は、孔が形成された溝の底面の一部を除いて溝の底面および側面を覆うように形成されている。ストレージノード用導電層は、キャパシタ誘電体層を介在してセルプレート用導電層と対向するように溝の底面および側面を覆い、かつ孔に連通する開口を有している。プラグ用導電層は、孔と開口とを含むコンタクトホールを埋込み、かつストレージノード用導電層と電気的に接続されている。側壁絶縁層は、プラグ用導電層とセルプレート用導電層との間に位置して双方の絶縁を保ち、かつキャパシタ誘電体層と異なる材料よりなる。

0033

上記局面において好ましくは、ストレージノード用導電層の開口の径は半導体基板の表面上方ほど広くなる。

0034

上記局面において好ましくは、セルプレート用導電層は、互いに異なる材料よりなる第１および第２の導電層を含んでいる。溝は、第１の導電層上の第２の導電層を貫通して第１の導電層に達するように形成されている。

0035

上記局面において好ましくは、半導体基板の投影面においてコンタクトホールは溝の投影図形の中心に位置している。

0036

上記局面において好ましくは、溝の投影図形は実質的に正三角形である。

0037

以下、本発明の実施の形態について図に基づいて説明する。

0038

実施の形態１
図１は、本発明の実施の形態１における半導体記憶装置の構成を概略的に示す断面図である。図１を参照して、シリコン基板１１の表面には、素子分離絶縁層１７とその下にチャネルストッパ領域１８とが形成されており、各領域が電気的に分離されている。その分離されたシリコン基板１１の表面にＭＯＳトランジスタ２０が形成されている。

0039

ＭＯＳトランジスタ２０は、１対のソース／ドレイン領域１２と、ゲート絶縁層１３と、ゲート電極層１４とを備えている。１対のソース／ドレイン領域１２は、互いに所定の距離を隔ててシリコン基板１１の表面に形成されている。このソース／ドレイン領域１２は、低不純物濃度領域１２ａと、高不純物濃度領域１２ｂとからなるＬＤＤ構造を有している。ゲート電極層１４は、１対のソース／ドレイン領域１２に挟まれる領域上にゲート絶縁層１３を介在して形成されている。

0040

ゲート電極層１４の周囲は絶縁層１５によって覆われている。またソース／ドレイン領域１２の一方には、ビット線１６が電気的に接続されている。このＭＯＳトランジスタ２０、ビット線１６などを覆うようにシリコン基板１１上に層間絶縁層１９が形成されており、この層間絶縁層１９の上部表面は平坦化されている。層間絶縁層１９には、ソース／ドレイン領域１２の他方に達するコンタクトホール７が形成されている。このコンタクトホール７を通じてソース／ドレイン領域１２の他方と電気的に接続するようにキャパシタ１０が形成されている。

0041

このキャパシタ１０は、第１の電極３と、キャパシタ誘電体層４と、第２の電極５とを有している。セルプレートとなる第２の電極５は、たとえばＲｕ（ルテニウム）金属よりなっており、かつ層間絶縁層１９上に形成されている。このセルプレート５の表面には、溝５Ａが形成されている。なお、この溝５Ａは、セルプレート５に局部的に設けられた凹部を含む意味である。溝５Ａの深さＤ1 は２０００Å〜３０００Åであり、溝５Ａの底面部分の厚みＴ1 は５００Å程度である。

0042

キャパシタ誘電体層４は、たとえばＢａＳｒＴｉＯ3 （ＢＳＴ）よりなっており、溝５Ａの側面のほぼ全面および底面の一部を覆っている。第１の電極３は、ストレージノード部分２とプラグ部分１とを有しており、ストレージノード部分２はたとえばＲｕ金属、プラグ部分１はたとえばドープト多結晶シリコンよりなっている。ストレージノード部分２は、キャパシタ誘電体層４を介在して溝５Ａの側面のほぼ全面および底面の一部を覆っている。

0043

キャパシタ誘電体層４およびストレージノード部分２によって覆われていない溝５Ａの底面部分には、ソース／ドレイン領域１２に達するコンタクトホール７が形成されている。なお、このコンタクトホール７の側面に連通するキャパシタ誘電体層４とストレージノード部分２との側面もコンタクトホール７の一部をなす。このコンタクトホール７は、約０．１μｍの開口径Ｌ1 を有している。

0044

プラグ部分１は、このコンタクトホール７を埋込み、かつコンタクトホール７の上部開口端付近でストレージノード部分２と電気的に接続されている。

0045

なお、コンタクトホール７の側面には、キャパシタ誘電体層４と異なる材料、たとえばシリコン酸化膜よりなる側壁絶縁層６が形成されている。この側壁絶縁層６は、プラグ部分１とセルプレート５との間に位置し、これらの導電層１および５の絶縁を維持している。またこの側壁絶縁層６は、ストレージノード部分２とプラグ部分１との間にも部分的に位置している。

0046

次に、本実施の形態の製造方法について説明する。図２〜図９は、本発明の実施の形態１における半導体記憶装置の製造方法を工程順に示す概略断面図である。まず図２を参照して、シリコン基板１１の表面にたとえばＬＯＣＯＳ（Local Oxidation of Silicon）法などにより分離絶縁層１７が形成される。またこの際、同時に分離絶縁層１７の下側領域にチャネルストッパ領域１８が形成される。

0047

そしてシリコン基板１１の表面上にゲート絶縁層１３を介在してゲート電極層１４が形成される。このゲート電極層１４などをマスクとしてイオン注入を施すことにより比較的低濃度の不純物領域１２ａが形成される。ゲート電極層１３を覆うように絶縁層１５が形成される。この絶縁層１５などをマスクとしてイオン注入を施すことにより比較的高濃度の不純物領域１２ｂが形成される。これにより比較的低濃度と比較的高濃度との不純物領域１２ａ、１２ｂによりＬＤＤ構造のソース／ドレイン領域１２が形成される。このようにしてＭＯＳトランジスタ２０が形成される。

0048

ソース／ドレイン領域１２の一方と接するようにビット線１６が絶縁層１５上を延在するように形成される。このビット線１６とＭＯＳトランジスタ２０とを覆うようにたとえばシリコン酸化膜よりなる層間絶縁層１９が、ＣＶＤ（Chemical Vapor Deposition ）法によりシリコン基板１１の表面全面に形成された後、平坦化処理される。

0049

この平坦化処理が施された層間絶縁層１９上に、２５００Å〜３５００Åの厚みでＲｕ金属よりなるセルプレート用導電層５が形成される。

0050

図３を参照して、セルプレート用導電層５上に、通常の写真製版技術によりレジストパターン２１が形成され、このレジストパターン２１をマスクとしてセルプレート用導電層５にエッチングが施される。このエッチングにより、深さ２０００Å〜３０００Åの溝５Ａが形成される。この後、レジストパターン２１が除去される。

0051

図４を参照して、セルプレート用導電層５を覆うように２００〜３００Åの厚みでたとえばＢＳＴよりなるキャパシタ誘電体層４が形成される。

0052

図５を参照して、キャパシタ誘電体層４の表面全面に、３００〜５００Åの膜厚でＲｕ金属よりなるストレージノード用導電層２が形成される。そしてこのストレージノード用導電層２に、溝５Ａの底部においてキャパシタ誘電体層４が露出するまで異方性エッチングが施される。

0053

図６を参照して、このエッチングにより、溝５Ａの側面のほぼ全面と溝５Ａの底面の一部を覆うようにストレージノード用導電層２が残存され、ストレージノード部分２となる。この残存されたストレージノード部分２をマスクとして、キャパシタ誘電体層４、セルプレート用導電層５および層間絶縁層１９に異方性エッチングが施される。

0054

図７を参照して、このエッチングにより、シリコン基板１１表面のソース／ドレイン領域１２に達するコンタクトホール７が自己整合的に形成される。

0055

図８を参照して、たとえばシリコン酸化膜よりなる絶縁層が表面全面に形成された後、この絶縁層が異方性ドライエッチングでエッチバックされる。これにより、コンタクトホール７の側面を覆うように、特にセルプレート用導電層５の露出表面を覆うように絶縁層が残存され、側壁絶縁層６が形成される。

0056

図９を参照して、コンタクトホール７を埋込むように表面全面に、たとえばドープト多結晶シリコンよりなるプラグ用導電層１が形成される。この後、少なくともセルプレート５などの表面が露出するまでプラグ用導電層１に、たとえばＣＭＰ（Chemical Mechanical Polishing ）法が施される。これにより、コンタクトホール７内を埋込み、かつストレージノード部分２に電気的に接続されるプラグ部分１が形成される。これにより、図１に示す半導体記憶装置が完成する。

0057

本実施の形態では、プラグ部分１はストレージノード部分２を貫通して設けられているため、プラグ部分１とストレージノード部分２との接触面は、従来例（図１６）と比較してシリコン基板１１の表面に対して平行方向成分以外の成分を多く有している、つまり垂直方向成分を多く有している。このため、ストレージノード部分２の厚みを厚くすることでキャパシタ１０の平面占有面積を拡大することなく、容易にプラグ部分１とストレージノード部分２との接触面積を大きくすることができる。したがって、プラグ部分１とストレージノード部分２との接触抵抗の低減を図ることが容易となる。

0058

また図６と図７とに示すように、ストレージノード部分２をマスクとして自己整合的にコンタクトホール７が形成される。このため、コンタクトホール７の形成時に写真製版技術は用いられない。よって、コンタクトホール７の形成位置が、ストレージノード部分２の形成位置に対して写真製版技術におけるマスクの重ね合わせずれ分だけずれることもない。従って、このコンタクトホール７内を埋込むプラグ部分１とストレージノード部分２とにマスクの重ね合わせによるずれはなく、ゆえにマスクの重ね合わせずれによるプラグ部分１とストレージノード部分２との導通不良は生じない。

0059

また本実施の形態では、ストレージノード部分２の形成時において写真製版技術による最小加工寸法による抜きの加工は不要である。このため、最小加工寸法の抜きを行なうことによるエッチングや成膜の困難さは生じない。

0060

実施の形態２
図１０は、本発明の実施の形態２における半導体記憶装置の構成を概略的に示す断面図である。図１０を参照して、本実施の形態では、セルプレート５が互いに材料の異なる３層の導電層５ａ、５ｂ、５ｃよりなっている。そしてセルプレート５に設けられる溝５Ａは、最上層の導電層５ｃを貫通して中間の導電層５ｂの表面に達するように形成されている。なお、これ以外の構成については、図１に示す実施の形態１と同様であるため、同一の部材については同一の符号を付しその説明は省略する。

0061

次に、本実施の形態の製造方法について説明する。図１１は、本発明の実施の形態２における半導体記憶装置の製造方法の工程を示す概略断面図である。図１１を参照して、ＭＯＳトランジスタ２０、ビット線１６を覆うように層間絶縁層１９が形成され平坦化処理された後、互いに異なる材料よりなる３層の導電層５ａ、５ｂ、５ｃが順次積層される。この後、最上層の導電層５ｃ上の所定の位置に通常の写真製版技術によりレジストパターン２１が形成される。このレジストパターン２１をマスクとして最上層の導電層５ｃに中間の導電層５ｂの表面が露出するまでエッチングが施され、溝５Ａが形成される。

0062

この溝５Ａの形成のエッチング時において、最上層の導電層５ｃと中間の導電層５ｂとは異なるエッチング速度を有している。つまりこのエッチング時において最上層の導電層５ｃのエッチング速度は比較的速く、中間の導電層５ｂのエッチング速度は比較的遅い。これにより、中間の導電層５ｂは、最上層の導電層５ｃのエッチング時においてエッチングストッパの役割をなす。

0063

なお、この後の工程は、図４〜図９に示す実施の形態１の工程とほぼ同様であるため、その説明は省略する。

0064

本実施の形態では、このように異なる材料よりなる３層の導電層５ａ、５ｂ、５ｃからセルプレート５が形成されているため、溝５ａの形成の際のエッチングの制御が容易となる。

0065

なお、本実施の形態では、セルプレート５が異なる材料よりなる３層の導電層からなっている場合について説明したが、少なくとも材料の異なる（つまり、エッチング速度の異なる）２層の導電層よりなっていればよい。

0066

実施の形態３
図１２と図１３とは、本発明の実施の形態３における半導体記憶装置の製造方法を工程順に示す概略断面図である。まず本実施の形態の製造方法は、図２〜図７に示す実施の形態１と同様の工程を経る。

0067

この後、図７においてコンタクトホール７の上部開口端付近のストレージノード部分２に等方性エッチングまたは斜めの回転エッチングが施される。これにより、図１２に示されるようにコンタクトホール７の上部開口端付近のストレージノード部分２に意図的にテーパが付けられる。この後、実施の形態１と同様、図８と図９とに示す工程を経て図１３に示す半導体記憶装置が完成する。

0068

本実施の形態では、意図的にコンタクトホール７の上部開口端をテーパにすることにより、図８において側壁絶縁層６の形成のための枠付けエッチバック時にそのテーパ部分の絶縁層６がエッチング除去しやすくなる。このため、プラグ部分１とストレージノード部分２との良好な接触状態を得ることができる。

0069

実施の形態４
図１４は、本発明の実施の形態４における半導体記憶装置の構成を概略的に示す平面図である。なお、図１４のＡ−Ａ線の断面は、たとえば図１に対応する。

0070

図１４と図１とを参照して、ＤＲＡＭのメモリセル領域においては、複数本のワード線（ゲート電極層）１４とビット線１６とが、互いに交差するように配置されている。そしてこのワード線１４とビット線１６との交差部近傍に各１つのメモリセルが配置されている。つまりメモリセルはマトリックス状に複数個配列されて形成されている。そしてこれらのビット線１６やワード線１４を覆う層間絶縁層１９が形成されている。この層間絶縁層１９には、シリコン基板１のソース／ドレイン領域１２に達するコンタクトホール７が形成されている。このコンタクトホール７を通じて下層のソース／ドレイン領域１２と電気的に接続するように、セルプレート５の溝５Ａ内に第１の電極３が形成されている。

0071

この溝５Ａ（または第１の電極３）は、シリコン基板１１への投影面において投影図形が実質的に正三角形となるように形成されている。

0072

このように本実施の形態では、複数個の溝５Ａ（第１の電極３）をシリコン基板への投影図形が実質的に正三角形となるような形状としたため、無駄なく最密に配置することができる。

0073

また実施の形態１の方法では、図３の工程で投影図形が正三角形となる溝５Ａを形成すると、図６および図７の工程で形成されるコンタクトホール７は、その正三角形の投影図形の略中心に形成される。以下、そのことについて説明する。

0074

実施の形態１では、コンタクトホール７はストレージノード部分２をマスクとして形成される。このストレージノード部分２は、一旦溝５Ａを埋込むように形成された後、図５に示すようにエッチバックにより溝５Ａの側面と底面の一部とを覆うように残存される。この際、ストレージノード部分２は、ほぼ均等な幅Ｗ1 （図５）で溝５Ａの側壁を覆うように形成される。このため、ストレージノード部分２から露出する部分は正三角形の投影図形の略中心となり、このストレージノード部分２をマスクとして形成されるコンタクトホール７も正三角形の投影図形の略中心に位置することになる。

0075

このように正三角形の投影図形の略中心にコンタクトホール７が形成されるため、予めこれを踏まえた上で溝５Ａを配置するよう設計すれば、コンタクトホール７を正確に下層のソース／ドレイン領域に達するように形成することができる。

0076

なお、本実施の形態では、溝５Ａ（または第１の電極３）のシリコン基板への投影図形が正三角形となる場合について示したが、正三角形に限られず、正六角形や正八角形などの正多角形であればよい。

0077

実施の形態５
図１５は、本発明の実施の形態５における半導体記憶装置の構成を概略的に示す断面図である。図１５を参照して、本実施の形態では、図１に示す実施の形態１と比較して、セルプレート用導電層５ｄとキャパシタ誘電体層４ａとを付加した点で異なる。

0078

キャパシタ誘電体層４ａは、プラグ部分１とストレージノード部分２との上部表面を覆うように、たとえばＢＳＴにより形成されている。セルプレート用導電層５ｄは、たとえばＲｕ金属よりなり、このキャパシタ誘電体層４ａを介在してプラグ部分１およびストレージノード部分２の上部表面と対向するように表面全面に形成されている。またセルプレート用導電層５ｄは、セルプレート５と電気的に接続され、セルプレート５とともに第２の電極を構成している。

0079

なお、これ以外の構成については図１の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。

0080

本実施の形態では、セルプレート用導電層５ａをプラグ部分１およびストレージノード部分２の上方に設けているため、キャパシタの電極間対向面積が大きくなり、より一層、キャパシタ容量の増大を図ることができる。

0081

なお、上記実施の形態１〜５については、ＤＲＡＭのメモリセル構造に本発明を適用した場合について示したが、本発明はこれに限られず、キャパシタを有する半導体装置であれば、適用することができる。

0082

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

0083

本発明の半導体記憶装置の製造方法では、プラグ用導電層はストレージノード用導電層を貫通して設けられるため、プラグ用導電層とストレージノード用導電層との接触面は、半導体基板の表面に対して垂直方向の成分を有している。このため、ストレージノード用導電層の厚みを厚くすることでキャパシタの平面占有面積を拡大することなく、容易にプラグ用導電層とストレージノード用導電層との接触面積を大きくすることができる。

0084

また、ストレージノード用導電層をマスクとしてコンタクトホールが自己整合的に形成される。このため、コンタクトホールの形成時に写真製版技術を用いる必要はない。よって、コンタクトホールの形成位置がストレージノードの形成位置に対して、写真製版技術におけるマスクの重ね合わせずれ分だけずれることもない。また、そのコンタクトホールを埋込むようにプラグ用導電層が形成される。それゆえ、マスクの重ね合わせずれによって、ストレージノード用導電層の形成位置に対して、プラグ用導電層の形成位置がずれることもない。よって、マスクの重ね合わせずれによってストレージノード用導電層とプラグ用導電層との導通不良は生じない。

0085

また本発明の半導体記憶装置の製造方法では、写真製版技術による最小加工寸法による抜きの加工は不要である。このため、写真製版技術による最小加工寸法の抜きの加工を行なうことによるエッチングや成膜の困難さは生じない。

0086

上記局面において好ましくはセルプレート用の導電層は、互いにエッチング速度の異なる材料よりなる第１および第２の導電層を含んでいる。セルプレート用導電層の表面に溝を形成する工程は、第１の導電層上の第２の導電層を第１の導電層が露出するまで選択的に除去する工程を含んでいる。

0087

これにより、溝形成時のエッチング停止の制御性を良好にすることが可能となる。

0088

上記局面において好ましくは、コンタクトホールの開口端が広くなるようにストレージノード用導電層が部分的に除去された後に側壁絶縁層が形成される。この側壁絶縁層はコンタクトホールの内壁面を覆うように形成された絶縁層に異方性エッチングを行なう工程を含んでいる。

0089

これにより、コンタクトホール開口端において側壁絶縁層が除去しやすくなる。このため、ストレージノード用導電層とプラグ用導電層との良好な接触状態を得ることが可能となる。

0090

上記局面において好ましくは、半導体基板への投影面においてコンタクトホールは、溝の投影図形の中心に位置するように形成される。

0091

この構成は、ストレージノード用導電層で溝を埋込んだ後に溝の底面が露出するまでストレージノード用導電層を除去することにより実現することができる。そして、これにより、溝の位置からコンタクトホールの形成される位置がわかるため、溝の位置を下層のパターンに対して位置決めすることで、容易にコンタクトホールの位置を下層のパターンに合わせることができる。

0092

上記局面において好ましくは、溝の投影図形は実質的に正三角形である。このように正三角形としたため、平面領域内に複数のキャパシタを無駄なく最密に配置することが可能となる。したがって、キャパシタの電極間対向面積を大きく確保することができる。

0093

本発明の半導体記憶装置では、プラグ用導電層はストレージノード用導電層を貫通して設けられているため、プラグ用導電層とストレージノード用導電層との接触面は、半導体基板の表面に対して垂直方向の成分を有している。このため、ストレージノード用導電層の厚みを厚くすることでキャパシタの平面占有面積を拡大することなく容易にプラグ用導電層とストレージノード用導電層との接触面積を大きくすることができる。

0094

また、ストレージノード用導電層とプラグ用導電層との形成位置がずれることによる双方の導通不良が生じ難く、またマスクの重ね合わせずれも防止することができる。

0095

上記局面において好ましくは、ストレージノード用導電層の開口の径は半導体基板の表面上方ほど広くなっている。

0096

これにより、ストレージノード用導電層とプラグ用導電層との接触状態を良好にすることができる。

0097

上記局面において好ましくは、セルプレート用導電層は、互いに異なる材料よりなる第１および第２の導電層を含んでいる。溝は、第１の導電層上の第２の導電層を貫通して第１の導電層に達するように形成されている。

0098

これにより、溝形成時のエッチング停止の制御性が良好となる。上記局面において好ましくは、半導体基板への投影面においてコンタクトホールは、溝の投影図形の中心に位置している。

0099

これにより、溝の位置からコンタクトホールの形成される位置がわかるため、溝の位置を下層のパターンに対して位置決めすることで、容易にコンタクトホールの位置を下層のパターンに合わせることができる。上記局面において好ましくは、溝の投影図形は実質的に正三角形である。

0100

このように正三角形としたため、同一平面内において複数のキャパシタを無駄なく最密に配置することが可能となる。したがって、キャパシタの電極間対向面積を大きく確保することができる。

0101

図１本発明の実施の形態１における半導体記憶装置の構成を概略的に示す断面図である。
図２本発明の実施の形態１における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
図３本発明の実施の形態１における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
図４本発明の実施の形態１における半導体記憶装置の製造方法の第３工程を示す概略断面図である。
図５本発明の実施の形態１における半導体記憶装置の製造方法の第４工程を示す概略断面図である。
図６本発明の実施の形態１における半導体記憶装置の製造方法の第５工程を示す概略断面図である。
図７本発明の実施の形態１における半導体記憶装置の製造方法の第６工程を示す概略断面図である。
図８本発明の実施の形態１における半導体記憶装置の製造方法の第７工程を示す概略断面図である。
図９本発明の実施の形態１における半導体記憶装置の製造方法の第８工程を示す概略断面図である。
図１０本発明の実施の形態２における半導体記憶装置の構成を概略的に示す断面図である。
図１１本発明の実施の形態２における半導体記憶装置の製造方法の工程を示す概略断面図である。
図１２本発明の実施の形態３における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
図１３本発明の実施の形態３における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
図１４本発明の実施の形態４における半導体記憶装置の構成を概略的に示す平面図である。
図１５本発明の実施の形態５における半導体記憶装置の構成を概略的に示す断面図である。
図１６従来の半導体記憶装置の構成を概略的に示す断面図である。
図１７従来の半導体記憶装置の製造方法の第１工程を示す概略断面図である。
図１８従来の半導体記憶装置の製造方法の第２工程を示す概略断面図である。
図１９従来の半導体記憶装置の製造方法の第３工程を示す概略断面図である。
図２０従来の半導体記憶装置の製造方法の第４工程を示す概略断面図である。
図２１従来の半導体記憶装置の製造方法の第５工程を示す概略断面図である。
図２２従来の半導体記憶装置の製造方法においてマスクの重ね合わせずれが生じた場合に生じる問題点を説明するための概略断面図である。

0102

１プラグ部分、２ストレージノード部分、３ 第１の電極、４キャパシタ誘電体層、５ 第２の電極、６側壁絶縁層、７コンタクトホール。