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技術 半導体記憶装置の製造方法および半導体記憶装置

出願人 三菱電機株式会社
発明者 金本恭三西岡康隆印部貴之
出願日 1997年3月27日 (23年11ヶ月経過) 出願番号 1997-076160
公開日 1998年10月9日 (22年4ヶ月経過) 公開番号 1998-270658
状態 未査定
技術分野 半導体メモリ
主要キーワード 開口端付近 投影図形 枠付け プラグ部分 表面上方 込ビット 垂直方向成分 正八角形
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1998年10月9日)のものです。
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図面 (20)

課題

ストレージノードプラグとの接触面積を大きく確保でき、マスクの重ね合わせずれによりプラグがストレージノードから露出することがなく、かつストレージノード間の抜きを考慮する必要のない半導体記憶装置の製造方法および半導体記憶装置を提供する。

解決手段

セルプレート5の表面に溝5Aが形成された後、この溝5Aの側壁を覆いかつ溝の底壁の一部を露出するストレージノード部分2が形成される。このストレージノード部分2をマスクとしてキャパシタ誘電体層4およびセルプレート用導電層5などにエッチングが施されて自己整合的コンタクトホール7が形成される。このコンタクトホール7を埋込み、かつストレージノード部分2に電気的に接続されるプラグ部分1が形成される。

概要

背景

近年、コンピュータなどの情報機器の目ざましい普及によって、半導体記憶装置需要が急速に拡大している。また機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体記憶装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。

半導体記憶装置の中で、記憶情報ランダム入出力が可能なものとしてDRAMが一般的に知られている。このDRAMは、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とから構成されている。

このように構成されるDRAMの半導体チップ上において、メモリセルアレイは大きな面積を占めている。また、このメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルマトリックス状に複数個配列されて形成されている。このメモリセルは、通常1個のMOSトランジスタと、これに接続された1個のキャパシタとから構成されており、1トランジスタキャパシタ型のメモリセルとして広く知られている。このような構成を有するメモリセルは、その構造が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のDRAMに広く用いられている。

DRAMの高集積化を1Gbit(ギガビット)に代表されるGbit級へと押し進めた場合、メモリセルサイズの縮小が余儀なくされる。このメモリセルサイズの縮小に伴って、キャパシタの平面的な占有面積も同時に縮小される。このため、キャパシタに蓄えられる電荷量(1ビットのメモリセルに蓄えられる電荷量)が低下することになり、記憶領域としてのDRAMの動作が不安定なものとなり、信頼性が低下する。

係るDRAMの動作の不安定化を防止するため、限られた平面占有面積内においてキャパシタの容量を増加させる必要がある。その手段の1つとして、キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれる材料を採用する方法が検討されている。ここで高誘電率材料とは、一般にシリコン酸化膜の数倍から数百倍の誘電率を有する材料であり、この高誘電率材料をキャパシタ誘電体層に用いることにより、キャパシタの形状を比較的単純な形状に維持したまま、容易に容量の増加を図ることが可能となる。

なお、この高誘電率材料と呼ばれる材料の一例としては、チタン酸バリウムストロンチウムBST)、酸化タンタル(Ta2 O5 )、チタン酸ジルコン酸鉛PZT)、チタン酸ジルコン酸ランタン鉛(PLZT)、チタン酸ストロンチウム(STO)、チタン酸バリウムBTO)、STなどが挙げられる。

以下、キャパシタ誘電体層に、高誘電率材料を用いた従来のメモリセル構造について説明する。

図16は、従来の半導体記憶装置の構成を概略的に示す断面図である。図16を参照して、素子分離絶縁層17とチャネルストッパ領域18とによって分離されたシリコン基板11の表面には、MOS(Metal Oxide Semiconductor )トランジスタ20が形成されている。

MOSトランジスタ20は、1対のソースドレイン領域12と、ゲート絶縁層13と、ゲート電極層14とを有している。1対のソース/ドレイン領域12は、互いに距離を隔ててシリコン基板11の表面に形成されている。このソース/ドレイン領域12は、低不純物濃度領域12aと高不純物濃度領域12bとからなるLDD(Lightly Doped Drain )構造を有している。ゲート電極層14は、1対のソース/ドレイン領域12に挟まれる領域上にゲート絶縁層13を介在して形成されている。

ゲート電極層14の周囲は絶縁層15で覆われており、またソース/ドレイン領域12の一方には、ビット線16が電気的に接続されている。そしてMOSトランジスタ20、ビット線16などを覆うように層間絶縁層19が形成されている。この層間絶縁層19には、ソース/ドレイン領域12の他方に達するコンタクトホール107が形成されている。このコンタクトホール107を埋込むようにプラグ層101が形成されており、このプラグ層101を通じてソース/ドレイン領域12と電気的に接続するようにキャパシタ110が形成されている。

キャパシタ110は、ストレージノード102と、キャパシタ誘電体層104と、セルプレート105とを有している。ストレージノード102は、層間絶縁層19上に形成され、かつプラグ層101と電気的に接続されている。キャパシタ誘電体層104は、上述したいわゆる高誘電率材料よりなっている。セルプレート105は、キャパシタ誘電体層104を介在してストレージノード102と対向するように形成されている。

次に、従来の半導体記憶装置の製造方法について説明する。図17〜図21は、従来の半導体記憶装置の製造方法を工程順に示す概略断面図である。まず図17を参照して、シリコン基板11の表面に分離絶縁層17とチャネルストッパ領域18とが形成され、各領域が分離される。この分離された領域に所定の方法により、上述のMOSトランジスタ20とゲート電極層14を覆う絶縁層15とが形成される。この後、ビット線16が形成されて、表面全面に層間絶縁層19が形成され、この層間絶縁層19に平坦化処理が施される。

なお、ビット線16は層間絶縁層19に覆われることによって埋込ビット線とされる。

図18を参照して、層間絶縁層19上に、通常の写真製版技術を用いてレジストパターン121aが形成される。このレジストパターン121aをマスクとして層間絶縁層19にエッチングを施すことにより、ソース/ドレイン領域12に達するコンタクトホール107が形成される。この後、レジストパターン121aが除去される。

図19を参照して、コンタクトホール107を埋込むように層間絶縁層19上にプラグ用導電層が形成される。この後、このプラグ用導電層にエッチバックが施されて、コンタクトホール107内のみを埋込むプラグ層101が形成される。

図20を参照して、層間絶縁層19上に、プラグ層101と電気的に接続するようにストレージノード用導電層102が形成される。

図21を参照して、ストレージノード用導電層102上に、通常の写真製版技術により所定の形状でレジストパターン121bが形成される。このレジストパターン121bをマスクとしてストレージノード用導電層102をエッチングすることにより、所望の形状を有するストレージノード102が形成される。

この後、図16に示すようにキャパシタ誘電体層104とセルプレート105とが形成されることによって半導体記憶装置が完成する。

概要

ストレージノードとプラグとの接触面積を大きく確保でき、マスクの重ね合わせずれによりプラグがストレージノードから露出することがなく、かつストレージノード間の抜きを考慮する必要のない半導体記憶装置の製造方法および半導体記憶装置を提供する。

セルプレート5の表面に溝5Aが形成された後、この溝5Aの側壁を覆いかつ溝の底壁の一部を露出するストレージノード部分2が形成される。このストレージノード部分2をマスクとしてキャパシタ誘電体層4およびセルプレート用導電層5などにエッチングが施されて自己整合的にコンタクトホール7が形成される。このコンタクトホール7を埋込み、かつストレージノード部分2に電気的に接続されるプラグ部分1が形成される。

目的

それゆえ、本発明の目的は、ストレージノードとプラグとの接触面積を大きく確保でき、マスクの重ね合わせずれによりプラグがストレージノードから露出することがなく、かつストレージノード間の抜きを考慮する必要のない半導体記憶装置の製造方法およびそれにより製造される半導体記憶装置を提供することである。

効果

実績

技術文献被引用数
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牽制数
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請求項1

半導体基板上に絶縁層を形成する工程と、表面に溝を有するセルプレート導電層を前記絶縁層上に形成する工程と、前記溝の側面および底面を含む内壁面を覆うように前記セルプレート用導電層の表面上にキャパシタ誘電体層を形成する工程と、前記溝を埋込むように前記キャパシタ誘電体層上にストレージノード用導電層を形成し、前記溝の底面の一部において前記キャパシタ誘電体層が露出するように前記ストレージノード用導電層を除去して、前記溝の側面に前記ストレージノード用導電層を残存させる工程と、残存された前記ストレージノード用導電層をマスクとして、前記溝の底面において露出する前記キャパシタ誘電体層を除去し、かつ除去された前記キャパシタ誘電体層の下側に位置する前記セルプレート用導電層と前記絶縁層とを除去して前記半導体基板の表面に達するコンタクトホールを形成する工程と、前記コンタクトホールの側面において露出する前記セルプレート用導電層の表面を覆うように側壁絶縁層を形成する工程と、前記コンタクトホールを埋込み、かつ前記ストレージノード用導電層に電気的に接続されるプラグ用導電層を形成する工程とを備えた、半導体記憶装置の製造方法。

請求項2

前記セルプレート用導電層は、互いにエッチング速度の異なる材料よりなる第1および第2の導電層を含み、前記セルプレート用導電層の表面に前記溝を形成する工程は、前記第1の導電層上の前記第2の導電層を前記第1の導電層が露出するまで選択的に除去する工程を含む、請求項1に記載の半導体記憶装置の製造方法。

請求項3

前記コンタクトホールの開口端が広くなるように前記ストレージノード用導電層を部分的に除去した後に前記側壁絶縁層が形成され、前記側壁絶縁層の形成の工程は、前記コンタクトホールの内壁面を覆うように形成された絶縁層に異方性エッチングを施す工程を含んでいる、請求項1に記載の半導体記憶装置の製造方法。

請求項4

前記半導体基板への投影面において、前記コンタクトホールは、前記溝の投影図形の中心に位置するよう形成される、請求項1に記載の半導体記憶装置の製造方法。

請求項5

前記溝の投影図形は実質的に正三角形である、請求項4に記載の半導体記憶装置の製造方法。

請求項6

半導体基板上に形成された絶縁層と、表面に溝を有するように前記絶縁層上に形成されたセルプレート用導電層と、前記溝の内壁面は側面および底面を含み、底面の一部に前記セルプレート用導電層と前記絶縁層とを貫通して前記半導体基板の表面に達する孔が形成されており、さらに前記孔が形成された前記溝の底面の一部を除いて前記溝の底面および側面を覆うように形成されたキャパシタ誘電体層と、前記キャパシタ誘電体層を介在して前記セルプレート用導電層と対向するように前記溝の底面および側面を覆い、かつ前記孔に連通する開口を有するストレージノード用導電層と、前記孔と前記開口とを含むコンタクトホールを埋込み、かつ前記ストレージノード用導電層と電気的に接続されるプラグ用導電層と、前記プラグ用導電層と前記セルプレート用導電層との間に位置して双方の絶縁を保ち、かつ前記キャパシタ誘電体層と異なる材料よりなる側壁絶縁層とを備えた、半導体記憶装置。

請求項7

前記ストレージノード用導電層の前記開口の径は前記半導体基板の表面上方ほど広くなる、請求項6に記載の半導体記憶装置。

請求項8

前記セルプレート用導電層は、互いに異なる材料よりなる第1および第2の導電層を含み、前記溝は、前記第1の導電層上の前記第2の導電層を貫通して前記第1の導電層に達するように形成されている、請求項6に記載の半導体記憶装置。

請求項9

前記半導体基板の投影面において前記コンタクトホールは、前記溝の投影図形の中心に位置している、請求項6に記載の半導体記憶装置。

請求項10

前記溝の投影図形は実質的に正三角形である、請求項9に記載の半導体記憶装置。

技術分野

0001

本発明は、半導体記憶装置の製造方法および半導体記憶装置に関し、より特定的には、DRAM(Dynamic Random Access Memory)のキャパシタの構造およびその製造方法に関するものである。

背景技術

0002

近年、コンピュータなどの情報機器の目ざましい普及によって、半導体記憶装置の需要が急速に拡大している。また機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体記憶装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。

0003

半導体記憶装置の中で、記憶情報ランダム入出力が可能なものとしてDRAMが一般的に知られている。このDRAMは、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とから構成されている。

0004

このように構成されるDRAMの半導体チップ上において、メモリセルアレイは大きな面積を占めている。また、このメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルマトリックス状に複数個配列されて形成されている。このメモリセルは、通常1個のMOSトランジスタと、これに接続された1個のキャパシタとから構成されており、1トランジスタキャパシタ型のメモリセルとして広く知られている。このような構成を有するメモリセルは、その構造が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のDRAMに広く用いられている。

0005

DRAMの高集積化を1Gbit(ギガビット)に代表されるGbit級へと押し進めた場合、メモリセルサイズの縮小が余儀なくされる。このメモリセルサイズの縮小に伴って、キャパシタの平面的な占有面積も同時に縮小される。このため、キャパシタに蓄えられる電荷量(1ビットのメモリセルに蓄えられる電荷量)が低下することになり、記憶領域としてのDRAMの動作が不安定なものとなり、信頼性が低下する。

0006

係るDRAMの動作の不安定化を防止するため、限られた平面占有面積内においてキャパシタの容量を増加させる必要がある。その手段の1つとして、キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれる材料を採用する方法が検討されている。ここで高誘電率材料とは、一般にシリコン酸化膜の数倍から数百倍の誘電率を有する材料であり、この高誘電率材料をキャパシタ誘電体層に用いることにより、キャパシタの形状を比較的単純な形状に維持したまま、容易に容量の増加を図ることが可能となる。

0007

なお、この高誘電率材料と呼ばれる材料の一例としては、チタン酸バリウムストロンチウムBST)、酸化タンタル(Ta2 O5 )、チタン酸ジルコン酸鉛PZT)、チタン酸ジルコン酸ランタン鉛(PLZT)、チタン酸ストロンチウム(STO)、チタン酸バリウムBTO)、STなどが挙げられる。

0008

以下、キャパシタ誘電体層に、高誘電率材料を用いた従来のメモリセル構造について説明する。

0009

図16は、従来の半導体記憶装置の構成を概略的に示す断面図である。図16を参照して、素子分離絶縁層17とチャネルストッパ領域18とによって分離されたシリコン基板11の表面には、MOS(Metal Oxide Semiconductor )トランジスタ20が形成されている。

0010

MOSトランジスタ20は、1対のソースドレイン領域12と、ゲート絶縁層13と、ゲート電極層14とを有している。1対のソース/ドレイン領域12は、互いに距離を隔ててシリコン基板11の表面に形成されている。このソース/ドレイン領域12は、低不純物濃度領域12aと高不純物濃度領域12bとからなるLDD(Lightly Doped Drain )構造を有している。ゲート電極層14は、1対のソース/ドレイン領域12に挟まれる領域上にゲート絶縁層13を介在して形成されている。

0011

ゲート電極層14の周囲は絶縁層15で覆われており、またソース/ドレイン領域12の一方には、ビット線16が電気的に接続されている。そしてMOSトランジスタ20、ビット線16などを覆うように層間絶縁層19が形成されている。この層間絶縁層19には、ソース/ドレイン領域12の他方に達するコンタクトホール107が形成されている。このコンタクトホール107を埋込むようにプラグ層101が形成されており、このプラグ層101を通じてソース/ドレイン領域12と電気的に接続するようにキャパシタ110が形成されている。

0012

キャパシタ110は、ストレージノード102と、キャパシタ誘電体層104と、セルプレート105とを有している。ストレージノード102は、層間絶縁層19上に形成され、かつプラグ層101と電気的に接続されている。キャパシタ誘電体層104は、上述したいわゆる高誘電率材料よりなっている。セルプレート105は、キャパシタ誘電体層104を介在してストレージノード102と対向するように形成されている。

0013

次に、従来の半導体記憶装置の製造方法について説明する。図17図21は、従来の半導体記憶装置の製造方法を工程順に示す概略断面図である。まず図17を参照して、シリコン基板11の表面に分離絶縁層17とチャネルストッパ領域18とが形成され、各領域が分離される。この分離された領域に所定の方法により、上述のMOSトランジスタ20とゲート電極層14を覆う絶縁層15とが形成される。この後、ビット線16が形成されて、表面全面に層間絶縁層19が形成され、この層間絶縁層19に平坦化処理が施される。

0014

なお、ビット線16は層間絶縁層19に覆われることによって埋込ビット線とされる。

0015

図18を参照して、層間絶縁層19上に、通常の写真製版技術を用いてレジストパターン121aが形成される。このレジストパターン121aをマスクとして層間絶縁層19にエッチングを施すことにより、ソース/ドレイン領域12に達するコンタクトホール107が形成される。この後、レジストパターン121aが除去される。

0016

図19を参照して、コンタクトホール107を埋込むように層間絶縁層19上にプラグ用導電層が形成される。この後、このプラグ用導電層にエッチバックが施されて、コンタクトホール107内のみを埋込むプラグ層101が形成される。

0017

図20を参照して、層間絶縁層19上に、プラグ層101と電気的に接続するようにストレージノード用導電層102が形成される。

0018

図21を参照して、ストレージノード用導電層102上に、通常の写真製版技術により所定の形状でレジストパターン121bが形成される。このレジストパターン121bをマスクとしてストレージノード用導電層102をエッチングすることにより、所望の形状を有するストレージノード102が形成される。

0019

この後、図16に示すようにキャパシタ誘電体層104とセルプレート105とが形成されることによって半導体記憶装置が完成する。

発明が解決しようとする課題

0020

上述したようにキャパシタ誘電体層104に高誘電率材料を用いたキャパシタ構造は、Gbit級の高集積記憶素子に用いることが有望視されている。しかし、図16に示す従来の半導体記憶装置をGbit級の高集積記憶素子に適応した場合、以下の(1)〜(4)の問題点がある。

0021

(1)図16に示すように従来の半導体記憶装置では、プラグ層101とストレージノード102との接触面積は、コンタクトホール107の開口面積と同一である。しかし、1Gbitでは、ゲート電極層14の間隔は約0.18μmとなるため、そのゲート電極層14間に形成されるコンタクトホール107の径も0.1μm程度と非常に微細となる。このため、プラグ層101とストレージノード102との接触面積も小さくなり、接触抵抗の低減が困難となる。

0022

(2) また、1Gbitでは、ストレージノード102の短辺S(図16)が約0.18μmと微細となる。このため、図22に示すようにマスクの重ね合わせずれによりレジストパターン121bがずれて形成されると、ストレージノード102のパターニング時に容易にストレージノード102からプラグ層101の一部領域Rが露出してしまう。よって、プラグ層101の領域Rはストレージノード102のパターニングのためのエッチングによってダメージを受け、プラグ層101とストレージノード102との導通不良が生じてしまう。

0023

(3) また、より広い電極間対向面積を得るべく、図21において、ストレージノード102間の抜きの寸法Lが写真製版技術による最小加工寸法とされ、かつストレージノード102の厚さDが大きくされる。このため、ストレージノード102間の抜きの部分においてアスペクト比(深さD/幅L)が大きくなり、ストレージノード102間の抜きのエッチングが困難となる。

0024

(4) また、このストレージノード102間の抜きの部分のアスペクト比が大きくなるために、この部分にキャパシタ誘電体層104を成膜することが困難となる。

0025

それゆえ、本発明の目的は、ストレージノードとプラグとの接触面積を大きく確保でき、マスクの重ね合わせずれによりプラグがストレージノードから露出することがなく、かつストレージノード間の抜きを考慮する必要のない半導体記憶装置の製造方法およびそれにより製造される半導体記憶装置を提供することである。

課題を解決するための手段

0026

本発明の半導体記憶装置の製造方法は、以下の工程を備えている。

0027

まず半導体基板上に絶縁層が形成される。そして表面に溝を有するセルプレート用導電層が絶縁層上に形成される。そして溝の側面および底面を含む内壁面を覆うようにセルプレート用導電層の表面上にキャパシタ誘電体層が形成される。そして溝を埋込むようにキャパシタ誘電体層上にストレージノード用導電層が形成され、溝の底面の一部においてキャパシタ誘電体層が露出するようにストレージノード用導電層が除去され、溝の側面にストレージノード用導電層が残存される。そして残存されたストレージノード用導電層をマスクとして、溝の底面において露出するキャパシタ誘電体層が除去され、かつ除去されたキャパシタ誘電体層の下側に位置するセルプレート用導電層と絶縁層とが除去されて半導体基板の表面に達するコンタクトホールが形成される。そしてコンタクトホールの側面において露出するセルプレート用導電層の表面を覆うように側壁絶縁層が形成される。そしてコンタクトホールを埋込み、かつストレージノード用導電層に電気的に接続されるプラグ用導電層が形成される。

0028

なお、本明細書における「溝」とは、選択的に設けられた凹部を含む意味である。

0029

上記局面において好ましくは、セルプレート用導電層は、互いにエッチング速度の異なる材料よりなる第1および第2の導電層を含んでいる。セルプレート用導電層の表面に溝を形成する工程は、第1の導電層上の第2の導電層を第1の導電層が露出するまで選択的に除去する工程を含んでいる。

0030

上記局面において好ましくは、コンタクトホールの開口端が広くなるようにストレージノード用導電層を部分的に除去した後に側壁絶縁層が形成される。側壁絶縁層を形成する工程は、溝の内壁面を覆うように絶縁層を形成した後、この絶縁層に異方性エッチングを含む工程を含んでいる。

0031

上記局面において好ましくは、半導体基板への投影面においてコンタクトホールは、溝の投影図形の中心に位置するよう形成される。

0032

上記局面において好ましくは、溝の投影図形は実質的に正三角形である。本発明の半導体記憶装置は、半導体基板と、絶縁層と、セルプレート用導電層と、キャパシタ誘電体層と、ストレージノード用導電層と、プラグ用導電層と、側壁絶縁層とを備えている。絶縁層は、半導体基板の表面上に形成されている。セルプレート用導電層は、表面に溝を有するように絶縁層上に形成されている。溝の内壁面は側面および底面を含み、底面の一部にセルプレート用導電層と絶縁層とを貫通して半導体基板の表面に達する孔が形成されている。キャパシタ誘電体層は、孔が形成された溝の底面の一部を除いて溝の底面および側面を覆うように形成されている。ストレージノード用導電層は、キャパシタ誘電体層を介在してセルプレート用導電層と対向するように溝の底面および側面を覆い、かつ孔に連通する開口を有している。プラグ用導電層は、孔と開口とを含むコンタクトホールを埋込み、かつストレージノード用導電層と電気的に接続されている。側壁絶縁層は、プラグ用導電層とセルプレート用導電層との間に位置して双方の絶縁を保ち、かつキャパシタ誘電体層と異なる材料よりなる。

0033

上記局面において好ましくは、ストレージノード用導電層の開口の径は半導体基板の表面上方ほど広くなる。

0034

上記局面において好ましくは、セルプレート用導電層は、互いに異なる材料よりなる第1および第2の導電層を含んでいる。溝は、第1の導電層上の第2の導電層を貫通して第1の導電層に達するように形成されている。

0035

上記局面において好ましくは、半導体基板の投影面においてコンタクトホールは溝の投影図形の中心に位置している。

0036

上記局面において好ましくは、溝の投影図形は実質的に正三角形である。

発明を実施するための最良の形態

0037

以下、本発明の実施の形態について図に基づいて説明する。

0038

実施の形態1
図1は、本発明の実施の形態1における半導体記憶装置の構成を概略的に示す断面図である。図1を参照して、シリコン基板11の表面には、素子分離絶縁層17とその下にチャネルストッパ領域18とが形成されており、各領域が電気的に分離されている。その分離されたシリコン基板11の表面にMOSトランジスタ20が形成されている。

0039

MOSトランジスタ20は、1対のソース/ドレイン領域12と、ゲート絶縁層13と、ゲート電極層14とを備えている。1対のソース/ドレイン領域12は、互いに所定の距離を隔ててシリコン基板11の表面に形成されている。このソース/ドレイン領域12は、低不純物濃度領域12aと、高不純物濃度領域12bとからなるLDD構造を有している。ゲート電極層14は、1対のソース/ドレイン領域12に挟まれる領域上にゲート絶縁層13を介在して形成されている。

0040

ゲート電極層14の周囲は絶縁層15によって覆われている。またソース/ドレイン領域12の一方には、ビット線16が電気的に接続されている。このMOSトランジスタ20、ビット線16などを覆うようにシリコン基板11上に層間絶縁層19が形成されており、この層間絶縁層19の上部表面は平坦化されている。層間絶縁層19には、ソース/ドレイン領域12の他方に達するコンタクトホール7が形成されている。このコンタクトホール7を通じてソース/ドレイン領域12の他方と電気的に接続するようにキャパシタ10が形成されている。

0041

このキャパシタ10は、第1の電極3と、キャパシタ誘電体層4と、第2の電極5とを有している。セルプレートとなる第2の電極5は、たとえばRu(ルテニウム)金属よりなっており、かつ層間絶縁層19上に形成されている。このセルプレート5の表面には、溝5Aが形成されている。なお、この溝5Aは、セルプレート5に局部的に設けられた凹部を含む意味である。溝5Aの深さD1 は2000Å〜3000Åであり、溝5Aの底面部分の厚みT1 は500Å程度である。

0042

キャパシタ誘電体層4は、たとえばBaSrTiO3 (BST)よりなっており、溝5Aの側面のほぼ全面および底面の一部を覆っている。第1の電極3は、ストレージノード部分2とプラグ部分1とを有しており、ストレージノード部分2はたとえばRu金属、プラグ部分1はたとえばドープト多結晶シリコンよりなっている。ストレージノード部分2は、キャパシタ誘電体層4を介在して溝5Aの側面のほぼ全面および底面の一部を覆っている。

0043

キャパシタ誘電体層4およびストレージノード部分2によって覆われていない溝5Aの底面部分には、ソース/ドレイン領域12に達するコンタクトホール7が形成されている。なお、このコンタクトホール7の側面に連通するキャパシタ誘電体層4とストレージノード部分2との側面もコンタクトホール7の一部をなす。このコンタクトホール7は、約0.1μmの開口径L1 を有している。

0044

プラグ部分1は、このコンタクトホール7を埋込み、かつコンタクトホール7の上部開口端付近でストレージノード部分2と電気的に接続されている。

0045

なお、コンタクトホール7の側面には、キャパシタ誘電体層4と異なる材料、たとえばシリコン酸化膜よりなる側壁絶縁層6が形成されている。この側壁絶縁層6は、プラグ部分1とセルプレート5との間に位置し、これらの導電層1および5の絶縁を維持している。またこの側壁絶縁層6は、ストレージノード部分2とプラグ部分1との間にも部分的に位置している。

0046

次に、本実施の形態の製造方法について説明する。図2図9は、本発明の実施の形態1における半導体記憶装置の製造方法を工程順に示す概略断面図である。まず図2を参照して、シリコン基板11の表面にたとえばLOCOS(Local Oxidation of Silicon)法などにより分離絶縁層17が形成される。またこの際、同時に分離絶縁層17の下側領域にチャネルストッパ領域18が形成される。

0047

そしてシリコン基板11の表面上にゲート絶縁層13を介在してゲート電極層14が形成される。このゲート電極層14などをマスクとしてイオン注入を施すことにより比較的低濃度不純物領域12aが形成される。ゲート電極層13を覆うように絶縁層15が形成される。この絶縁層15などをマスクとしてイオン注入を施すことにより比較的高濃度の不純物領域12bが形成される。これにより比較的低濃度と比較的高濃度との不純物領域12a、12bによりLDD構造のソース/ドレイン領域12が形成される。このようにしてMOSトランジスタ20が形成される。

0048

ソース/ドレイン領域12の一方と接するようにビット線16が絶縁層15上を延在するように形成される。このビット線16とMOSトランジスタ20とを覆うようにたとえばシリコン酸化膜よりなる層間絶縁層19が、CVD(Chemical Vapor Deposition )法によりシリコン基板11の表面全面に形成された後、平坦化処理される。

0049

この平坦化処理が施された層間絶縁層19上に、2500Å〜3500Åの厚みでRu金属よりなるセルプレート用導電層5が形成される。

0050

図3を参照して、セルプレート用導電層5上に、通常の写真製版技術によりレジストパターン21が形成され、このレジストパターン21をマスクとしてセルプレート用導電層5にエッチングが施される。このエッチングにより、深さ2000Å〜3000Åの溝5Aが形成される。この後、レジストパターン21が除去される。

0051

図4を参照して、セルプレート用導電層5を覆うように200〜300Åの厚みでたとえばBSTよりなるキャパシタ誘電体層4が形成される。

0052

図5を参照して、キャパシタ誘電体層4の表面全面に、300〜500Åの膜厚でRu金属よりなるストレージノード用導電層2が形成される。そしてこのストレージノード用導電層2に、溝5Aの底部においてキャパシタ誘電体層4が露出するまで異方性エッチングが施される。

0053

図6を参照して、このエッチングにより、溝5Aの側面のほぼ全面と溝5Aの底面の一部を覆うようにストレージノード用導電層2が残存され、ストレージノード部分2となる。この残存されたストレージノード部分2をマスクとして、キャパシタ誘電体層4、セルプレート用導電層5および層間絶縁層19に異方性エッチングが施される。

0054

図7を参照して、このエッチングにより、シリコン基板11表面のソース/ドレイン領域12に達するコンタクトホール7が自己整合的に形成される。

0055

図8を参照して、たとえばシリコン酸化膜よりなる絶縁層が表面全面に形成された後、この絶縁層が異方性ドライエッチングでエッチバックされる。これにより、コンタクトホール7の側面を覆うように、特にセルプレート用導電層5の露出表面を覆うように絶縁層が残存され、側壁絶縁層6が形成される。

0056

図9を参照して、コンタクトホール7を埋込むように表面全面に、たとえばドープト多結晶シリコンよりなるプラグ用導電層1が形成される。この後、少なくともセルプレート5などの表面が露出するまでプラグ用導電層1に、たとえばCMP(Chemical Mechanical Polishing )法が施される。これにより、コンタクトホール7内を埋込み、かつストレージノード部分2に電気的に接続されるプラグ部分1が形成される。これにより、図1に示す半導体記憶装置が完成する。

0057

本実施の形態では、プラグ部分1はストレージノード部分2を貫通して設けられているため、プラグ部分1とストレージノード部分2との接触面は、従来例(図16)と比較してシリコン基板11の表面に対して平行方向成分以外の成分を多く有している、つまり垂直方向成分を多く有している。このため、ストレージノード部分2の厚みを厚くすることでキャパシタ10の平面占有面積を拡大することなく、容易にプラグ部分1とストレージノード部分2との接触面積を大きくすることができる。したがって、プラグ部分1とストレージノード部分2との接触抵抗の低減を図ることが容易となる。

0058

また図6図7とに示すように、ストレージノード部分2をマスクとして自己整合的にコンタクトホール7が形成される。このため、コンタクトホール7の形成時に写真製版技術は用いられない。よって、コンタクトホール7の形成位置が、ストレージノード部分2の形成位置に対して写真製版技術におけるマスクの重ね合わせずれ分だけずれることもない。従って、このコンタクトホール7内を埋込むプラグ部分1とストレージノード部分2とにマスクの重ね合わせによるずれはなく、ゆえにマスクの重ね合わせずれによるプラグ部分1とストレージノード部分2との導通不良は生じない。

0059

また本実施の形態では、ストレージノード部分2の形成時において写真製版技術による最小加工寸法による抜きの加工は不要である。このため、最小加工寸法の抜きを行なうことによるエッチングや成膜の困難さは生じない。

0060

実施の形態2
図10は、本発明の実施の形態2における半導体記憶装置の構成を概略的に示す断面図である。図10を参照して、本実施の形態では、セルプレート5が互いに材料の異なる3層の導電層5a、5b、5cよりなっている。そしてセルプレート5に設けられる溝5Aは、最上層の導電層5cを貫通して中間の導電層5bの表面に達するように形成されている。なお、これ以外の構成については、図1に示す実施の形態1と同様であるため、同一の部材については同一の符号を付しその説明は省略する。

0061

次に、本実施の形態の製造方法について説明する。図11は、本発明の実施の形態2における半導体記憶装置の製造方法の工程を示す概略断面図である。図11を参照して、MOSトランジスタ20、ビット線16を覆うように層間絶縁層19が形成され平坦化処理された後、互いに異なる材料よりなる3層の導電層5a、5b、5cが順次積層される。この後、最上層の導電層5c上の所定の位置に通常の写真製版技術によりレジストパターン21が形成される。このレジストパターン21をマスクとして最上層の導電層5cに中間の導電層5bの表面が露出するまでエッチングが施され、溝5Aが形成される。

0062

この溝5Aの形成のエッチング時において、最上層の導電層5cと中間の導電層5bとは異なるエッチング速度を有している。つまりこのエッチング時において最上層の導電層5cのエッチング速度は比較的速く、中間の導電層5bのエッチング速度は比較的遅い。これにより、中間の導電層5bは、最上層の導電層5cのエッチング時においてエッチングストッパ役割をなす。

0063

なお、この後の工程は、図4図9に示す実施の形態1の工程とほぼ同様であるため、その説明は省略する。

0064

本実施の形態では、このように異なる材料よりなる3層の導電層5a、5b、5cからセルプレート5が形成されているため、溝5aの形成の際のエッチングの制御が容易となる。

0065

なお、本実施の形態では、セルプレート5が異なる材料よりなる3層の導電層からなっている場合について説明したが、少なくとも材料の異なる(つまり、エッチング速度の異なる)2層の導電層よりなっていればよい。

0066

実施の形態3
図12図13とは、本発明の実施の形態3における半導体記憶装置の製造方法を工程順に示す概略断面図である。まず本実施の形態の製造方法は、図2図7に示す実施の形態1と同様の工程を経る。

0067

この後、図7においてコンタクトホール7の上部開口端付近のストレージノード部分2に等方性エッチングまたは斜めの回転エッチングが施される。これにより、図12に示されるようにコンタクトホール7の上部開口端付近のストレージノード部分2に意図的にテーパが付けられる。この後、実施の形態1と同様、図8図9とに示す工程を経て図13に示す半導体記憶装置が完成する。

0068

本実施の形態では、意図的にコンタクトホール7の上部開口端をテーパにすることにより、図8において側壁絶縁層6の形成のための枠付けエッチバック時にそのテーパ部分の絶縁層6がエッチング除去しやすくなる。このため、プラグ部分1とストレージノード部分2との良好な接触状態を得ることができる。

0069

実施の形態4
図14は、本発明の実施の形態4における半導体記憶装置の構成を概略的に示す平面図である。なお、図14のA−A線の断面は、たとえば図1に対応する。

0070

図14図1とを参照して、DRAMのメモリセル領域においては、複数本ワード線(ゲート電極層)14とビット線16とが、互いに交差するように配置されている。そしてこのワード線14とビット線16との交差部近傍に各1つのメモリセルが配置されている。つまりメモリセルはマトリックス状に複数個配列されて形成されている。そしてこれらのビット線16やワード線14を覆う層間絶縁層19が形成されている。この層間絶縁層19には、シリコン基板1のソース/ドレイン領域12に達するコンタクトホール7が形成されている。このコンタクトホール7を通じて下層のソース/ドレイン領域12と電気的に接続するように、セルプレート5の溝5A内に第1の電極3が形成されている。

0071

この溝5A(または第1の電極3)は、シリコン基板11への投影面において投影図形が実質的に正三角形となるように形成されている。

0072

このように本実施の形態では、複数個の溝5A(第1の電極3)をシリコン基板への投影図形が実質的に正三角形となるような形状としたため、無駄なく最密に配置することができる。

0073

また実施の形態1の方法では、図3の工程で投影図形が正三角形となる溝5Aを形成すると、図6および図7の工程で形成されるコンタクトホール7は、その正三角形の投影図形の略中心に形成される。以下、そのことについて説明する。

0074

実施の形態1では、コンタクトホール7はストレージノード部分2をマスクとして形成される。このストレージノード部分2は、一旦溝5Aを埋込むように形成された後、図5に示すようにエッチバックにより溝5Aの側面と底面の一部とを覆うように残存される。この際、ストレージノード部分2は、ほぼ均等な幅W1 (図5)で溝5Aの側壁を覆うように形成される。このため、ストレージノード部分2から露出する部分は正三角形の投影図形の略中心となり、このストレージノード部分2をマスクとして形成されるコンタクトホール7も正三角形の投影図形の略中心に位置することになる。

0075

このように正三角形の投影図形の略中心にコンタクトホール7が形成されるため、予めこれを踏まえた上で溝5Aを配置するよう設計すれば、コンタクトホール7を正確に下層のソース/ドレイン領域に達するように形成することができる。

0076

なお、本実施の形態では、溝5A(または第1の電極3)のシリコン基板への投影図形が正三角形となる場合について示したが、正三角形に限られず、正六角形正八角形などの正多角形であればよい。

0077

実施の形態5
図15は、本発明の実施の形態5における半導体記憶装置の構成を概略的に示す断面図である。図15を参照して、本実施の形態では、図1に示す実施の形態1と比較して、セルプレート用導電層5dとキャパシタ誘電体層4aとを付加した点で異なる。

0078

キャパシタ誘電体層4aは、プラグ部分1とストレージノード部分2との上部表面を覆うように、たとえばBSTにより形成されている。セルプレート用導電層5dは、たとえばRu金属よりなり、このキャパシタ誘電体層4aを介在してプラグ部分1およびストレージノード部分2の上部表面と対向するように表面全面に形成されている。またセルプレート用導電層5dは、セルプレート5と電気的に接続され、セルプレート5とともに第2の電極を構成している。

0079

なお、これ以外の構成については図1の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。

0080

本実施の形態では、セルプレート用導電層5aをプラグ部分1およびストレージノード部分2の上方に設けているため、キャパシタの電極間対向面積が大きくなり、より一層、キャパシタ容量の増大を図ることができる。

0081

なお、上記実施の形態1〜5については、DRAMのメモリセル構造に本発明を適用した場合について示したが、本発明はこれに限られず、キャパシタを有する半導体装置であれば、適用することができる。

0082

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

発明の効果

0083

本発明の半導体記憶装置の製造方法では、プラグ用導電層はストレージノード用導電層を貫通して設けられるため、プラグ用導電層とストレージノード用導電層との接触面は、半導体基板の表面に対して垂直方向の成分を有している。このため、ストレージノード用導電層の厚みを厚くすることでキャパシタの平面占有面積を拡大することなく、容易にプラグ用導電層とストレージノード用導電層との接触面積を大きくすることができる。

0084

また、ストレージノード用導電層をマスクとしてコンタクトホールが自己整合的に形成される。このため、コンタクトホールの形成時に写真製版技術を用いる必要はない。よって、コンタクトホールの形成位置がストレージノードの形成位置に対して、写真製版技術におけるマスクの重ね合わせずれ分だけずれることもない。また、そのコンタクトホールを埋込むようにプラグ用導電層が形成される。それゆえ、マスクの重ね合わせずれによって、ストレージノード用導電層の形成位置に対して、プラグ用導電層の形成位置がずれることもない。よって、マスクの重ね合わせずれによってストレージノード用導電層とプラグ用導電層との導通不良は生じない。

0085

また本発明の半導体記憶装置の製造方法では、写真製版技術による最小加工寸法による抜きの加工は不要である。このため、写真製版技術による最小加工寸法の抜きの加工を行なうことによるエッチングや成膜の困難さは生じない。

0086

上記局面において好ましくはセルプレート用の導電層は、互いにエッチング速度の異なる材料よりなる第1および第2の導電層を含んでいる。セルプレート用導電層の表面に溝を形成する工程は、第1の導電層上の第2の導電層を第1の導電層が露出するまで選択的に除去する工程を含んでいる。

0087

これにより、溝形成時のエッチング停止制御性を良好にすることが可能となる。

0088

上記局面において好ましくは、コンタクトホールの開口端が広くなるようにストレージノード用導電層が部分的に除去された後に側壁絶縁層が形成される。この側壁絶縁層はコンタクトホールの内壁面を覆うように形成された絶縁層に異方性エッチングを行なう工程を含んでいる。

0089

これにより、コンタクトホール開口端において側壁絶縁層が除去しやすくなる。このため、ストレージノード用導電層とプラグ用導電層との良好な接触状態を得ることが可能となる。

0090

上記局面において好ましくは、半導体基板への投影面においてコンタクトホールは、溝の投影図形の中心に位置するように形成される。

0091

この構成は、ストレージノード用導電層で溝を埋込んだ後に溝の底面が露出するまでストレージノード用導電層を除去することにより実現することができる。そして、これにより、溝の位置からコンタクトホールの形成される位置がわかるため、溝の位置を下層のパターンに対して位置決めすることで、容易にコンタクトホールの位置を下層のパターンに合わせることができる。

0092

上記局面において好ましくは、溝の投影図形は実質的に正三角形である。このように正三角形としたため、平面領域内に複数のキャパシタを無駄なく最密に配置することが可能となる。したがって、キャパシタの電極間対向面積を大きく確保することができる。

0093

本発明の半導体記憶装置では、プラグ用導電層はストレージノード用導電層を貫通して設けられているため、プラグ用導電層とストレージノード用導電層との接触面は、半導体基板の表面に対して垂直方向の成分を有している。このため、ストレージノード用導電層の厚みを厚くすることでキャパシタの平面占有面積を拡大することなく容易にプラグ用導電層とストレージノード用導電層との接触面積を大きくすることができる。

0094

また、ストレージノード用導電層とプラグ用導電層との形成位置がずれることによる双方の導通不良が生じ難く、またマスクの重ね合わせずれも防止することができる。

0095

上記局面において好ましくは、ストレージノード用導電層の開口の径は半導体基板の表面上方ほど広くなっている。

0096

これにより、ストレージノード用導電層とプラグ用導電層との接触状態を良好にすることができる。

0097

上記局面において好ましくは、セルプレート用導電層は、互いに異なる材料よりなる第1および第2の導電層を含んでいる。溝は、第1の導電層上の第2の導電層を貫通して第1の導電層に達するように形成されている。

0098

これにより、溝形成時のエッチング停止の制御性が良好となる。上記局面において好ましくは、半導体基板への投影面においてコンタクトホールは、溝の投影図形の中心に位置している。

0099

これにより、溝の位置からコンタクトホールの形成される位置がわかるため、溝の位置を下層のパターンに対して位置決めすることで、容易にコンタクトホールの位置を下層のパターンに合わせることができる。上記局面において好ましくは、溝の投影図形は実質的に正三角形である。

0100

このように正三角形としたため、同一平面内において複数のキャパシタを無駄なく最密に配置することが可能となる。したがって、キャパシタの電極間対向面積を大きく確保することができる。

図面の簡単な説明

0101

図1本発明の実施の形態1における半導体記憶装置の構成を概略的に示す断面図である。
図2本発明の実施の形態1における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
図3本発明の実施の形態1における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
図4本発明の実施の形態1における半導体記憶装置の製造方法の第3工程を示す概略断面図である。
図5本発明の実施の形態1における半導体記憶装置の製造方法の第4工程を示す概略断面図である。
図6本発明の実施の形態1における半導体記憶装置の製造方法の第5工程を示す概略断面図である。
図7本発明の実施の形態1における半導体記憶装置の製造方法の第6工程を示す概略断面図である。
図8本発明の実施の形態1における半導体記憶装置の製造方法の第7工程を示す概略断面図である。
図9本発明の実施の形態1における半導体記憶装置の製造方法の第8工程を示す概略断面図である。
図10本発明の実施の形態2における半導体記憶装置の構成を概略的に示す断面図である。
図11本発明の実施の形態2における半導体記憶装置の製造方法の工程を示す概略断面図である。
図12本発明の実施の形態3における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
図13本発明の実施の形態3における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
図14本発明の実施の形態4における半導体記憶装置の構成を概略的に示す平面図である。
図15本発明の実施の形態5における半導体記憶装置の構成を概略的に示す断面図である。
図16従来の半導体記憶装置の構成を概略的に示す断面図である。
図17従来の半導体記憶装置の製造方法の第1工程を示す概略断面図である。
図18従来の半導体記憶装置の製造方法の第2工程を示す概略断面図である。
図19従来の半導体記憶装置の製造方法の第3工程を示す概略断面図である。
図20従来の半導体記憶装置の製造方法の第4工程を示す概略断面図である。
図21従来の半導体記憶装置の製造方法の第5工程を示す概略断面図である。
図22従来の半導体記憶装置の製造方法においてマスクの重ね合わせずれが生じた場合に生じる問題点を説明するための概略断面図である。

--

0102

1プラグ部分、2ストレージノード部分、3 第1の電極、4キャパシタ誘電体層、5 第2の電極、6側壁絶縁層、7コンタクトホール。

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