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技術 SDH伝送装置

出願人 三菱電機株式会社
発明者 菅野典夫平野幸男
出願日 1997年3月5日 (23年9ヶ月経過) 出願番号 1997-050595
公開日 1998年9月14日 (22年3ヶ月経過) 公開番号 1998-247882
状態 拒絶査定
技術分野 時分割多重化通信方式
主要キーワード aメモリ 計数周期 書き込みコード 出力クロック数 ディジタル入力値 ユニットグループ 個数値 信号処理操作
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1998年9月14日)のものです。
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図面 (16)

課題

各種の既存の低速データとそれ以外の網同期がとれていない任意の低速データをSDH高次バーチャルコンテナに収容し伝送するに当たり、単純な構成で各種ネットワーク形態をサポートするとともに、将来的な構成の変更及び拡張等に対しても極めて柔軟に対応でき、従来よりも極めて経済的な伝送装置を得る。

解決手段

低速入力インタフェース2aあるいは2bに低速データ信号が入力され、それぞれ終端される。低速データ信号中、正味のデータは速度変換用メモリ3a、3bに入力される。次に、仮想コンテナフレームカウンタ9から生成される仮想コンテナフレーム中のタイムスロット位置を示すアドレス信号8の多重予定タイムスロットの位置で速度変換用メモリ3aから仮想コンテナ多重化バス6に出力するよう、読み出し制御信号4a、4bが出力するよう制御信号読み出し専用メモリ(ROM)7にデータを蓄積させ動作させる。

概要

背景

図15はオーム社刊「SDH伝送方式」pp.43に掲載されている通常のSDH多重化の構造を示すSDH多重化構造図である。従来、各種の低速既存インタフェース信号ITUーTの国際標準勧告準拠した同期ディジタルハイアラーキに多重化して伝送する場合、図15に示される多重化構造を採り多重化されてきた。例えば、1.5Mb/s系情報の場合、Cー11として定義され、規格化された箱(規格化された伝送容量)のコンテナ(C:Container)105に収容される。

次に、このコンテナ105に誤り監視転送機能等を持つパスオーバーヘッド(POH:Path Over Head)を付加しVCー11として定義された低次バーチャルコンテナ(Lower order VC:Virtual Container)106にマッピングして収容される。次に、高次バーチャルコンテナ(Higher order VC:Virtual Container)との多重化情報フレーム位相時間差を、アドレスで表示するトリビュタリユニット(TU:Tributary Unit)ポインタを前記低次バーチャルコンテナに付加し、TU−11として定義されたトリビュタリユニット107を生成する。

次に、TU−11を4個束ねてTUG−2で定義されたトリビュタリユニットグループ108を生成する。以下、前記手順と同じようにパスオーバヘッドを付加し7個束ねて、VCー3で定義された高次バーチャルコンテナ109を、管理ポインター(AUーPTR:Administrative Unit Pointer)を付加しAU−3で定義された管理ユニット(AU:Administrative Unit)110を、さらに3個束ねてAUGで定義された管理ユニットグループ111を、さらにN個束ねてSTM−N(Synchronous Transport Module Level N)で定義された同期転送モジュール112を最終的に生成し伝送フレームとして伝送してきた。

概要

各種の既存の低速データとそれ以外の網同期がとれていない任意の低速データをSDHの高次バーチャルコンテナに収容し伝送するに当たり、単純な構成で各種ネットワーク形態をサポートするとともに、将来的な構成の変更及び拡張等に対しても極めて柔軟に対応でき、従来よりも極めて経済的な伝送装置を得る。

低速入力インタフェース2aあるいは2bに低速データ信号が入力され、それぞれ終端される。低速データ信号中、正味のデータは速度変換用メモリ3a、3bに入力される。次に、仮想コンテナフレームカウンタ9から生成される仮想コンテナフレーム中のタイムスロット位置を示すアドレス信号8の多重予定タイムスロットの位置で速度変換用メモリ3aから仮想コンテナ多重化バス6に出力するよう、読み出し制御信号4a、4bが出力するよう制御信号読み出し専用メモリ(ROM)7にデータを蓄積させ動作させる。

目的

この発明はこのような問題を解決するためになされたもので、各種の既存の低速信号とそれ以外の網同期がとれていない任意の低速信号を高次バーチャルコンテナに収容し伝送するに当たり、単純な構成でしかも標準勧告化及び非標準化も含め、各種ネットワーク形態とをサポートするとともに、将来的な構成の変更及び拡張等に対しても極めて柔軟に対応でき、さらに従来よりも極めて経済的に実現でき低コスト通信サービスを提供する伝送装置を得ることを目的とする。

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

伝送路からの低速データ信号仮想コンテナフレーム多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置(Add Drop Multiplexer)とを備え、前記SDH送信端局装置は、網同期した64kb/sの任意の整数倍伝送速度を持つ連続低速入力信号を入力する複数の入力インタフェースと、該入力インタフェースに設けられた速度変換メモリ回路を介して入力する仮想コンテナ(VC:Virtual Container)多重バスと、前記メモリから前記多重バスへの読み出し制御を仮想コンテナフレームを構成する64kb/s容量のバイト単位多重タイムスロット基本単位として任意に制御する制御信号発生用読み出し専用メモリ(ROM:Read Only Memory)と、該読み出し専用メモリ駆動用に供給するため、上記仮想コンテナフレームを基本としてシーケンシャルアドレスを発生するアドレス発生回路とを備えたことを特徴とするSDH(Synchronous DigitalHierarchy)伝送装置

請求項2

伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH受信端局装置は、仮想コンテナ多重分離バスと、同多重分離バスから速度変換メモリ回路を介して網同期した64kb/sの任意の整数倍の伝送速度を持つ連続低速信号を出力する複数の出力インタフェースと、前記多重分離バスから前記速度変換メモリへの書き込み制御を仮想コンテナフレームを構成する64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御する制御信号発生用書き込み専用メモリ(ROM)と、該書き込み専用メモリ駆動用に供給するため、前記仮想コンテナフレームを基本としてシーケンシャルにアドレスを発生するアドレス発生回路とを備えたことを特徴とするSDH伝送装置

請求項3

伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH中間中継装置は、SDH受信セクション処理部によって受信SDH信号より分離された仮想コンテナ信号が供給される仮想コンテナ多重分離バスをSDH送信セクション処理部へ接続することを特徴とするSDH伝送装置。

請求項4

伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH中間中継装置は、受信SDH信号より分離された仮想コンテナ信号が供給される仮想コンテナ多重分離バスと、送信SDH信号を生成するための仮想コンテナ多重バスと、該仮想コンテナ多重バスと前記仮想コンテナ多重分離バスとの両方のバスを64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御するバスインターコネクションスイッチ(BISW:Bus Interconnection Switch)と、該バスインターコネクションスイッチの接続を64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御する制御信号発生用書き込み専用メモリ(ROM)と、該書き込み専用メモリ駆動用に供給するため、上記仮想コンテナフレームを基本としてシーケンシャルにアドレスを発生するアドレス発生回路とを備えたことを特徴とするSDH伝送装置。

請求項5

伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH 挿入分離型多重変換装置は、入力されたSDHフレーム信号に対して仮想コンテナの多重分離を行う仮想コンテナ多重分離バスと、該多重分離バスから多重分離された仮想コンテナに対して速度変換を行う第1の速度変換メモリ回路と、該速度変換メモリを介して網同期した64kb/sの任意の整数倍の伝送速度を持つ連続低速信号を出力する複数の出力インタフェースと、網同期した64kb/sの任意の整数倍の伝送速度を持つ連続低速入力信号を入力する複数の入力インタフェースと、該入力インタフェースからの連続低速入力信号に対して速度変換を行い仮想コンテナを作成する第2の速度変換メモリ回路と、該第2の速度変換メモリからの仮想コンテナを入力する仮想コンテナ多重バスと、該仮想コンテナ多重バスと前記仮想コンテナ多重分離バスとの両方のバスを64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御するバスインターコネクションスイッチと、該バスインターコネクションスイッチの接続を64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御する制御信号発生用書き込み専用メモリ(ROM)と、該書き込み専用メモリ駆動用に供給するため、上記仮想コンテナフレームを基本としてシーケンシャルにアドレスを発生するアドレス発生回路とを備えたことを特徴とするSDH伝送装置。

請求項6

網同期がとれていない非同期の複数の任意の低速信号の入力インタフェースを備え、通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御バイトでデータを構成し、多重バスに出力し伝送するスタッフ制御部を有し、任意の速度の非同期低速信号を多重することを特徴とする請求項1又は請求項5のいずれかに記載のSDH伝送装置。

請求項7

通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御バイトで構成された多重データを、前記スタッフ制御バイトの情報をもとに多重分離バスより分離し低速信号の出力インタフェース信号として再生出力する低速インタフェースを備えたことを特徴とする請求項2または請求項5のいずれかに記載のSDH伝送装置。

請求項8

網同期がとれていない非同期低速信号を多重伝送するために通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御タイムスロットで構成された多重データを、前記スタッフ制御タイムスロットの制御情報をもとに多重分離バスより分離し低速の出力インタフェース信号として再生出力する低速インタフェースは、前記多重データ中の非同期低速データをメモリに書き込む書き込み制御回路と、前記スタッフ多重制御情報のコード化情報復号するスタッフ情報復号回路と、平滑化クロックを生成する平滑化クロック生成回路と、元の非同期低速データのクロック信号再生する位相同期発振器PLO:Phase Locked Oscillator)と、この平滑化されたクロック信号をもとに低速データ信号を連続データとして再生するメモリと、メモリからの信号に対して出力終端処理を施し非同期低速信号データとして再生する出力インタフェースとを備えたことを特徴とする請求項2又は請求項5のいずれかに記載のSDH伝送装置。

請求項9

網同期がとれていない非同期低速信号を多重伝送するために通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御タイムスロットで構成された多重データを、前記スタッフ制御タイムスロットの制御情報をもとに多重分離バスより分離し低速の出力インタフェース信号として再生出力する低速インタフェースは、前記スタッフ制御タイムスロットの情報に基づき前記伝送SDHの1フレーム中に多重される非同期データ数を各フレームごとに算出し、任意の整数倍の前記SDHフレーム間の合計値を算出する第1の計数器と、電圧制御発振器(VCO:Voltage Controlled Oscillator)の出力クロック数計数する第2の計数器と、前記第1の計数器の計数値と前記第2の計数器の計数値の差分を生成する減算器と、該減算器の減算値に基づいて格納した前値保持値を制御補正する加算器と、該加算器の出力値を前記電圧制御発振器に供給するためのアナログ制御電圧に変換するディジタルアナログ(D/A)変換器とを備え、ディジタル処理形式位相同期ループにより送信側非同期データクロックに同期したデスタッフメモリ読み出し平滑クロックを再生することを特徴とする請求項2又は請求項5のいずれかに記載のSDH伝送装置。

技術分野

0001

この発明は、低速既存インタフェース信号(PDH:Plesiochronous Digital Hierarchy)あるいは低次群の同期ディジタルハイアラーキSDH:Synchronous Digital Hierarchy)インタフェース信号を多重して伝送するITU−T(International Telecommunication Union Telecommunication Standardization Sector)の国際標準勧告準拠した同期ディジタルハイアラーキ(SDH:Synchronous Digital Hierarchy)伝送装置に関するものである。

背景技術

0002

図15オーム社刊「SDH伝送方式」pp.43に掲載されている通常のSDH多重化の構造を示すSDH多重化構造図である。従来、各種の低速既存インタフェース信号をITUーTの国際標準勧告に準拠した同期ディジタルハイアラーキに多重化して伝送する場合、図15に示される多重化構造を採り多重化されてきた。例えば、1.5Mb/s系情報の場合、Cー11として定義され、規格化された箱(規格化された伝送容量)のコンテナ(C:Container)105に収容される。

0003

次に、このコンテナ105に誤り監視転送機能等を持つパスオーバーヘッド(POH:Path Over Head)を付加しVCー11として定義された低次バーチャルコンテナ(Lower order VC:Virtual Container)106にマッピングして収容される。次に、高次バーチャルコンテナ(Higher order VC:Virtual Container)との多重化情報フレーム位相時間差を、アドレスで表示するトリビュタリユニット(TU:Tributary Unit)ポインタを前記低次バーチャルコンテナに付加し、TU−11として定義されたトリビュタリユニット107を生成する。

0004

次に、TU−11を4個束ねてTUG−2で定義されたトリビュタリユニットグループ108を生成する。以下、前記手順と同じようにパスオーバヘッドを付加し7個束ねて、VCー3で定義された高次バーチャルコンテナ109を、管理ポインター(AUーPTR:Administrative Unit Pointer)を付加しAU−3で定義された管理ユニット(AU:Administrative Unit)110を、さらに3個束ねてAUGで定義された管理ユニットグループ111を、さらにN個束ねてSTM−N(Synchronous Transport Module Level N)で定義された同期転送モジュール112を最終的に生成し伝送フレームとして伝送してきた。

発明が解決しようとする課題

0005

上記のように従来からの多重化構成をとった場合、既存低速信号を上記の様な高次バーチャルコンテナに収容し伝送するに当たり、何重ものパスオーバーヘッドの付加と各種ポインタ付加の信号処理操作が入るため、伝送装置の構成が複雑になり、かつまたハードウエア規模も大きくなり複数の装置から構成されるようになる場合もあり、ひいては高価格なシステムになり経済的な通信サービス提供の実現の大きな障害になつていた。

0006

この発明はこのような問題を解決するためになされたもので、各種の既存の低速信号とそれ以外の網同期がとれていない任意の低速信号を高次バーチャルコンテナに収容し伝送するに当たり、単純な構成でしかも標準勧告化及び非標準化も含め、各種ネットワーク形態とをサポートするとともに、将来的な構成の変更及び拡張等に対しても極めて柔軟に対応でき、さらに従来よりも極めて経済的に実現でき低コストで通信サービスを提供する伝送装置を得ることを目的とする。

課題を解決するための手段

0007

第1の発明に係るSDH伝送装置は、伝送路からの低速データ信号仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH送信端局装置は、網同期した64kb/sの任意の整数倍の伝送速度を持つ連続低速入力信号を入力する複数の入力インタフェースと、該入力インタフェースに設けられた速度変換メモリ回路を介して入力する仮想コンテナ多重バスと、前記メモリから前記多重バスへの読み出し制御を仮想コンテナフレームを構成する64kb/s容量のバイト単位の多重タイムスロット基本単位として任意に制御する制御信号発生用読み出し専用メモリと、該読み出し専用メモリ駆動用に供給するため、上記仮想コンテナフレームを基本としてシーケンシャルにアドレスを発生するアドレス発生回路とを備えたものである。

0008

また、第2の発明に係るSDH伝送装置は、伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH受信端局装置は、仮想コンテナ多重分離バスと、同多重分離バスから速度変換メモリ回路を介して網同期した64kb/sの任意の整数倍の伝送速度を持つ連続低速信号を出力する複数の出力インタフェースと、前記多重分離バスから前記速度変換メモリへの書き込み制御を仮想コンテナフレームを構成する64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御する制御信号発生用書き込み専用メモリ(ROM)と、該書き込み専用メモリ駆動用に供給するため、前記仮想コンテナフレームを基本としてシーケンシャルにアドレスを発生するアドレス発生回路とを備えたものである。

0009

また、第3の発明に係るSDH伝送装置は、伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH中間中継装置は、SDH受信セクション処理部によって受信SDH信号より分離された仮想コンテナ信号が供給される仮想コンテナ多重分離バスをSDH送信セクション処理部へ接続するものである。

0010

また、第4の発明に係るSDH伝送装置は、伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH中間中継装置は、受信SDH信号より分離された仮想コンテナ信号が供給される仮想コンテナ多重分離バスと、送信SDH信号を生成するための仮想コンテナ多重バスと、該仮想コンテナ多重バスと前記仮想コンテナ多重分離バスとの両方のバスを64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御するバスインターコネクションスイッチと、該バスインターコネクションスイッチの接続を64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御する制御信号発生用書き込み専用メモリ(ROM)と、該書き込み専用メモリ駆動用に供給するため、上記仮想コンテナフレームを基本としてシーケンシャルにアドレスを発生するアドレス発生回路とを備えたものである。

0011

また、第5の発明に係るSDH伝送装置は、伝送路からの低速データ信号を仮想コンテナフレームに多重化するSDH送信端局装置と、仮想コンテナフレームに多重化された信号を多重分離するSDH受信端局装置と、仮想コンテナフレームに多重化された信号を中継するSDH中間中継装置と、仮想コンテナフレームに多重化された信号に特定の信号を挿入したり多重化された信号から特定の信号を分離するSDH挿入分離型多重変換装置とを備え、前記SDH 挿入分離型多重変換装置は、入力されたSDHフレーム信号に対して仮想コンテナの多重分離を行う仮想コンテナ多重分離バスと、該多重分離バスから多重分離された仮想コンテナに対して速度変換を行う第1の速度変換メモリ回路と、該速度変換メモリを介して網同期した64kb/sの任意の整数倍の伝送速度を持つ連続低速信号を出力する複数の出力インタフェースと、網同期した64kb/sの任意の整数倍の伝送速度を持つ連続低速入力信号を入力する複数の入力インタフェースと、該入力インタフェースからの連続低速入力信号に対して速度変換を行い仮想コンテナを作成する第2の速度変換メモリ回路と、該第2の速度変換メモリからの仮想コンテナを入力する仮想コンテナ多重バスと、該仮想コンテナ多重バスと前記仮想コンテナ多重分離バスとの両方のバスを64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御するバスインターコネクションスイッチと、該バスインターコネクションスイッチの接続を64kb/s容量のバイト単位の多重タイムスロットを基本単位として任意に制御する制御信号発生用書き込み専用メモリ(ROM)と、該書き込み専用メモリ駆動用に供給するため、上記仮想コンテナフレームを基本としてシーケンシャルにアドレスを発生するアドレス発生回路とを備えたものである。

0012

また、第6の発明に係るSDH伝送装置は、網同期がとれていない非同期の複数の任意の低速信号の入力インタフェースを備え、通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御バイトでデータを構成し、多重バスに出力し伝送するスタッフ制御部を有し、任意の速度の非同期低速信号を多重するものである。

0013

また、第7の発明に係るSDH伝送装置は、通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御バイトで構成された多重データを、前記スタッフ制御バイトの情報をもとに多重分離バスより分離し低速信号の出力インタフェース信号として再生出力する低速インタフェースを備えたものである。

0014

また、第8の発明に係るSDH伝送装置は、網同期がとれていない非同期低速信号を多重伝送するために通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御タイムスロットで構成された多重データを、前記スタッフ制御タイムスロットの制御情報をもとに多重分離バスより分離し低速の出力インタフェース信号として再生出力する低速インタフェースが、前記多重データ中の非同期低速データをメモリに書き込む書き込み制御回路と、前記スタッフ多重制御情報のコード化情報復号するスタッフ情報復号回路と、平滑化クロックを生成する平滑化クロック生成回路と、元の非同期低速データのクロック信号再生する位相同期発振器PLO:Phase Locked Oscillator)と、この平滑化されたクロック信号をもとに低速データ信号を連続データとして再生するメモリと、メモリからの信号に対して出力終端処理を施し非同期低速信号データとして再生する出力インタフェースとを備えたものである。

0015

また、第9の発明に係るSDH伝送装置は、網同期がとれていない非同期低速信号を多重伝送するために通常の多重タイムスロットと非同期多重速度整合用にスタッフ多重タイムスロットとスタッフ多重制御情報を収容するスタッフ制御タイムスロットで構成された多重データを、前記スタッフ制御タイムスロットの制御情報をもとに多重分離バスより分離し低速の出力インタフェース信号として再生出力する低速インタフェースが、前記スタッフ制御タイムスロットの情報に基づき前記伝送SDHの1フレーム中に多重される非同期データ数を各フレームごとに算出し、任意の整数倍の前記SDHフレーム間の合計値を算出する第1の計数器と、電圧制御発振器(VCO:Voltage Controlled Oscillator)の出力クロック数計数する第2の計数器と、前記第1の計数器の計数値と前記第2の計数器の計数値の差分を生成する減算器と、該減算器の減算値に基づいて格納した前値保持値を制御補正する加算器と、該加算器の出力値を前記電圧制御発振器に供給するためのアナログ制御電圧に変換するディジタルアナログ(D/A)変換器とを備え、ディジタル処理形式位相同期ループにより送信側非同期データクロックに同期したデスタッフメモリ読み出し平滑クロックを再生するものである。

0016

実施の形態1.図1は、この発明に係るSDH伝送装置の一実施の形態を示すSDH送信端局装置の構成図である。図1において1a、1bはそれぞれ64kb/sの任意の整数倍の伝送速度を持つ連続入力信号を入力する複数の低速入力インタフェース、2a、2bは入力信号終端等を行う入力インタフェース回路である。3a、3bは多重化速度変換用メモリである。4a、4bはメモリ読み出し制御信号、5a、5bはメモリ出力信号である。6は仮想コンテナ(VC:VirtualContainer)多重化バス、7は制御信号読み出し専用メモリ(ROM:Read Only Memory)、8は制御信号読み出し専用メモリアドレス信号、9は仮想コンテナフレームカウンタである。

0017

また、図2は基本SDH伝送フレームであるSTMー1(Synchronous Transport Module Level 1)のフレーム構成(9行×270列)と実際の正味の伝送データであるペイロード部を構成する本発明の対象となる仮想コンテナフレームを示す図である。

0018

また、図3は仮想コンテナフレームとフレーム内のバイト単位(64kb/s容量)の多重タイムスロット位置を示すアドレス関係と各部の主要動波形を示す説明図である。図中、CHaはチャネルaを、CHbはチャネルbを示す。

0019

次に、この実施の形態の動作を説明する。図1において、送信端局装置では、網同期した64kb/sの任意の整数倍の伝送速度を持つ連続入力信号は低速入力インタフェース1aあるいは1bに入力され、それぞれ終端される。この入力信号中、正味のデータ(例えば、1.5Mb/sインタフェースでは1536kb/s、6.3Mb/sでは6144kb/s)は速度変換用メモリ3a、3bに入力される。

0020

次に、図3に示されるようにチャネルaの低速入力インタフェース1aに1.5Mb/s信号を収容する場合、バイト単位の多重タイムスロットで24個を占有する。図3に示す仮想コンテナフレームの#1〜#24を用い1.5Mb/s信号を収容する場合、図1に示す仮想コンテナフレームカウンタ9から生成され、仮想コンテナフレーム中のタイムスロット位置を示すアドレス信号8の#1〜#24でメモリ3aから仮想コンテナ多重化バス6へ出力するよう、読み出し制御信号4aを図3の4aに示すごとく出力するよう制御信号読み出し専用メモリ7にデータを蓄積すればよい。このとき、図3の5aに示すように、メモリ3aよりデータが出力される。

0021

さらに、チャネルbの低速入力インタフェース1bに6.3Mb/s信号を収容する場合、バイト単位の多重タイムスロットでスロット#25〜スロット#120の96個を占有する。チャネルbに続き図3に示す仮想コンテナフレームの#25〜#120を用い6.3Mb/s信号を収容する場合、図1に示す仮想コンテナフレームカウンタ9から生成され、仮想コンテナフレーム中のタイムスロット位置を示すアドレス信号8の#25〜#120でメモリ3bから仮想コンテナ多重化バス6に出力するよう、同じように読み出し制御信号4bを図3の4bに示すごとく出力するよう制御信号読み出し専用メモリ7にデータを蓄積すればよい。このとき、図3の5bに示すように、メモリ3bよりデータが出力される。以上により、仮想コンテナ多重化バス6では図3の6に示す合成出力データが生成される。

0022

以上のようにこの実施の形態によれば、制御信号読み出し専用メモリ7のデータを任意に設定することにより、網同期した64kb/sの任意の整数倍の伝送速度を持つ連続入力信号を柔軟に仮想コンテナに多重することができるという効果を奏する。

0023

実施の形態2.図4は、この発明に係るSDH伝送装置の別の実施の形態を示す受信端局装置の構成図である。図4において10a、10bはそれぞれ64kb/sの任意の整数倍の伝送速度を持つ連続出力信号を出力する複数の低速出力インタフェース、11a、11bは多重分離速度変換用メモリ、12a、12bは出力信号終端等を行う出力インタフェース回路、13a、13bはメモリ読み出し制御信号、14は仮想コンテナ多重分離バス、15は制御信号読み出し専用メモリ(ROM)、16は制御信号読み出し専用メモリアドレス信号、17は仮想コンテナフレームカウンタである。

0024

また、図5図4に示すSDH受信端局装置における各部のタイミングチャートである。図中、CHaはチャネルaを、CHbはチャネルbを示す。

0025

次に、図4に示すSDH受信端局装置の動作を図5を用いて説明する。図4において、受信セクション処理部(図示せず)を経由して仮想コンテナ多重分離バス14に図5に示す仮想コンテナ多重分離バス分離信号が供給される。このフレーム位相に同期して仮想コンテナフレームカウンタ17が動作する。バス上の信号として図5に示すようにチャネルaインタフェースに出力する信号として1.5Mb/sが#1〜#24に、チャネルbインタフェースに出力する信号として6.3Mb/sが#25〜#120に多重されているとする。この場合、チャネルaインタフェースの読み出し制御信号を図5の13aのごとく出力するよう制御信号読み出し専用メモリ15にデータを蓄積すればよい。

0026

このとき、仮想コンテナ多重分離バス14より図5のチャネルaメモリ入力としてメモリ11aに1.5Mb/sのデータが選択的に書き込まれる。次に、メモリ内のデータは網同期のとれたクロックにより読み出され出力インタフェース12aで送信終端処理が施され低速出力信号として出力される。必要に応じてクロック信号も出力される。

0027

以上のように、この実施の形態によれば、制御信号読み出し専用メモリ15のデータを任意に設定することにより網同期した64kb/sの任意の整数倍の伝送速度を持つ連続入力信号を柔軟に仮想コンテナから多重分離することができるという効果を奏する。

0028

実施の形態3.図6は、この発明に係るSDH伝送装置の別の実施の形態を示すSDH中間中継装置の構成図である。図6において18は受信セクション処理部、19は仮想コンテナ多重分離バス、20は送信セクション処理部である。

0029

次に、図6に示すSDH中間中継装置の動作を説明する。伝送路から受信されたSDHフレーム信号は受信セクション処理部18によってSDHの終端が施され、仮想コンテナ多重分離バス19へ仮想コンテナフレーム信号が出力される。仮想コンテナ多重分離バス19はこの信号をそのまま送信セクション処理部20へ供給する。送信セクション処理部20は仮想コンテナ多重分離バス19からの信号に対してSDH送信終端処理を施し、再び中継信号として伝送路へ送信する。

0030

この実施の形態によれば、以上の構成により受信端局装置及び送信端局装置の機能を最小限の機能単位流用する中間中継装置が実現されるという効果を奏する。

0031

実施の形態4.図7は、この発明に係るSDH伝送装置の別の実施の形態を示す中間中継装置の構成図である。図7において、21はSDHの終端を行う受信セクション処理部、22は仮想コンテナ多重分離バス、23はバスインターコネクションスイッチ、24は仮想コンテナ多重化バスである。25は送信セクション処理部である。

0032

次に、図7に示す中間中継装置の動作を説明する。伝送路から受信されたSDHフレーム信号は受信セクション処理部21によってSDHの終端が施され、仮想コンテナ多重分離バス22へ仮想コンテナフレーム信号が出力される。次に、この信号はバスインターコネクションスイッチ23によって中継され仮想コンテナ多重化バス24に入力される。

0033

バスインターコネクションスイッチ23は仮想コンテナフレームのバイト単位の多重タイムスロットごとにバス間の接続を制御可能であるが、この場合仮想コンテナフレームの全区間にわたり接続されるよう制御される。また、仮想コンテナ多重化バス24が入力した信号はそのまま送信セクション処理部25へ供給する。送信セクション処理部25は仮想コンテナ多重化バス24からの信号に対してSDH送信終端処理を施し、再び中継信号として送信する。

0034

この実施の形態によれば、以上の構成により将来必要に応じ低速入出力信号の挿入分離の機能拡張が可能となる中間中継装置が実現されるという効果を奏する。

0035

実施の形態5.図8は、この発明に係るSDH伝送装置の別の実施の形態を示すSDH挿入分離型多重変換装置(ADM:Add Drop Multiplexer)の構成図である。図8において、26は分離低速信号出力インタフェース、27は速度変換メモリ、28は出力終端を行う出力インタフェース回路、29はメモリ書き込み制御信号、30はSDH受信セクション処理部である。

0036

また、31は仮想コンテナ多重分離バス、32は制御信号読み出し専用メモリ(ROM)、33は制御信号読み出し専用メモリアドレス信号、34は仮想コンテナフレームカウンタ、35はバスインターコネクションスイッチ、36はバスインターコネクションスイッチ制御信号、37はバスインターコネクションスイッチ出力である。

0037

38はメモリ読み出し制御信号、39はメモリ出力信号、40は仮想コンテナ多重化バス、41は挿入低速信号入力インタフェース、42は入力終端を行う入力インタフェース回路、43は速度変換を行うメモリ、44はSDH送信セクション処理部である。

0038

また、図9図8に示すSDH挿入分離型多重変換装置の各主要機能部の動作信号のタイミングチャートである。図9(a)において、45はSDH挿入分離型多重変換装置である。図中、CHaはチャネルaを、CHbはチャネルbを、CHcはチャネルcを示す。

0039

次に、図8に示すSDH挿入分離型多重変換装置の動作を図9を用いて説明する。図9(a)に示すように3台のSDH挿入分離型多重変換装置45a、45b、45cが接続されており、中間の装置の動作を示す。信号としてはチャネルaの1.5Mb/sの低速信号が分離され、チャネルcの6.3Mb/sの低速信号がパススルーされ、新たにチャネルbの1.5Mb/sの低速信号が挿入される場合を示している。

0040

図8において、受信されたSDHフレーム信号は受信セクション処理部30によってSDHの終端が施され、仮想コンテナ多重分離バス31へ仮想コンテナフレーム信号が出力される。出力信号は図9に示されるようにチャネルaの1.5Mb/sの信号が#1〜#24のタイムスロットに、チャネルcの6.3Mb/sの信号が#25〜#120のタイムスロットに多重されている。出力される仮想コンテナフレームの位相に同期して仮想コンテナフレームカウンタ34が動作し、図9(b)に示されるようにフレームカウンタアドレス信号33が出力される。

0041

チャネルaインタフェースのメモリ読み出し制御信号29を図9(b)の29に示すごとく制御信号読み出し専用メモリ32から出力するよう制御信号読み出し専用メモリ32にデータを蓄積すればよい。この制御信号29により、仮想コンテナ多重分離バス31より速度変換メモリ27に図9に示すようにチャネルaメモリ入力信号として1.5Mb/sのデータが選択的に書き込まれる。次に、メモリ27内のデータは網同期のとれたクロックにより読み出され、出力インタフェース28によって送信終端処理が施され低速出力信号として出力される。必要に応じてクロック信号も出力される。

0042

チャネルcの多重データを多重分離せず仮想コンテナ多重化バスにパススルーして中継するためには、バスインターコネクションスイッチ35にちょうど仮想コンテナフレーム内のチャネルcの多重データのタイムスロット#25〜#120の位置に図9(b)に示す接続命令の制御信号36を供給するよう制御信号読み出し専用メモリ(ROM)32にデータを蓄積すればよい。

0043

バスインターコネクションスイッチ35はトライステートバッファゲート等で構成され、バイト単位の多重タイムスロット単位で任意に両方のバス間の接続を制御できる。制御信号36に従い、バスインターコネクションスイッチ出力37にはチャネルcの多重データの部分のみが出力され、仮想コンテナフレーム中の他のデータ部分についてはアイソレートされる。

0044

これにより、受信セクション処理回路30、仮想コンテナ多重分離バス31を介して入力されたSDHフレーム信号の内、チャネルcの多重データの部分のみがバスインターコネクションスイッチ35、仮想コンテナ多重化バス40、SDH送信セクション処理回路44を介して伝送路へ出力される。

0045

次に、新たにチャネルbの1.5Mb/sの信号が#1〜#24のタイムスロットに挿入多重される。このとき低速入力インタフェース41に網同期した1.5Mb/sの連続入力信号が入力され、入力インタフェース回路42で終端される。

0046

入力信号中、正味のデータは速度変換用メモリ43に入力される。図9(b)の仮想コンテナフレームの#1〜#24を用い収容する場合、仮想コンテナフレームカウンタ34から生成される仮想コンテナフレーム中のタイムスロット位置を示すアドレス信号33の#1〜#24でメモリ43から仮想コンテナ多重化バス40に出力するよう、読み出し制御信号を図9(b)の38に示すごとく出力するよう制御信号読み出し専用メモリ32にデータを蓄積すればよい。

0047

このとき、図9(b)の39に示されるように、メモリ43よりチャネルbのデータが出力される。このようにして、仮想コンテナ多重化バス40は図9の40に示すようにチヤネルcとチャネルbの合成信号を生成する。この合成信号は送信セクション処理部44によって送信終端処理され次段のSDH挿入分離型多重変換装置45cへ送出される。

0048

この実施の形態によれば、以上の構成により、仮想コンテナフレーム中の各バイト単位の多重タイムスロットごとに、データの分離、パススルー、挿入の制御を制御信号読み出し専用メモリ32のデータの内容により自由に設定できるSDH挿入分離型多重変換装置が簡易な構成で実現できるという効果を奏する。

0049

実施の形態6.図10はこの発明に係るSDH伝送装置における非同期低速入力信号の仮想コンテナフレーム内での多重データフレームの構成を示すフレーム構成図である。また、図11はこの発明に係るSDH伝送装置の別の実施の形態を示すSDH送信端局装置及び挿入分離型多重変換装置の構成図である。図11において、46は入力信号を終端する低速信号インタフエース回路、47は網同期がとれていない非同期低速信号入力インタフェース、48は速度変換用メモリ、49は網同期がとれた伝送フレーム周期を計数基本周期とし入力非同期信号の発生クロック数カウントするクロック計数器である。

0050

また、50は計数値をもとに入力パルスクロック周波数との同期化を図るために情報を伴わない余分のパルスであるスタッフ情報を収容多重化するスタッフ処理を行い受信側に処理内容通報するためのスタッフ情報符号化回路、51はスタッフ制御情報に応じメモリの読み出し制御信号を供給する読み出し制御回路、52は仮想コンテナフレーム周期ごとにスタッフ符号化情報をフレーム中の予め決められたスタッフ制御バイトに多重するバス出力バッフア回路、53は仮想コンテナ多重化バス、54は制御信号読み出し専用メモリ、55は仮想コンテナフレームカウンタである。

0051

次に、図11に示すSDH送信端局装置及び挿入分離型多重変換装置の動作について図10を用いて説明する。網同期がとれていない伝送信号と非同期関係にある低速データが入力インタフェース47に入り受信終端される。制御データを除く正味のデータはメモリ48に入力される。この時網同期がとれた伝送路側のクロックをもとに生成されている仮想コンテナフレーム周期にメモリに入力されるデータ数は入力される低速データ信号速度が非同期関係にあるため一定値にならず、平均値もバイト単位で64kb/sの整数にならない。

0052

このため、あるフレームでは図10のフレーム構成で示されている多重データ#1〜#nが収容され、不足分を補うために次からの或るフレームではスタッフバイトを収容多重しなければならない場合が生じる。この場合、網同期がとれている伝送路側のクロック安定度と入力非同期データクロック安定度の兼合いにより図10に示すスタッフバイトの必要個数(m)が決定される。この場合、クロック計数回路49は仮想コンテナフレーム周期ごとに非同期入力データのクロック数(フレーム周期にメモリに入力されるデータ数と同じ)をカウントする。

0053

非同期のため2個以上の個数の組合わせが発生する。両方のクロックの安定度を考慮して個数の組合わせが決定されると最少の個数の必要タイムスロットを多重データ#nとしてそれ以外の必要スタッフバイト数mを決定する。この計数値の組合わせはスタッフ情報符号化回路50によって符号化されバス出力バッファ52に一旦蓄積された後、フレーム中の予め決められたスタッフ制御バイトに多重するよう読みだし制御専用メモリ54からの読み出し制御信号により仮想コンテナ多重化バス53に出力される。

0054

次に、クロック計数器49の個数値に対応しメモリよりデータを読み出させる制御信号の組み合わせを発生できるよう制御信号読み出し専用メモリ(ROM)54の複数出力の内容を設定しておき、計数器49のクロック計数値に対応しメモリからの異なる読み出し制御信号を読み出し制御回路51が選択しメモリ51の読み出し制御信号として供給する。

0055

この実施の形態によれば、以上の構成により非同期低速データ信号はスタッフバイトの使用を調整しながら円滑に仮想コンテナフレームに多重されるとともにスタッフバイトの使用状況の情報もスタッフ制御バイトの中に挿入され受信側へ転送されるという効果を奏する。このような構成により、仮想コンテナフレームで網同期がとれていない任意の伝送容量の低速データ信号を収容して伝送する送信装置が構成される。

0056

この実施の形態によれば、SDH伝送装置は収容する低速インタフェース信号として網同期がとれていない任意の伝送速度の信号を多重収容するため、データの多重タイムスロット、非同期周波数差吸収用スタッフ多重タイムスロット、スタッフ制御バイトを備えることにより、バーチャルコンテナ容量いっぱいまでの任意の低速信号を収容多重化することが可能になるという効果を奏する。

0057

実施の形態7.図12はこの発明に係るSDH伝送装置の別の実施の形態を示すSDH受信端局装置及び挿入分離型多重変換装置の構成図である。図12において、56は非同期低速信号出力インタフェース、57は多重分離速度変換用メモリ、58は出力信号終端等を行う出力インタフェース回路、59はメモリ書き込み制御信号、60は制御信号読み出し専用メモリからの複数の読み出し制御信号によって復号されたスタッフ情報に対応した制御信号を選択してメモリに供給する書き込み制御回路である。

0058

また、61は伝送されてくる仮想コンテナフレーム中のスタッフ制御バイト中のスタッフ情報を読み出し制御信号によって復号するスタッフ情報復号回路、62は仮想コンテ多重分離バス、63はスタッフ制御のモードにそれぞれ対応した複数のメモリ書き込み制御信号、64はスタッフ情報読み込み制御信号、65はデスタッフクロック再生回路、66は連続クロックを再生する位相同期発振器、67は仮想コンテナフレームカウンタ、68は制御信号読み出し専用メモリ(ROM)である。また、図10はこの実施の形態でも用いられる。

0059

次に、図12に示すSDH受信端局装置及び挿入分離型多重変換装置の動作について図10を用いて説明する。図10に示す仮想コンテナフレームに多重化された非同期低速データは仮想コンテナ多重分離バス62に出力される。このフレーム位相に同期して仮想コンテナフレームカウンタ67が動作する。非同期低速データの先頭のスタッフ制御バイトを書き込み制御信号64によりスタッフ情報復号回路61に書き込みコード化情報を復号する。

0060

この情報をもとにスタッフ制御の各モードにそれぞれ対応した複数のメモリ書き込み制御信号63の中からいずれか1つを書き込み制御回路60が選択してメモリ書き込み制御信号59として供給し、仮想コンテナフレーム中の非同期低速データを制御しながら脱落なくメモリ57に書き込む。次に、デスタッフクロック再生回路65はメモリ書き込み制御信号をもとに伝送クロックからマスク処理によりバースト状のデスタッフクロックを再生する。

0061

次に、次段の位相同期発振器66はこのデスタッフクロックを入力し元の非同期低速データのクロック信号を再生する。このクロック信号をもとに多重分離速度変換用メモリ57より低速データ信号を連続データとして取り出し、次段の出力インタフェース回路58に供給する。この出力インタフェース回路58は出力終端処理を施し非同期低速信号データとして取り出す。必要に応じてクロック信号も出力する。以上の構成により、仮想コンテナフレームで網同期がとれていない任意の伝送容量の低速データ信号を収容して伝送する受信装置を構成することができる。

0062

この実施の形態によれば、SDH伝送装置はデータの多重タイムスロット、非同期周波数差吸収用スタッフ多重タイムスロット、スタッフ制御バイトからなるバーチャルコンテナー内に多重されたデータから、スタッフ制御バイト信号の情報をもとに、多重分離バスよりもとの非同期低速信号を多重分離することが可能となるという効果を奏する。

0063

実施の形態8.図13はこの発明に係るSDH伝送装置の別の実施の形態を示すSDH受信端局装置及び挿入分離型多重変換装置の構成図である。図13において、69は非同期低速信号出力インタフェース、70は多重分離速度変換用メモリ、71は出力信号終端等を行う出力インタフェース回路、72はメモリ書き込み制御信号、73は制御信号読み出し専用メモリからの複数の読み出し制御信号から復号されたスタッフ情報に対応した制御信号を選択しメモリに供給する書き込み制御回路である。

0064

また、74は伝送されてくる仮想コンテナフレーム中のスタッフ制御バイト中のスタッフ情報を復号するスタッフ情報復号回路、75は仮想コンテナ多重分離バス、76はスタッフ制御のモードにそれぞれ対応した複数のメモリ書き込み制御信号、77はスタッフ情報書き込み制御信号、78は平滑化クロック生成回路、79は連続クロックを再生する位相同期発振器、80は仮想コンテナフレームカウンタ、81は制御信号読み出し専用メモリ(ROM)、82は制御信号読み出し専用メモリ8からの平均化クロック生成マスク処理制御信号である。また、図10もこの実施の形態で用いられる。

0065

次に、図13に示すSDH伝送装置の動作について図10を用いて説明する。図10に示す仮想コンテナフレームに多重化された非同期低速データは仮想コンテナ多重分離バス75に出力される。このフレーム位相に同期して仮想コンテナフレームカウンタ80が動作する。非同期低速データの先頭のスタッフ制御バイトを書き込み制御信号77によりスタッフ情報復号回路74に書き込み、コード化情報を復号する。

0066

この復号されたコード化情報をもとにスタッフ制御のモードにそれぞれ対応した複数のメモリ書き込み制御信号76の中からいずれか1つを書き込み制御回路73が選択してメモリ書き込み制御信号72として供給し、仮想コンテナフレーム中の非同期低速データを制御しながら脱落なく多重分離速度変換用メモリ70に書き込む。

0067

次に、スタッフ情報復号回路74からの復号スタッフ情報を平滑化クロック生成回路78に供給する。この平滑化クロック生成回路78は、スタッフ情報に対応して仮想コンテナフレーム中に発生するクロック数が同じになりクロックの発生状況がフレーム内で平均化するようなマスク処理制御信号82を予め制御信号読み出し専用メモリ(ROM)81に格納しておき、このマスク処理制御信号82を選択してクロックの発生マスク信号として用い平滑化クロックを生成させる。

0068

次に、次段の位相同期発振器79はこの再生信号を入力し元の非同期低速データのクロック信号を再生する。この場合、基準入力が平均化されたクロックが位相同期発振器79に入るため、出力クロックジッタの少ない安定なクロックが得られる。このクロック信号をもとに多重分離速度変換用メモリ70より低速データ信号を連続データとして取り出し、次段の出力インタフェース回路71が出力終端処理を施し非同期低速信号データとして取り出す。必要に応じてクロック信号も出力する。以上の構成により、仮想コンテナフレームで網同期がとれていない任意の伝送容量の低速データ信号を収容して伝送する受信装置が構成されるとともに再生クロックジッターが少なく安定な信号が得られる。

0069

この実施の形態によれば、スタッフ情報復号回路が生成したスタッフ制御バイト信号の情報をもとに、多重分離バスよりもとの非同期低速信号を多重分離するにあたって、各SDHフレームに対応して挿入されているスタッフ多重制御信号をもとに多重化側の低速信号の発生クロック数と同じクロック数を平滑化クロック生成回路によってできるだけ均等に変換発生させるので、そのクロックを位相同期発振器の入力とし、ジッターの少ない出力低速信号再生用クロックを作成することが可能になるという効果を奏する。

0070

実施の形態9.図14はこの発明に係るSDH伝送装置の別の実施の形態を示すSDH受信端局装置及び挿入分離型多重変換装置の構成図である。図14において、83は非同期低速信号出力インタフェース、84は多重分離速度変換用メモリ、85は出力信号終端等を行う出力インタフェース回路、86はメモリ書き込み制御信号、87は制御信号読み出し専用メモリからの複数の読み出し制御信号から復号され、スタッフ情報に対応した制御信号を選択し多重分離速度変換用メモリ84に供給する書き込み制御回路である。

0071

また、88は伝送されてくる仮想コンテナフレーム中のスタッフ制御バイト中のスタッフ情報を復号するスタッフ情報復号回路、89は仮想コンテナ多重分離バス、90はスタッフ制御の各モードにそれぞれ対応した複数のメモリ書き込み制御信号、91はスタッフ情報書き込み制御信号、92伝送クロックをもとに仮想コンテナフレーム周期を作成する計数周期再生回路、93は非同期低速クロック信号を再生するディジタル制御式位相同期発振器の位相比較周期を生成する位相比較周期生成回路である。

0072

また、94は復号スタッフ情報より送信側の各仮想コンテナフレーム周期ごとに発生する低速非同期信号のクロック計数値を再生するクロック数再生回路である。95は再生クロック数を位相比較周期期間加算しながら積算していく加算回路、96は減算回路、97は加算回路、98は制御レジスタ、99はD/A変換器、100はローパスフィルタLPF)、101は電圧制御発振器(VCO)、102はクロック計数回路、103は仮想コンテナフレームカウンタ、104は制御信号読み出し専用メモリ(ROM)である。

0073

次に、図14に示すSDH伝送装置の動作について図10を用いて説明する。図10に示す仮想コンテナフレームに多重化された非同期低速データは仮想コンテナ多重分離バス89に出力される。このフレーム位相に同期して仮想コンテナフレームカウンタ103が動作する。非同期低速データの先頭のスタッフ制御バイトを制御信号読み出し専用メモリ(ROM)104からの書き込み制御信号91によりスタッフ情報復号回路88に書き込み、コード化情報を復号する。

0074

この復号された情報をもとに書き込み制御回路87はスタッフ制御の各モードにそれぞれ対応した制御信号読み出し専用メモリ(ROM)104からの複数のメモリ書き込み制御信号90の中からいずれか1つを選択してメモリ書き込み制御信号86として供給し、仮想コンテナフレーム中の非同期低速データを制御しながら脱落なく多重分離速度変換用メモリ84に書き込む。次に、スタッフ情報復号回路88からの復号スタッフ情報をクロック数再生回路94に供給し、スタッフ情報に対応して仮想コンテナフレーム中に発生するクロック数を再生する。

0075

次に、計数周期再生回路92によって仮想コンテナフレーム周期が再生され、次段の位相比較周期生成回路93に供給される。位相比較周期生成回路93はフレーム周期の任意の整数倍の長い周期の位相比較周期を生成する。加算回路95はフレーム周期ごとに再生されるクロック数を位相比較周期間に積算(この期間中に送信側で発生した非同期低速信号のクロック数)し、その積算値を次段の減算器96に供給する。クロック計数回路102はディジタル形式位相同期発振回路の電圧制御発振器101から発生するクロック数を位相比較周期間計数しその結果を減算器96に供給する。

0076

減算結果は次段の逐次帰還制御レジスタ98の補正値として供給されD/A変換器99によってアナログ制御値に変換されローパスフィルタ100を経由し電圧制御発振器101を制御する。以上の構成により、この位相同期発振回路は、位相比較周期ごとに送られてくる送信側のクロック情報に同期して送信側クロック周波数を再生する。このクロック信号をもとにメモリ84より低速データ信号を連続データとして取り出し、次段の出力インタフェース回路85は出力終端処理を施し非同期低速信号データとして取り出す。必要に応じてクロック信号も出力する。

0077

以上の構成により、仮想コンテナフレームで網同期がとれていない任意の伝送容量の低速データ信号を収容して伝送する受信装置が構成されるとともに送信側からのスタッフ情報をもとにディジタル形式の位相同期発振回路により送信側非同期クロックを安定に再生することが可能になる。

0078

この実施の形態によれば、SDH伝送装置はスタッフ制御バイト信号の情報をもとに、多重分離バスよりもとの非同期低速信号を多重分離するにあたって、各SDHフレームに対応して挿入されているスタッフ多重制御信号をもとに多重化側の低速信号の発生クロック数を再生し、その個数をSDH伝送フレームの任意の個数の期間中加算した個数をディジタル入力値とするディジタル制御方式の位相同期発振器により多重化側と同じ非同期低速信号の正確なクロック信号を再生させるので、クロック信号の極めて安定な非同期低速信号を出力することが可能になるという効果を奏する。

発明の効果

0079

以上のように、第1の発明によれば、送信端局装置は汎用の高次バーチャルコンテナ多重バスを設け、各種既存の低速インタフェースが接続され、上記高次バーチャルコンテナフレーム中の64kb/s単位の任意の多重タイムスロットをアドレスとし、制御信号読み出し専用メモリ(ROM)とシーケンサーから構成される制御回路からの制御信号により、低速インタフェースの入力データを予めきめられたアドレスのタイムスロットへ多重する回路を設けたので、制御信号読み出し専用メモリのデータを任意に設定することにより、網同期した64kb/sの任意の整数倍の伝送速度を持つ連続入力信号を柔軟に仮想コンテナに多重することができるという効果を奏する。

0080

また、第2の発明によれば、受信端局装置は汎用の高次バーチャルコンテナ多重分離バスを設け、各種既存の低速インタフェースが接続され、上記高次バーチャルコンテナフレーム中の64kb/s単位の任意の多重タイムスロットをアドレスとし、制御信号読み出し専用メモリ(ROM)とシーケンサーから構成される制御回路からの制御信号により、予めきめられたアドレスのタイムスロットに多重されたデータを選択的に上記分離バスから読み出し多重分離する回路を設けたので、制御信号読み出し専用メモリのデータを任意に設定することにより網同期した64kb/sの任意の整数倍の伝送速度を持つ連続入力信号を柔軟に仮想コンテナから多重分離することができるという効果を奏する。

0081

また、第3の発明によれば、中間中継装置は受信セクション処理部及び送信セクション処理部間に汎用の高次バーチャルコンテナ多重分離バスを設けたので、受信端局装置及び送信端局装置の機能を最小限の機能単位で流用する中間中継装置が実現されるという効果を奏する。

0082

また、第4の発明によれば、中間中継装置は汎用の高次バーチャルコンテナ多重分離バスと汎用の高次バーチャルコンテナ多重バスと両バスを接続するバスインターコネクションスイッチを備え高次バーチャルコンテナ信号を受信部から送信部へ中継する回路を設けたので、将来必要に応じ低速入出力信号の挿入分離の機能拡張が可能となる中間中継装置が実現されるという効果を奏する。

0083

また、第5の発明によれば、挿入分離型多重変換装置は、SDH挿入分離型多重変換装置は、汎用バーチャルコンテナ多重分離バスとSDH送信端局装置に用いる汎用バーチャルコンテナ多重バスを流用し、追加のバスインターコネクションスイッチを設けたので、仮想コンテナフレーム中の各バイト単位の多重タイムスロットごとに、データの分離、パススルー、挿入の制御を制御信号読み出し専用メモリのデータの内容により自由に設定できるSDH挿入分離型多重変換装置が簡易な構成で実現できるという効果を奏する。

0084

また、第6の発明によれば、SDH伝送装置は収容する低速インタフェース信号として網同期がとれていない任意の伝送速度の信号を多重収容するため、データの多重タイムスロット、非同期周波数差吸収用スタッフ多重タイムスロット、スタッフ制御バイトを備えることにより、バーチャルコンテナ容量いっぱいまでの任意の低速信号を収容多重化することが可能になるという効果を奏する。

0085

また、第7の発明によれば、SDH伝送装置はデータの多重タイムスロット、非同期周波数差吸収用スタッフ多重タイムスロット、スタッフ制御バイトからなるバーチャルコンテナー内に多重されたデータから、スタッフ制御バイト信号の情報をもとに、多重分離バスよりもとの非同期低速信号を多重分離することが可能となるという効果を奏する。

0086

また、第8の発明によれば、スタッフ情報復号回路が生成したスタッフ制御バイト信号の情報をもとに、多重分離バスよりもとの非同期低速信号を多重分離するにあたって、各SDHフレームに対応して挿入されているスタッフ多重制御信号をもとに多重化側の低速信号の発生クロック数と同じクロック数を平滑化クロック生成回路によってできるだけ均等に変換発生させるので、そのクロックを位相同期発振器の入力とし、ジッターの少ない出力低速信号再生用クロックを作成することが可能になるという効果を奏する。

0087

また、第9の発明によれば、SDH伝送装置はスタッフ制御バイト信号の情報をもとに、多重分離バスよりもとの非同期低速信号を多重分離するにあたって、各SDHフレームに対応して挿入されているスタッフ多重制御信号をもとに多重化側の低速信号の発生クロック数を再生し、その個数をSDH伝送フレームの任意の個数の期間中加算した個数をディジタル入力値とするディジタル制御方式の位相同期発振器により多重化側と同じ非同期低速信号の正確なクロック信号を再生させるので、クロック信号の極めて安定な非同期低速信号を出力することが可能になるという効果を奏する。

図面の簡単な説明

0088

図1この発明に係るSDH伝送装置の一実施の形態を示すSDH送信端局装置の構成図である。
図2基本SDH伝送フレームであるSTMー1(Synchronous Transport Module Level 1)のフレーム構成(9行×270列)と実際の正味の伝送データであるペイロード部を構成する本発明の対象となる仮想コンテナフレームを示す図である。
図3仮想コンテナフレームとフレーム内のバイト単位(64kb/s容量)の多重タイムスロット位置を示すアドレス関係と各部の主要動作波形を示す説明図である。
図4この発明に係るSDH伝送装置の別の実施の形態を示す受信端局装置の構成図である。
図5図4に示すSDH受信端局装置における各部のタイミングチャートである。
図6この発明に係るSDH伝送装置の別の実施の形態を示すSDH中間中継装置の構成図である。
図7この発明に係るSDH伝送装置の別の実施の形態を示す中間中継装置の構成図である。
図8この発明に係るSDH伝送装置の別の実施の形態を示すSDH挿入分離型多重変換装置(ADM:Add Drop Multiplexer)の構成図である。
図9図8に示すSDH挿入分離型多重変換装置の各主要機能部の動作信号のタイミングチャートである。図9(a)において、45はSDH挿入分離型多重変換装置である。
図10この発明に係るSDH伝送装置における非同期低速入力信号の仮想コンテナフレーム内での多重データフレームの構成を示すフレーム構成図である。
図11この発明に係るSDH伝送装置の別の実施の形態を示すSDH送信端局装置及び挿入分離型多重変換装置の構成図である。
図12この発明に係るSDH伝送装置の別の実施の形態を示すSDH受信端局装置及び挿入分離型多重変換装置の構成図である。
図13この発明に係るSDH伝送装置の別の実施の形態を示すSDH受信端局装置及び挿入分離型多重変換装置の構成図である。
図14この発明に係るSDH伝送装置の別の実施の形態を示すSDH受信端局装置及び挿入分離型多重変換装置の構成図である。
図15従来のSDH多重化の構造を示すSDH多重化構造図である。

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0089

1 低速入力インタフェース、2入力インタフェース回路、 3速度変換用メモリ、 4メモリ読み出し制御信号、5メモリ出力信号、 6仮想コンテナ(VC:Virtual Container)多重バス化バス、7制御信号読み出し専用メモリ、 8 制御信号読み出し専用メモリアドレス信号、9 仮想コンテナフレームカウンタ、10 低速出力インタフェース、 11多重分離速度変換用メモリ、12出力インタフェース回路、 13 メモリ読み出し制御信号、14は仮想コンテナ多重分離バス、 15 制御信号読み出し専用メモリ、 16 制御信号読み出し専用メモリアドレス信号、 17 仮想コンテナフレームカウンタ、18 受信セクション処理部、 19 仮想コンテナ多重分離バス、 20送信セクション処理部、 21 受信セクション処理部、 22 仮想コンテナ多重分離バス、 23 バスインターコネクションスイッチ(BISW:Bss Interconnection Switch)、24 仮想コンテナ多重化バス、 25 送信セクション処理部、 26 分離低速信号出力インタフェース、 27速度変換メモリ、 28 出力インタフェース回路、 29メモリ書き込み制御信号、 30SDH受信セクション処理部、 31 仮想コンテナ多重分離バス、 32 制御信号読みだし専用メモリ、 33 制御信号読み出し専用メモリアドレス信号、 34 仮想コンテナフレームカウンタ、 35 バスインターコネクションスイッチ、 36バスインターコネクションスイッチ制御信号、 37 バスインターコネクションスイッチ、 38 メモリ読み出し制御信号、 39 メモリ出力信号、 40 仮想コンテナ多重化バス、 41 挿入低速信号入力インタフェース、 42 入力終端を行う入力インタフェース回路、 43 速度変換用メモリ、 44 SDH送信セクション処理部、 45 SDH挿入分離型多重変換装置、46非同期低速信号入力インタフェース、 47 低速信号インタフエース回路、 48 速度変換用メモリ、 49クロック計数器、 50スタッフ情報符号化回路、 51読み出し制御回路、 52バス出力バッフア回路、53 仮想コンテナ多重化バス、 54 制御信号読みだし専用メモリ、 55仮想コンテナフレームカウンタ、 56 非同期低速信号出力インタフェース、 57 速度変換用メモリ、58 出力インタフェース回路、 59 メモリ書き込み制御信号、60書き込み制御回路、 61 スタッフ情報復号回路、62 仮想コンテナ多重分離、 63 メモリ書き込み制御信号、 64 スタッフ情報読み込み制御信号、 65 デスタッフクロック再生回路、 66位相同期発振器、 67 仮想コンテナフレームカウンタ、 68 は制御信号読みだし専用メモリ、 69 非同期低速信号出力インタフェース、 70 速度変換用メモリ、71 出力インタフェース回路、 72 メモリ書き込み制御信号、 73 書き込み制御回路、 74 スタッフ情報復号回路、 75 仮想コンテナ多重分離バス、 76 メモリ書き込み制御信号、 77 スタッフ情報読み込み制御信号、 78平滑化クロック生成回路、 79 位相同期発振器、 80 仮想コンテナフレームカウンタ、 81 制御信号読みだし専用メモリ、 82 平均化クロック生成マスク処理制御信号、83 非同期低速信号出力インタフェース、 84 多重分離速度変換用メモリ、 85 出力インタフェース回路、 86 メモリ書き込み制御信号、87 書き込み制御回路、88 スタッフ情報復号回路、 89 仮想コンテナ多重分離、 90 メモリ書き込み制御信号、 91 スタッフ情報読み込み制御信号、 92計数周期再生回路93位相比較周期生成回路94クロック数再生回路、 95加算回路、 96減算回路、97 加算回路、98制御レジスタ、99 D/A変換器、100ローパスフィルタ、101電圧制御発振器、102 クロック計数回路、 103 仮想コンテナフレームカウンタ、104 制御信号読みだし専用メモリ、105コンテナ11(VCー11)、 106 仮想コンテナ11(VCー11)、 107トリビュタリユニット11(TUー11)、 108 トリビュタリユニットグループ2(TUGー2)、 109 仮想コンテナ3(VC−3)、 110 111管理ユニットグループ(AUG)、 112同期転送モジュールN(STMーN)
なお、図中、同一符号は同一または相当部分を示す。

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