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技術 集積回路の試験方法および試験装置

出願人 シャープ株式会社
発明者 神鳥浩一高岡弘和西川茂樹
出願日 1997年3月5日 (23年9ヶ月経過) 出願番号 1997-050790
公開日 1998年9月14日 (22年3ヶ月経過) 公開番号 1998-247208
状態 拒絶査定
技術分野 電子回路の試験 電子回路の試験 CAD 個々の半導体装置の試験
主要キーワード 故障タイプ 最大ポイント 検出可否 検出リスト テスト品 テスト速度 マスクフラグ テストパターン選択
関連する未来課題
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図面 (11)

課題

ファンクションテスト用の機能テストパターンIDDQテスト流用する場合に、トータル試験時間の短縮と故障検出率の向上とを実現する。

解決手段

故障シミュレータ3は、上記機能テストパターンを用いたシミュレーションにより、ファンクションテストでは検出できない未検出故障ポイントを抽出する。IDD故障検出条件設定部5は、該未検出故障ポイントをIDDQテストによれば検出可能とする論理値の組み合わせを求める。IDDQテストパターン選択部10は、論理シミュレーションの結果と、上記論理値の組み合わせとに基づいて、機能テストパターンの中から、条件を満たす必要最小限のテストステップを選択する。LSIテスタ13は、選択したテストステップではIDDQテストを行い、選択したテストステップ以外では論理機能テストを行う。

概要

背景

従来、CMOS(Complementary Metal Oxide Semiconductor)集積回路等の大規模集積回路(以下、LSIと略称する)の不良を検出するために、2種類のテスト形式が知られている。1つのテスト形式は、ファンクションテストと呼ばれており、例えばCMOS集積回路入力側端子に、論理値“0”および“1”の組み合わせで構成されたあるテストパターン印加して、正常な場合に出力側端子から出力されるべき値(期待値)と、実際に出力側端子から出力される値とが一致しているかどうかをチェックするようになっている。

このファンクションテストによって、CMOS集積回路の入力側端子や、内部回路同士の相互接続点を意味するノードや、出力側端子が、論理値“0”または“1”に固定されてしまうスタックアット故障縮退故障)を検出することができる。なお、上記入側端子、ノードおよび出力側端子のそれぞれが、故障を検出すべきテストポイントとなるので、各テストポイントのスタックアット故障の有無を検出するには、ファンクションテスト用のテストパターン(以下、機能テストパターンと呼ぶ)における論理値“0”および“1”の組み合わせを様々に変え、特定のテストポイントのスタックアット故障が出力側端子に伝播する機能テストパターンを作成する必要が有る。したがって、論理値“0”および“1”の1つの組み合わせをテストステップと呼ぶとすれば、機能テストパターンは、論理値の組み合わせが互いに異なる多数のテストステップで構成されている。

近年、CMOS集積回路として設計される回路は、大規模かつ複雑な回路構成になっているため、機能テストパターンは非常に多数のテストステップで構成され、その作成も非常に大がかりになっている。機能テストパターンの作成時には、スタックアット故障モデルを用いた故障シミュレーションによって、スタックアット故障の何%を検出できるかを示す故障検出率を求めている。この故障検出率は、作成した機能テストパターンのテスト品尺度となる。もちろん、故障検出率は100%が望ましいが、近年の回路規模の増大は、故障検出率100%の達成を困難にしており、現実的には故障検出率95%以上等を基準とした開発が行われている。

また、上記した他のテスト形式は、IDDQテストと呼ばれている。IDDQという呼称は、LSIがスイッチング動作をしていない静止時に、LSIの電源端子に流れる電源電流を、一般的にIDDQ と呼んでいることに基づいている。IDDは、電源電圧に対して通常使われている略号VDDに対応している。また、Qは、quiescent (静止した)の頭文字を取ったものである。

このIDDQテストでは、ファンクションテストと同様に、検査対象のCMOS集積回路の入力側端子にテストパターンを印加し、CMOS集積回路の電源端子に流れる電源電流をモニタして、規定値を越えるような異常電流が流れていないかどうかをチェックするようになっている。

一般に、CMOS集積回路は、論理回路等の内部回路の状態遷移時や、上述のノードの状態遷移時にのみ大きな電流が流れ、静止時にはほとんど電流が流れないという性質を有している。上記IDDQテストは、CMOS集積回路のこのような性質を利用して不良を検出するものである。

例えば、CMOS集積回路において、内部回路あるいはノードのある部分と電源あるいはグランドとの間が、ある程度の抵抗値を有する状態で導通する抵抗性ショートが発生している場合、抵抗値が非常に大きければ、論理的には“0”あるいは“1”と判断される電圧レベルに若干の変動をもたらすようなリーク電流が、電源端子に流れてしまう。IDDQテストでは、このリーク電流を検出することにより、CMOS集積回路内部の不良の存在と不良が発生している箇所とを検出することができる。

このIDDQテストでは、各ノード等のテストポイントの状態が論理値“0”の時と“1”の時とについてリーク電流を測定する必要があるため、CMOS集積回路の内部状態を随時変化させながら測定する。したがって、上記IDDQテストにおいても、論理値“0”および“1”の組み合わせを様々に変えたテストパターンを用意しなければならない。

このIDDQテスト用のテストパターンを用意するのに、IDDQテスト専用のテストパターンを作成する方法と、上記機能テストパターンを流用する方法とが有る。一般的に、IDDQ専用のテストパターンは、テストステップの数が、機能テストパターンの場合より小さくなるが、機能テストパターンとは別に改めて作成する必要が有る。これに対し、IDDQテスト用に機能テストパターンを流用すれば、テストステップの数が増大するというデメリットはあるが、IDDQテスト専用のテストパターンをわざわざ作成する手間が省ける。このことから、IDDQテスト用に機能テストパターンを流用する方法がよく採られている。

例えば、IDDQテストに関する先行技術として、特開平6−118131号公報が知られている。上記公報では、図10に示すように、まず、検査対象とする集積回路の構成に基づいたある機能テストパターンを作成する。次に、作成した機能テストパターンを該集積回路に入力したとき、集積回路内部のノードがどの程度論理値“0”と“1”との2つの状態を示すかの割合である状態変化率Tを求める。

これと並行して、作成した機能テストパターンを用いて、スタックアット故障の故障検出率Kを求める故障シミュレーションを行う。そして、上記状態変化率Tと故障検出率Kとのそれぞれが、設定基準を満たすまで、機能テストパターンの追加、修正を繰り返す。

次に、上記状態変化率Tと故障検出率Kとから導かれる新たな故障検出尺度F(K,T)を求め、この故障検出尺度F(K,T)が設定基準を満たすまで、上記一連の処理を繰り返す。こうして、追加、修正された機能テストパターンを用いてIDDQテスト(静止電源電流測定)を行うことにより、CMOS集積回路に対して充分高品質試験を行うことが可能であるとされている。

しかしながら、CMOS集積回路の試験装置におけるテスト速度は、ファンクションテストの場合、数十MHzであるのに対し、IDDQテストの場合、各テストステップ毎に電源電流が安定するまでの待ち時間を必要とするため、数十KHzと遅くなる。その結果、IDDQテストにおいてテストステップ毎に必要な時間が高々数μ秒〜数百μ秒に過ぎないとしても、回路規模の増大とともにテストステップ数も非常に大きくなるので、それに応じて待ち時間の合計も飛躍的に増大することになる。

前記特開平6−118131号公報では、機能テストパターンを用いて、全てのテストステップでIDDQテストを行っているため、上記した理由から、品質検査に非常に長い時間が必要となってしまう。

そこで、できるだけ少ない時間でIDDQテストを行えるようにするために、、全てのノードが論理値“0”の時と“1”の時との2つの状態について測定すればよいという点に着目して、IDDQテストを行うテストポイントが重複しないような機能テストパターンを作成することにより、IDDQテストの所要時間を短縮する方法が知られている。

例えば、再公表公報WO92/01943号では、まず、検査対象とする集積回路の構成に基づいた機能テストパターンを作成する。次に、作成した機能テストパターンを用いた論理シミュレーションによって、機能テストパターンを構成する各テストステップでの全てのノードの状態をノード状態記憶ファイルに記憶する。続いて、ノード状態記憶ファイルを参照し、各テストステップ毎に、論理値“0”に固定されるスタックアット故障をIDDQテストによって検出可能となるノードの数と、論理値“1”に固定されるスタックアット故障をIDDQテストによって検出可能となるノードの数とを頻度ファイルに記憶する。

さらに、ノード状態記憶ファイルを参照し、各ノード毎に、論理値“0”に固定されるスタックアット故障をIDDQテストによって検出可能とするテストステップをピックアップし、“0”状態ファイルを作成する。同様に、各ノード毎に、論理値“1”に固定されるスタックアット故障をIDDQテストによって検出可能とするテストステップをピックアップし、“1”状態ファイルを作成する。上記“0”状態ファイルおよび“1”状態ファイルでは、あるノードのスタックアット故障を検出できるテストステップが重複してピックアップされている。

この後、各ファイルについて特定キーによるソート検索条件判定を繰り返すことによって、例えば、スタックアット故障を検出できるテストステップの重複が少なく、活性化しにくいノードに該当するテストステップを優先的に選択し、次に、上記頻度ファイルを参照することによって、スタックアット故障を検出できるノード数の多いテストステップを順番に選択する。これにより、機能テストパターンを流用しつつ、テストステップの数を絞り込んでIDDQテストを行うことができるIDDQテスト用パターンを作成できるとされている。

概要

ファンクションテスト用の機能テストパターンをIDDQテストに流用する場合に、トータルの試験時間の短縮と故障検出率の向上とを実現する。

故障シミュレータ3は、上記機能テストパターンを用いたシミュレーションにより、ファンクションテストでは検出できない未検出故障ポイントを抽出する。IDDQ故障検出条件設定部5は、該未検出故障ポイントをIDDQテストによれば検出可能とする論理値の組み合わせを求める。IDDQテストパターン選択部10は、論理シミュレーションの結果と、上記論理値の組み合わせとに基づいて、機能テストパターンの中から、条件を満たす必要最小限のテストステップを選択する。LSIテスタ13は、選択したテストステップではIDDQテストを行い、選択したテストステップ以外では論理機能テストを行う。

目的

このように、再公表公報WO92/01943号に開示された方法では、今後予想される更なるCMOS集積回路の大規模化に伴い、より効率的にIDDQテストのテストステップ数を絞り込んで所要検査時間の短縮を図りながら、高い故障検出率を達成することのできる集積回路の試験方法および試験装置を提供するには、不十分である。

本発明の目的は、IDDQテストのテストステップ数をできる限り減らし、かつファンクションテストでは検出できない故障を効率的に検出して、所要検査時間の一層の短縮を図ることが可能な集積回路の試験方法および試験装置を提供することにある。

効果

実績

技術文献被引用数
3件
牽制数
0件

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請求項1

論理値の組み合わせが互いに異なる複数のテストステップから構成された論理機能テスト用のテストパターンを、検査対象集積回路の構成と集積回路上に設定した複数のテストポイントとに基づいて作成し、作成したテストパターンを用いたシミュレーションにより、上記テストポイントの中で故障を検出できない未検出故障ポイントを抽出し、該未検出故障ポイントについて、静止電源電流を測定したときにその故障を検出可能とする論理値の組み合わせを与えるテストステップを上記テストパターンから選択し、該未検出故障ポイントについては、静止電源電流を測定する一方、該未検出故障ポイント以外のテストポイントでは、論理機能テストを行うことを特徴とする集積回路の試験方法

請求項2

静止電源電流の測定に用いるテストステップの数が最小となるように、上記テストパターンからテストステップを選択することを特徴とする請求項1に記載の集積回路の試験方法。

請求項3

上記テストステップを上記テストパターンから選択する際に、さらに、各テストステップ毎に、静止電源電流の測定によって故障を検出できる未検出故障ポイントの数をカウントし、カウント値が最大となるテストステップを選択すると共に、選択したテストステップによって検出可能となる未検出故障ポイントを次のカウントから除外することを繰り返すことを特徴とする請求項1または2に記載の集積回路の試験方法。

請求項4

論理値の組み合わせが互いに異なる複数のテストステップから構成された論理機能テスト用のテストパターンを、検査対象の集積回路の構成と集積回路上に設定した複数のテストポイントとに基づいて作成するテストパターン作成手段と、作成したテストパターンを用いたシミュレーションにより、上記テストポイントの中で故障を検出できない未検出故障ポイントを抽出する故障シミュレーション手段と、該未検出故障ポイントについて、静止電源電流を測定したときにその故障を検出可能とする論理値の必要最小限の組み合わせを求める故障検出条件設定手段と、上記テストパターンを上記集積回路に入力したときに、各テストポイントが示す論理値を各テストステップ毎に判断する論理シミュレーション手段と、上記故障検出条件設定手段が求めた論理値の組み合わせと、論理シミュレーション手段が求めた各テストポイントの論理値とを比較することにより、静止電源電流の測定に用いるテストステップの数が最小となるように、上記テストパターンからテストステップを選択するテストパターン選択手段とを備えていることを特徴とする集積回路の試験装置

請求項5

上記テストパターン選択手段は、静止電源電流の測定によって故障を検出できる未検出故障ポイントの数が多いテストステップから順に選択する場合、既に選択し終えたテストステップを用いた静止電源電流の測定によって検出可能となる未検出故障ポイントを、次のテストステップの選択から除外するためのマスクデータを生成するマスクデータ生成手段を備え、テストパターン選択手段が全てのテストステップの選択を終了した時点の最終的なマスクデータに基づいて、静止電源電流の測定によっても検出できない未検出故障ポイントを判定する未検出故障判定手段が、上記マスクデータ生成手段に接続されていることを特徴とする請求項4に記載の集積回路の試験装置。

--

0001

本発明は、LSI(Large Scale IntegratedCircuit)のように多くの内部回路から構成される集積回路に対し、その電源端子に流れるリーク電流静止電源電流)を検出するIDDQテストを必要に応じて実施することにより、集積回路の良否判定を効率良く行う集積回路の試験方法および試験装置に関するものである。

背景技術

0002

従来、CMOS(Complementary Metal Oxide Semiconductor)集積回路等の大規模集積回路(以下、LSIと略称する)の不良を検出するために、2種類のテスト形式が知られている。1つのテスト形式は、ファンクションテストと呼ばれており、例えばCMOS集積回路入力側端子に、論理値“0”および“1”の組み合わせで構成されたあるテストパターン印加して、正常な場合に出力側端子から出力されるべき値(期待値)と、実際に出力側端子から出力される値とが一致しているかどうかをチェックするようになっている。

0003

このファンクションテストによって、CMOS集積回路の入力側端子や、内部回路同士の相互接続点を意味するノードや、出力側端子が、論理値“0”または“1”に固定されてしまうスタックアット故障縮退故障)を検出することができる。なお、上記入側端子、ノードおよび出力側端子のそれぞれが、故障を検出すべきテストポイントとなるので、各テストポイントのスタックアット故障の有無を検出するには、ファンクションテスト用のテストパターン(以下、機能テストパターンと呼ぶ)における論理値“0”および“1”の組み合わせを様々に変え、特定のテストポイントのスタックアット故障が出力側端子に伝播する機能テストパターンを作成する必要が有る。したがって、論理値“0”および“1”の1つの組み合わせをテストステップと呼ぶとすれば、機能テストパターンは、論理値の組み合わせが互いに異なる多数のテストステップで構成されている。

0004

近年、CMOS集積回路として設計される回路は、大規模かつ複雑な回路構成になっているため、機能テストパターンは非常に多数のテストステップで構成され、その作成も非常に大がかりになっている。機能テストパターンの作成時には、スタックアット故障モデルを用いた故障シミュレーションによって、スタックアット故障の何%を検出できるかを示す故障検出率を求めている。この故障検出率は、作成した機能テストパターンのテスト品尺度となる。もちろん、故障検出率は100%が望ましいが、近年の回路規模の増大は、故障検出率100%の達成を困難にしており、現実的には故障検出率95%以上等を基準とした開発が行われている。

0005

また、上記した他のテスト形式は、IDDQテストと呼ばれている。IDDQという呼称は、LSIがスイッチング動作をしていない静止時に、LSIの電源端子に流れる電源電流を、一般的にIDDQ と呼んでいることに基づいている。IDDは、電源電圧に対して通常使われている略号VDDに対応している。また、Qは、quiescent (静止した)の頭文字を取ったものである。

0006

このIDDQテストでは、ファンクションテストと同様に、検査対象のCMOS集積回路の入力側端子にテストパターンを印加し、CMOS集積回路の電源端子に流れる電源電流をモニタして、規定値を越えるような異常電流が流れていないかどうかをチェックするようになっている。

0007

一般に、CMOS集積回路は、論理回路等の内部回路の状態遷移時や、上述のノードの状態遷移時にのみ大きな電流が流れ、静止時にはほとんど電流が流れないという性質を有している。上記IDDQテストは、CMOS集積回路のこのような性質を利用して不良を検出するものである。

0008

例えば、CMOS集積回路において、内部回路あるいはノードのある部分と電源あるいはグランドとの間が、ある程度の抵抗値を有する状態で導通する抵抗性ショートが発生している場合、抵抗値が非常に大きければ、論理的には“0”あるいは“1”と判断される電圧レベルに若干の変動をもたらすようなリーク電流が、電源端子に流れてしまう。IDDQテストでは、このリーク電流を検出することにより、CMOS集積回路内部の不良の存在と不良が発生している箇所とを検出することができる。

0009

このIDDQテストでは、各ノード等のテストポイントの状態が論理値“0”の時と“1”の時とについてリーク電流を測定する必要があるため、CMOS集積回路の内部状態を随時変化させながら測定する。したがって、上記IDDQテストにおいても、論理値“0”および“1”の組み合わせを様々に変えたテストパターンを用意しなければならない。

0010

このIDDQテスト用のテストパターンを用意するのに、IDDQテスト専用のテストパターンを作成する方法と、上記機能テストパターンを流用する方法とが有る。一般的に、IDDQ専用のテストパターンは、テストステップの数が、機能テストパターンの場合より小さくなるが、機能テストパターンとは別に改めて作成する必要が有る。これに対し、IDDQテスト用に機能テストパターンを流用すれば、テストステップの数が増大するというデメリットはあるが、IDDQテスト専用のテストパターンをわざわざ作成する手間が省ける。このことから、IDDQテスト用に機能テストパターンを流用する方法がよく採られている。

0011

例えば、IDDQテストに関する先行技術として、特開平6−118131号公報が知られている。上記公報では、図10に示すように、まず、検査対象とする集積回路の構成に基づいたある機能テストパターンを作成する。次に、作成した機能テストパターンを該集積回路に入力したとき、集積回路内部のノードがどの程度論理値“0”と“1”との2つの状態を示すかの割合である状態変化率Tを求める。

0012

これと並行して、作成した機能テストパターンを用いて、スタックアット故障の故障検出率Kを求める故障シミュレーションを行う。そして、上記状態変化率Tと故障検出率Kとのそれぞれが、設定基準を満たすまで、機能テストパターンの追加、修正を繰り返す。

0013

次に、上記状態変化率Tと故障検出率Kとから導かれる新たな故障検出尺度F(K,T)を求め、この故障検出尺度F(K,T)が設定基準を満たすまで、上記一連の処理を繰り返す。こうして、追加、修正された機能テストパターンを用いてIDDQテスト(静止電源電流測定)を行うことにより、CMOS集積回路に対して充分高品質試験を行うことが可能であるとされている。

0014

しかしながら、CMOS集積回路の試験装置におけるテスト速度は、ファンクションテストの場合、数十MHzであるのに対し、IDDQテストの場合、各テストステップ毎に電源電流が安定するまでの待ち時間を必要とするため、数十KHzと遅くなる。その結果、IDDQテストにおいてテストステップ毎に必要な時間が高々数μ秒〜数百μ秒に過ぎないとしても、回路規模の増大とともにテストステップ数も非常に大きくなるので、それに応じて待ち時間の合計も飛躍的に増大することになる。

0015

前記特開平6−118131号公報では、機能テストパターンを用いて、全てのテストステップでIDDQテストを行っているため、上記した理由から、品質検査に非常に長い時間が必要となってしまう。

0016

そこで、できるだけ少ない時間でIDDQテストを行えるようにするために、、全てのノードが論理値“0”の時と“1”の時との2つの状態について測定すればよいという点に着目して、IDDQテストを行うテストポイントが重複しないような機能テストパターンを作成することにより、IDDQテストの所要時間を短縮する方法が知られている。

0017

例えば、再公表公報WO92/01943号では、まず、検査対象とする集積回路の構成に基づいた機能テストパターンを作成する。次に、作成した機能テストパターンを用いた論理シミュレーションによって、機能テストパターンを構成する各テストステップでの全てのノードの状態をノード状態記憶ファイルに記憶する。続いて、ノード状態記憶ファイルを参照し、各テストステップ毎に、論理値“0”に固定されるスタックアット故障をIDDQテストによって検出可能となるノードの数と、論理値“1”に固定されるスタックアット故障をIDDQテストによって検出可能となるノードの数とを頻度ファイルに記憶する。

0018

さらに、ノード状態記憶ファイルを参照し、各ノード毎に、論理値“0”に固定されるスタックアット故障をIDDQテストによって検出可能とするテストステップをピックアップし、“0”状態ファイルを作成する。同様に、各ノード毎に、論理値“1”に固定されるスタックアット故障をIDDQテストによって検出可能とするテストステップをピックアップし、“1”状態ファイルを作成する。上記“0”状態ファイルおよび“1”状態ファイルでは、あるノードのスタックアット故障を検出できるテストステップが重複してピックアップされている。

0019

この後、各ファイルについて特定キーによるソート検索条件判定を繰り返すことによって、例えば、スタックアット故障を検出できるテストステップの重複が少なく、活性化しにくいノードに該当するテストステップを優先的に選択し、次に、上記頻度ファイルを参照することによって、スタックアット故障を検出できるノード数の多いテストステップを順番に選択する。これにより、機能テストパターンを流用しつつ、テストステップの数を絞り込んでIDDQテストを行うことができるIDDQテスト用パターンを作成できるとされている。

発明が解決しようとする課題

0020

ところが、上記再公表公報WO92/01943号には、具体的な方法として、(1)IDDQテスト専用のテストパターンを作成する方法、あるいは(2)機能テストパターンから、IDDQテストに有効なテストステップを選択し、ファンクションテストとIDDQテストとを合わせて用いる方法が開示されている。

0021

この場合、上記 (1)の方法では、専用のIDDQテスト用パターンを作成しなければならないので、その分の手間が増えてしまう問題が有る。また、上記(2)の方法では、機能テストパターンを流用しているものの、ファンクションテストで検査できる故障とIDDQテストで検査できる故障との対応付けがなされていない。このため、ファンクションテストで故障を検出できなかったテストポイントでは、ファンクションテストとIDDQテストとが重複して実行されるようになっており、品質検査の効率が悪いという問題が残されている。

0022

このように、再公表公報WO92/01943号に開示された方法では、今後予想される更なるCMOS集積回路の大規模化に伴い、より効率的にIDDQテストのテストステップ数を絞り込んで所要検査時間の短縮を図りながら、高い故障検出率を達成することのできる集積回路の試験方法および試験装置を提供するには、不十分である。

0023

本発明の目的は、IDDQテストのテストステップ数をできる限り減らし、かつファンクションテストでは検出できない故障を効率的に検出して、所要検査時間の一層の短縮を図ることが可能な集積回路の試験方法および試験装置を提供することにある。

課題を解決するための手段

0024

請求項1の発明に係る集積回路の試験方法は、論理値の組み合わせが互いに異なる複数のテストステップから構成された論理機能テスト用のテストパターンを、検査対象の集積回路の構成と集積回路上に設定した複数のテストポイントとに基づいて作成し、作成したテストパターンを用いたシミュレーションにより、上記テストポイントの中で故障を検出できない未検出故障ポイントを抽出し、該未検出故障ポイントについて、静止電源電流を測定したときにその故障を検出可能とする論理値の組み合わせを与えるテストステップを上記テストパターンから選択し、該未検出故障ポイントについては、静止電源電流を測定する一方、該未検出故障ポイント以外のテストポイントでは、論理機能テストを行うことを特徴としている。

0025

上記の構成によれば、論理機能テスト用に作成したテストパターンが、100%の故障検出率を有しなかった場合でも、そのテストパターンによる論理機能テストでは故障を検出できない未検出故障ポイントについて、新たにテストパターンを作成するのではなく、作成済みのテストパターンの中から、静止電源電流の測定によれば故障を検出できるテストステップが選び出される。

0026

その場合に、作成したテストパターンを用いたシミュレーションによる未検出故障ポイントの抽出と、その未検出故障ポイントを静止電源電流の測定によって検出可能とする論理値の組み合わせの決定と、その論理値の組み合わせを含むテストステップの判定とが、テストステップの選択処理として重要となる。

0027

このように、論理機能テスト用に作成したテストパターンを流用することにより、テストパターンの準備に必要な処理を簡素化することができると共に、処理時間を短縮することができる。さらに、論理機能テストより時間を要する静止電源電流の測定を、未検出故障ポイントに絞って実施するため、全てのテストポイントについて静止電源電流の測定のみによって故障を検出する場合より、はるかに試験時間を短縮することができる。その上、論理機能テストに静止電源電流の測定を組み合わせる結果、論理機能テストによる故障検出率を確実に向上させることができる。

0028

請求項2の発明に係る集積回路の試験方法は、請求項1に記載の構成に加えて、静止電源電流の測定に用いるテストステップの数が最小となるように、上記テストパターンからテストステップを選択することを特徴としている。

0029

上記の構成によれば、1つの未検出故障ポイントに対して1つのテストステップが、静止電源電流の測定による故障の検出を可能とするとは限らず、1つの未検出故障ポイントに対して複数のテストステップが該当する場合も有る。すなわち、テストステップの選択の仕方によっては、同一の未検出故障ポイントに対して、静止電源電流の測定による故障の検出を重複して行う可能性が有る。

0030

そこで、静止電源電流の測定に用いるテストステップの数が最小となるように、上記テストパターンからテストステップを選択することによって、同一の未検出故障ポイントに対して、静止電源電流の測定による重複した試験を行うことを回避することができる。これにより、請求項1に記載の試験方法より、試験時間を一層短縮することができる。

0031

請求項3の発明に係る集積回路の試験方法は、請求項1または2に記載の構成に加えて、上記テストステップを上記テストパターンから選択する際に、さらに、各テストステップ毎に、静止電源電流の測定によって故障を検出できる未検出故障ポイントの数をカウントし、カウント値が最大となるテストステップを選択すると共に、選択したテストステップによって検出可能となる未検出故障ポイントを次のカウントから除外することを繰り返すことを特徴としている。

0032

上記の構成によれば、静止電源電流の測定によって故障を検出できる未検出故障ポイントの数が最大となるテストステップを優先的に選ぶことによって、選択した1つのテストステップで、できる限り多くの未検出故障ポイントの故障の有無を検査することができる。さらに、選択したテストステップによって検出可能となる未検出故障ポイントを次のカウントから除外するので、次に選択したテストステップが、既に選択済みのテストステップと重複する未検出故障ポイントを検査するといった無駄を回避することができる。

0033

これにより、請求項1に記載の試験方法より、試験時間を一層短縮することができると共に、請求項2に記載の試験方法をより具体化した試験方法を提供することができる。

0034

請求項4の発明に係る集積回路の試験装置は、論理値の組み合わせが互いに異なる複数のテストステップから構成された論理機能テスト用のテストパターンを、検査対象の集積回路(例えば、CMOS集積回路)の構成と集積回路上に設定した複数のテストポイントとに基づいて作成するテストパターン作成手段(例えば、テストパターン生成部)と、作成したテストパターンを用いたシミュレーションにより、上記テストポイントの中で故障を検出できない未検出故障ポイントを抽出する故障シミュレーション手段(例えば、故障シミュレータ)と、該未検出故障ポイントについて、静止電源電流を測定したときにその故障を検出可能とする論理値の必要最小限の組み合わせを求める故障検出条件設定手段(例えば、IDDQ故障検出条件設定部)と、上記テストパターンを上記集積回路に入力したときに、各テストポイントが示す論理値を各テストステップ毎に判断する論理シミュレーション手段(例えば、論理シミュレータ)と、上記故障検出条件設定手段が求めた論理値の組み合わせと、論理シミュレーション手段が求めた各テストポイントの論理値とを比較することにより、静止電源電流の測定に用いるテストステップの数が最小となるように、上記テストパターンからテストステップを選択するテストパターン選択手段(例えば、IDDQ故障検出可否判定部、判定結果記憶部およびIDDQテストパターン選択部)とを備えていることを特徴としている。

0035

上記の構成によれば、テストパターン作成手段が、検査対象の集積回路のために作成した論理機能テスト用のテストパターンが、100%の故障検出率を有しなかった場合でも、そのテストパターンによる論理機能テストでは故障を検出できない未検出故障ポイントについて、新たにテストパターンを作成するのではなく、作成済みのテストパターンの中から、静止電源電流の測定によれば故障を検出できるテストステップが選び出される。

0036

その場合に、故障シミュレーション手段によって抽出された未検出故障ポイントについて、静止電源電流の測定によって故障を検出可能とする論理値の必要最小限の組み合わせが故障検出条件設定手段によって求められる。その一方で、論理シミュレーション手段は、上記テストパターンによって集積回路を擬似的に動作させ、各テストポイントの期待値としての論理値を各テストステップ毎に求める。

0037

続いて、テストパターン選択手段は、故障検出条件設定手段が求めた論理値の必要最小限の組み合わせを含むテストステップを、その論理値の必要最小限の組み合わせと論理シミュレーション手段が求めた各テストポイントの論理値とを比較することにより、上記テストパターンの中から選択する。のみならず、テストパターン選択手段は、静止電源電流の測定に用いるテストステップの数が最小となるような選択を行う。

0038

これにより、選択したテストステップを用いて静止電源電流の測定を行って、論理機能テストでは検出できない故障を検出するので、テストパターンを用いて論理機能テストのみを行う場合に比べて、故障検出率を確実に向上させることができる。加えて、論理機能テスト用に作成したテストパターンを流用することにより、テストパターンの準備に必要な処理を簡素化することができると共に、テストパターンの準備に要する処理時間を短縮することができる。さらに、論理機能テストより時間を要する静止電源電流の測定を、未検出故障ポイントに絞って実施するため、全てのテストポイントについて静止電源電流の測定のみによって故障を検出する場合や、論理機能テストを行ってみて検出できない未検出故障ポイントに対して、静止電源電流の測定を重複して行う場合より、はるかに試験時間を短縮することができる。

0039

請求項5の発明に係る集積回路の試験装置は、上記テストパターン選択手段が、静止電源電流の測定によって故障を検出できる未検出故障ポイントの数が多いテストステップから順に選択する場合、既に選択し終えたテストステップを用いた静止電源電流の測定によって検出可能となる未検出故障ポイントを、次のテストステップの選択から除外するためのマスクデータを生成するマスクデータ生成手段(例えば、マスクパターン格納部)を備え、テストパターン選択手段が全てのテストステップの選択を終了した時点の最終的なマスクデータに基づいて、静止電源電流の測定によっても検出できない未検出故障ポイントを判定する未検出故障判定手段(例えば、未検出故障レポート出力部)が、上記マスクデータ生成手段に接続されていることを特徴としている。

0040

上記の構成によれば、マスクデータは、静止電源電流の測定によって検出可能となる未検出故障ポイントを、次のテストステップの選択から除外するためにマスクデータ生成手段によって生成されるものなので、マスクデータの生成を繰り返すことによって、最終的に生成されたマスクデータは、静止電源電流の測定によっても検出不可能な残存する未検出故障ポイントと間接的に対応関係を有している。

0041

したがって、未検出故障判定手段は、マスクデータ生成手段によって最終的に生成されたマスクデータに基づいて、残存する未検出故障ポイントを判定することができる。

0042

このように、静止電源電流の測定に用いるテストステップを選択するのに用意したマスクデータを、残存する未検出故障ポイントの判定に利用するようになっているので、そのような未検出故障ポイントの判定処理を簡単にすることができる。しかも、未検出故障ポイントを判定するということは、残存する未検出故障の位置と状態とを特定できることを意味する。

0043

これらの結果、静止電源電流の測定によっても検出できない未検出故障の位置および状態の特定を、非常に簡単に処理することができる。

発明を実施するための最良の形態

0044

本発明の実施の一形態について図1ないし図9に基づいて説明すれば、以下のとおりである。

0045

初めに、本実施の形態に係る集積回路の試験方法の流れを概要的に説明する。すなわち、図2に示すように、まず、CMOS集積回路が検査対象であるとして、その回路構成と、故障の検出を行う複数のテストポイントとに基づいて、ファンクションテストに使用する機能テストパターンを作成する(ステップ1、以下S1と略記する)。なお、上記のテストポイントは、CMOS集積回路の各入力側端子および出力側端子、並びにCMOS集積回路内部の各ノード毎に設定される。

0046

次に、この機能テストパターンを用いて、CMOS集積回路内部の各ノード等に擬似的に想定した故障を検出できるかどうかを順次調べる故障シミュレーションを実行する(S2)。さらに、上記故障シミュレーションによって、故障を検出できないノードとその故障状態とを特定し、IDDQテストを実行すべきテストポイントとする(S3)。こうして絞り込んだテストポイントに対して、IDDQテストによってその故障状態を検出可能とするIDDQテストパターンを作成する(S4)。そして、S1で作成済みの機能テストパターンと、その機能テストパターンの不十分さを補うようにS4で作成したIDDQテストパターンとを用いて、CMOS集積回路の品質検査を行う(S5)。

0047

これにより、ファンクションテストを主体とし、最小限のIDDQテストを必要に応じて実行することにより、検査時間の短縮を図りながら、高品質な検査を行うことができる。

0048

次に、上記のような集積回路の試験方法を実施するための試験装置1の構成について説明する。図1に示すように、試験装置1は、ファンクションテストに用いる機能テストパターンを、検査対象となる集積回路の構成と、集積回路の構成に応じて設定された複数のテストポイントとに基づいて作成するテストパターン生成部2(テストパターン生成手段)を備えている。上記集積回路は、本実施の形態では、例えばNAND回路NOR回路等で構成されたCMOS集積回路であるとする。

0049

複数のテストステップで構成され、各テストステップに識別用アドレス(以下、パターンアドレスと呼ぶ)が付与された機能テストパターンは、テストパターン生成部2から故障シミュレータ3(故障シミュレーション手段)に順次送出される。故障シミュレータ3は、CMOS集積回路内部の各ノードが論理値“0”または“1”に固定されるスタックアット故障をスタックアット故障モデルに従って擬似的に定義することにより、入力された機能テストパターンを用いて各ノードのスタックアット故障を検出できるかどうかの故障シミュレーションを行う。この故障シミュレーションは、各テストステップ毎に、全てのノードについて行われる。これにより、最後のテストステップまで故障シミュレーションを行っても検出不可能なスタックアット故障がピックアップされる。

0050

また、上記の故障シミュレータ3には、未検出故障リスト記憶部4が接続されている。未検出故障リスト記憶部4には、故障シミュレータ3によってピックアップされた検出不可能なスタックアット故障が、未検出故障リストとして整理されて記憶される。

0051

さらに、未検出故障リスト記憶部4には、IDDQ故障検出条件設定部5(故障検出条件設定手段)が接続されている。IDDQ故障検出条件設定部5は、未検出故障リスト記憶部4に記憶された未検出故障リストを参照し、そこにピックアップされているスタックアット故障毎に、IDDQテストによって検出できるようにするためのIDDQ故障検出条件を求める。すなわち、IDDQ故障検出条件設定部5は、IDDQ故障検出条件として、後で詳述するように、CMOS集積回路の各入力側端子または各ノードに最小限与えなければならない論理値“0”または“1”の組み合わせを求める。

0052

一方、テストパターン生成部2で作成された機能テストパターンは、論理シミュレータ6(論理シミュレーション手段)にも順次送出される。論理シミュレータ6は、上記CMOS集積回路の各回路要素コンピュータ上でモデル化して構成した回路を擬似的に動作させ、各ノードにおける論理値の期待値を求める論理シミュレーションを行う。この論理シミュレーションによって求められた各ノードの論理値は、論理シミュレータ6に接続されたノード論理値記憶部7に論理値テーブルの状態で記憶される。

0053

上記IDDQ故障検出条件設定部5およびノード論理値記憶部7のそれぞれには、IDDQ故障検出可否判定部8が接続されている。IDDQ故障検出可否判定部8は、IDDQ故障検出条件設定部5から入力されるIDDQ故障検出条件と、ノード論理値記憶部7に記憶された論理値テーブルとを比較し、IDDQ故障検出条件と一致する論理値の組み合わせを持つテストステップを特定する。この特定されたテストステップは、本来、ファンクションテスト用に作成されたものであるが、ファンクションテストでは検出できないスタックアット故障をIDDQテストに流用することによって検出可能とするものである。

0054

さらに、IDDQ故障検出可否判定部8は、上記の未検出故障リストと各テストステップとの対応テーブルにおいて、IDDQテストによる故障検出を可能とする対応関係にフラグ“1”を立てる機能も有している。こうしてフラグが立てられた対応テーブル(後述のIDDQ故障検出データテーブル)は、判定結果記憶部9に記憶される。

0055

上記判定結果記憶部9には、IDDQテストパターン選択部10が接続されている。IDDQテストパターン選択部10は、判定結果記憶部9に記憶された対応テーブルを読み出すことによって、フラグが最も多く立てられている、言い換えれば、IDDQテストによる故障検出数の多いテストステップから順に、そのパターンアドレスを選択し、IDDQテストアドレス出力部11に出力する。

0056

なお、上記IDDQ故障検出可否判定部8、判定結果記憶部9およびIDDQテストパターン選択部10は、特許請求の範囲に記載のテストパターン選択手段を構成している。

0057

さらに、テスト制御部12は、IDDQテストアドレス出力部11からアドレス情報受取りながら、テストパターン生成部2から呼び出した機能テストパターンを用いて、特定のテストステップについてのみ、LSIテスタ13にIDDQテストを行わせると共に、上記特定のテストステップ以外では、LSIテスタ13にファンクションテストを行わせる。

0058

なお、図1二点鎖線で囲って示すように、上記未検出故障リスト記憶部4、IDDQ故障検出条件設定部5、ノード論理値記憶部7、IDDQ故障検出可否判定部8、判定結果記憶部9、IDDQテストパターン選択部10、IDDQテストアドレス出力部11、および後述する故障検出尺度算出部30並びに未検出故障レポート出力部31は、IDDQテストパターン生成装置を構成している。

0059

次に、上記IDDQテストパターン選択部10の内部構成について詳細に説明する。

0060

図3に示すように、IDDQテストパターン選択部10は、格納レジスタ14、AND演算部15、NOT演算部16、カウンタ部17、アドレスカウントUP部18、最終アドレス判定部19、および処理終了判定部20を主な構成要素として備えている。さらに、上記格納レジスタ14は、カレントアドレス格納部21、カウント最大値格納部22、カウント最大ポイントアドレス格納部23、カウント最大ポイントフラグ格納部24、マスクパターン格納部25、および選択アドレス格納部26を備えている。

0061

IDDQテストパターン選択部10の働きとして、上述したように、判定結果記憶部9に記憶された対応テーブルに基づいて、フラグが最も多く立てられているテストステップから順に、そのパターンアドレスを選択するために、対応テーブルの内容がテストステップのパターンアドレスの順に読み出され、上記AND演算部15およびカウンタ部17によって、フラグの数をカウントするようになっている。

0062

ここで、上記カレントアドレス格納部21は、カウンタ部17でカウントが行われている最中のパターンアドレスを格納しておくレジスタである。また、上記アドレスカウントUP部18は、カレントアドレス格納部21に格納されているパターンアドレスを順次インクリメントし、次のパターンアドレスの対応テーブルの内容が、判定結果記憶部9から読み出されるようにする。

0063

上記最終アドレス判定部19は、カウンタ部17におけるカウントが、全てのパターンアドレスに対して行われたかどうかを判断する。上記処理終了判定部20は、フラグが最も多く立てられているテストステップのパターンアドレスを選択する処理が繰り返された結果、最早選択すべきパターンアドレスが無くなったかどうかを判定する。

0064

上記カウント最大値格納部22は、カウンタ部17でカウントが行われる毎に各テストステップのフラグの数を比較し、フラグの数の最大値を更新して格納するレジスタである。また、カウント最大ポイントアドレス格納部23は、カウント最大値格納部22でフラグの数が最大となったテストステップのパターンアドレスを格納するレジスタである。さらに、カウント最大ポイントフラグ格納部24は、カウント最大ポイントアドレス格納部23に格納されたパターンアドレスのテストステップにおけるフラグの状態を、“1”、“0”の配列で格納するレジスタである。

0065

上記マスクパターン格納部25は、請求項5に記載のマスクデータ生成手段に対応しており、フラグが最も多く立てられているテストステップのパターンアドレスを選択する処理が一巡した後、次にフラグが多く立てられているテストステップのパターンアドレスを選択する処理を同様に行う際、既に選択済みのパターンアドレスを選択対象から除外するためのマスクデータを作成するレジスタである。

0066

上記選択アドレス格納部26は、フラグが最も多く立てられているテストステップのパターンアドレスを選択する処理が一巡したときに、カウント最大ポイントアドレス格納部23に格納されたパターンアドレスを、選択すべきパターンアドレスとして格納しておくためのレジスタである。したがって、選択アドレス格納部26には、フラグが多く立てられているテストステップから順に、そのパターンアドレスを選択する処理が繰り返された後には、IDDQテストによる故障検出数が多い順、すなわち活性化されている順に配列されたパターンアドレスが格納される。

0067

この選択アドレス格納部26には、上記IDDQテストアドレス出力部11が接続されている。IDDQテストアドレス出力部11には、IDDQテストパターン選択部10におけるパターンアドレスの選択処理が終了した時点で、選択アドレス格納部26に蓄積された結果が出力される。

0068

また、図1および図3に示すように、マスクパターン格納部25には、故障検出尺度算出部30と未検出故障レポート出力部31とが接続されている。まず、故障検出尺度算出部30は、IDDQテストパターン選択部10で選択されたパターンアドレスのテストステップにおいてIDDQテストを行い、その他のテストステップではファンクションテストを行った場合の、故障検出尺度を算出する。なお、故障検出尺度は、故障検出の精度に相当する。故障検出尺度算出部30には、故障検出尺度記憶部32が接続されており、その算出結果が故障検出尺度記憶部32に記憶される。

0069

一方、未検出故障レポート出力部31には、さらに未検出故障レポート記憶部33が接続されている。未検出故障レポート出力部31は、請求項5に記載の未検出故障判定手段に対応しており、判定結果記憶部9に記憶された対応テーブルにフラグが立っていたとしても、フラグが立っている故障箇所を検出できるテストステップが、IDDQテストパターン選択部10によって、結局見つからなかった場合に、その故障箇所を未検出故障レポート記憶部33に出力して記憶させる。

0070

上記の構成において、簡単な論理回路の構成例を挙げ、試験装置1の動作について、図1および図4ないし図9に基づいて説明する。なお、具体的な論理回路として、図4に示すNAND回路51、52およびNOR回路53、54からなる5入力−1出力型の論理回路50を用いた。

0071

本発明では、ファンクションテストでは検出できなかったスタックアット故障を、IDDQテストを行えば検出可能となる機能テストパターンを選択し、それによってIDDQテストの実施を最小限に抑えることを目的としている。そこで、まず、IDDQテストにより検出可能な故障、すなわちCMOS集積回路の構成単位であるMOSトランジスタの抵抗性ショート故障(以下、ショート故障と略称する)とファンクションテストにより検出可能なスタックアット故障との対応関係について説明する。なお、上記ショート故障とは、MOSトランジスタがOFFの時、ソースドレイン間にリーク電流が流れる故障のことである。

0072

まず、図5(a)に示す入力側端子A、Bと出力側端子Zとを有するNAND回路61を例に挙げて説明する。NAND回路61は、図5(b)に示すように、4つのMOSトランジスタ(以下、単にトランジスタと記す)TR1〜TR4から構成されている。以下、入力側端子A、Bに与えられる論理値の組み合わせを(A,B)=(入力側端子Aに与えられる論理値,入力側端子Bに与えられる論理値)の形で表現する。

0073

例えば、(A,B)=(1,1)とした場合に、各トランジスタTR1〜TR4に故障がないとすれば、トランジスタTR1、TR2がOFF、トランジスタTR3、TR4がONとなるので、電源VからグランドGNDにリーク電流が流れることはない。しかし、トランジスタTR1でショート故障が発生した場合を想定すると、そのときには電源VからグランドGNDに、トランジスタTR1、TR3、TR4の経路で電流が流れることになる。この結果、リーク電流が観測されるのでIDDQテストで検出することが可能である。

0074

また、トランジスタTR2でショート故障が発生した場合にも、電源VからグランドGNDへトランジスタTR2、TR3、TR4の経路で電流が流れるので、同様にIDDQテストで検出することができる。

0075

なお、トランジスタTR3、TR4は、それぞれ故障かどうかにかかわらず電流が流れるON状態であるため、(A,B)=(1,1)とした場合には、トランジスタTR3、TR4のショート故障を想定することは意味が無い。

0076

次に、上記のショート故障をスタックアット故障に当てはめて考えてみる。スタックアット故障がない場合には、(A,B)=(1,1)のとき、出力側端子Zは“0”を出力する。これに対して、入力側端子Aが“0”に固定されるスタックアット故障(A-sa0と表記する)もしくは入力側端子Bが“0”に固定されるスタックアット故障(B-sa0と表記する)が生じている場合、(A,B)=(1,1)としたにもかかわらず、出力側端子Zは“1”を出力するので、故障が伝播することになる。

0077

したがって、トランジスタTR1またはTR2のショート故障と、スタックアット故障A-sa0またはB-sa0とは、いずれも(A,B)=(1,1)の場合のみに故障状態が観測可能となるから、同等の故障タイプとして分類できることになる。

0078

また、(A,B)=(1,0)とした場合、各トランジスタTR1〜TR4にショート故障がないとすれば、トランジスタTR1、TR4がOFF、トランジスタTR2、TR3がONとなるので、電源VからグランドGNDにリーク電流が流れることはない。しかし、トランジスタTR4にショート故障が発生した場合を想定すると、そのときには電源VからグランドGNDへ、トランジスタTR2、TR3、TR4の経路で電流が流れることになる。この結果、リーク電流が観測されるのでIDDQテストで検出することが可能である。

0079

なお、トランジスタTR1でショート故障が発生した場合には、電源VからグランドGNDへの電流経路が形成されないため、(A,B)=(1,0)とした場合には、トランジスタTR1のショート故障を検出することはできない。また、トランジスタTR2、TR3はON状態であるため、いずれもショート故障を想定することができない。

0080

上記のショート故障をスタックアット故障に当てはめて考えてみる。スタックアット故障がない場合には、(A,B)=(1,0)のとき、出力側端子Zは“1”を出力する。これに対し、入力側端子Bが“1”に固定されるスタックアット故障(B-sa1と表記する)が生じている場合、(A,B)=(1,0)としたにもかかわらず、出力端子Zは“0”を出力し、故障が伝播する。

0081

したがって、トランジスタTR4のショート故障とスタックアット故障B-sa1とは、いずれも(A,B)=(1,0)のときのみ故障状態が観測可能となるから、同等の故障タイプとして分類できることになる。

0082

さらに、(A,B)=(0,1)とした場合には、同様にして、トランジスタTR3のショート故障とスタックアット故障A-sa1とが、同等の故障タイプとして分類できる。

0083

一方、(A,B)=(0,0)とした場合には、トランジスタTR1〜TR4のショート故障による電源VからグランドGNDへの電流経路は形成されることがないので、ショート故障が存在するかどうかをIDDQテストで検出することはできない。また、スタックアット故障の場合を考えても出力側端子Zに故障が伝播することはない。

0084

以上のことから、図5(b)に示すNAND回路61において、ファンクションテストで検出可能なスタックアット故障とIDDQテストで検出可能なショート故障との対応関係は、表1に示すとおりとなる。

0085

0086

また、図6(a)(b)に示すNOR回路に対しても、同様の考え方により、ショート故障とスタックアット故障とに関して表2に示す対応関係が得られる。

0087

0088

上記のことを前提として、図4に示す論理回路50のテストを行う際の処理を説明する。なお、テストパターン生成部2が、論理回路50の構成と論理回路50上で故障の有無の検査が行われるテストポイントとに基づいて、論理回路50のファンクションテスト用に前もって作成した機能テストパターンの一例を以下の表3に示す。すなわち、この機能テストパターンは、論理回路50の入力側端子a、b、c、d、eのそれぞれに、表3に示す論理値“0”もしくは“1”の8通りの組み合わせを順次与えるものであり、各テストステップは、パターンアドレス〈1〉〜〈8〉によって識別されるようになっている。

0089

0090

また、論理シミュレータ6が、表3の機能テストパターンを用いて、論理回路50に対して前述の論理シミュレーションを行い、論理回路50内部の各ノードf、g、h、および出力側端子zにおける期待値を求めた論理値テーブルを表4に示す。

0091

0092

さて、図7に示すように、まずS11では、パターンアドレス〈1〉〜〈8〉の各テストステップが、テストパターン生成部2から故障シミュレータ3に順次入力され、前述の故障シミュレーションが行われる。このとき、故障シミュレータ3は、入力側端子a、b、c、d、e、ノードf、g、h、出力側端子zのそれぞれについて、上記2種類のスタックアット故障sa0またはsa1を検出可能かどうかを、テストステップ毎に判定する。その判定結果として作成されたスタックアット故障検出リストを次の表5に示す。

0093

0094

表5では、検出可能なスタックアット故障が○印で示されている。例えば、パターンアドレス〈1〉のテストステップを用いて故障シミュレーションを行った場合、正常な状態では、表4からわかるように、出力側端子zには論理値“0”が出力される。これに対し、出力側端子zに、期待どおり論理値“0”が出力されず、論理値“1”が出力されるように故障が伝播し、検出可能となるスタックアット故障は、e-sa0およびz-sa1であるということを表5は示している。

0095

表5の結果から、パターンアドレス〈1〉〜〈8〉の各テストステップを用いてファンクションテストを行った場合、スタックアット故障b-sa1、c-sa1、d-sa0が未検出となることがわかる。したがって、故障シミュレータ3は、故障シミュレーションの結果、スタックアット故障b-sa1、c-sa1、d-sa0をピックアップし、未検出故障リストとして未検出故障リスト記憶部4に記憶させる。

0096

なお、論理回路50の場合、表5に示すように、a-sa0からz-sa1まで18通りのスタックアット故障を想定できる。一方、上記のファンクションテストでは、3つのスタックアット故障b-sa1、c-sa1、d-sa0が未検出となるため、表3に示す機能テストパターンを用いたファンクションテストの故障検出率は、15/18(83.3%)となる。

0097

そこで、例えば、ファンクションテストのみによって、100%の故障検出率を達成しようとするのであれば、以下の表6に示すようなテストパターンを追加する必要が有る。

0098

0099

ところが、実際に検査対象とする集積回路は、本実施の形態の論理回路50のような小規模な回路構成ではなく、数十万ゲート規模のLSI等である。したがって、上記論理回路50の場合であれば、追加するテストステップを求める作業も比較的容易であるが、実際の集積回路となると、そのような新たなテストステップを作成する作業は、非常に複雑となり容易ではない。そこで、本発明では、ファンクションテスト用の機能テストパターンの中から、IDDQテストによって故障を検出できるテストステップを見つけ出し、高品質なテストの検査速度の短縮を図るようにしたわけである。

0100

そのために、S11に続くS12で、IDDQ故障検出条件設定部5が、未検出故障リスト記憶部4に記憶された未検出故障リストを参照し、そこにピックアップされているスタックアット故障毎に、IDDQテストによって検出できるようにするためのIDDQ故障検出条件を求める。このIDDQ故障検出条件は、表1または表2に示すようなショート故障とスタックアット故障との対応関係に基づいて求められる。

0101

例えば、未検出故障リスト中のスタックアット故障b-sa1は、NAND回路51で発生するから、NAND回路に関する表1を参照すればよい。表1によれば、スタックアット故障b-sa1は、(A,B)=(1,0)とスタックアット故障B-sa1との組み合わせに相当している。したがって、a=1、b=0となる論理値の組み合わせが、スタックアット故障b-sa1をIDDQテストによって検出可能とする最小限必要な検出条件になることがわかる。

0102

また、未検出故障リスト中のスタックアット故障d-sa0は、NOR回路53で発生するから、NOR回路に関する表2を参照すればよい。表2によれば、スタックアット故障d-sa0は、(A,B)=(0,1)とスタックアット故障B-sa0との組み合わせに相当している。したがって、g=0、d=1となる論理値の組み合わせが、スタックアット故障d-sa0をIDDQテストによって検出可能とする最小限必要な検出条件になることがわかる。

0103

このようにして、未検出故障リスト中の全てのスタックアット故障b-sa1、c-sa1、d-sa0について、IDDQ故障検出条件を求めると、以下の表7に示すとおりとなる。また、表7のように抽出された入力側端子a、b、c、dおよびノードf、gについて、IDDQ故障検出条件テーブル(前述の対応テーブル)を作成すると、以下の表8に示すとおりとなる。表8は、各スタックアット故障b-sa1、c-sa1、d-sa0を検出するために、入力側端子a、b、c、dおよびノードf、gに与えるべき論理値の必要条件を示している。記号*が記入された箇所は、論理値“0”もしくは“1”のいずれでもよい。

0104

0105

0106

なお、この例では、入力側端子e、ノードh、出力側端子zの論理値に関しては検出条件として不要であるため省略している。また、このIDDQ故障検出条件テーブルは、IDDQ故障検出条件設定部5によって、メモリに記憶されるように構成してもよい。

0107

続いて、S13で、パターンアドレス〈1〉〜〈8〉の各テストステップが、テストパターン生成部2から論理シミュレータ6に順次入力され、前述の論理シミュレーションが行われる。この結果、論理シミュレータ6が出力する各部の論理値は、内部信号としてノード論理値記憶部7に取り込まれ、表4に示す前述の論理値テーブルが作成されて記憶される(S14)。

0108

続くS15では、IDDQ故障検出可否判定部8が、IDDQ故障検出条件設定部5から入力されるIDDQ故障検出条件と、ノード論理値記憶部7に記憶された論理値テーブルとをテストステップ毎に比較し、IDDQ故障検出条件と一致する論理値の組み合わせを持つテストステップを判定する。

0109

例えば、パターンアドレス〈4〉のテストステップについて、その内部信号状態“abcdfg”=“101110”とIDDQ故障検出条件またはIDDQ故障検出条件テーブルとを比較すると、スタックアット故障b-sa1のIDDQ故障検出条件である“10****”およびスタックアット故障d-sa0のIDDQ故障検出条件である“***1*0”と合致していることがわかる。

0110

そこで、パターンアドレス〈4〉のテストステップが、スタックアット故障b-sa1およびd-sa0をIDDQテストによって検出可能にすると判定される。すなわち、IDDQ故障検出可否判定部8は、以下の表9に示すように、未検出故障リストとパターンアドレスとの対応テーブルにおいて、パターンアドレス〈4〉とスタックアット故障b-sa1およびd-sa0との対応関係に、それぞれフラグ“1”を立てる。

0111

このようにして、IDDQ故障検出可否判定部8は、S17で全てのテストステップについて、その内部信号状態とIDDQ故障検出条件とを比較し終えたと判断されるまで、S15の処理を繰り返す。この結果、表9に示すIDDQ故障検出データテーブルが作成され、判定結果記憶部9に記憶される(S16)。

0112

0113

なお、図7フローチャートでは、S17からS15の前に処理が戻り、表4の論理値テーブルの完成後に、S15およびS16の処理が、各テストステップ毎に反復されるようになっている。しかし、これに限らず、S17からS13の前に処理が戻り、S13〜S16の処理が反復されるようにしてもよい。

0114

次に、S18で、IDDQテストパターン選択部10は、上記で求めたIDDQ故障検出データテーブルを参照し、IDDQテストに流用可能なテストステップのパターンアドレスを、以下に説明する基準に基づいて、図8に示すフローに従って選択する。

0115

図8に示すように、まず、S31で、マスクパターン格納部25が出力するマスクデータの初期設定を行う。論理回路50の例では、ファンクションテストで未検出となる3つのスタックアット故障b-sa1、c-sa1、d-sa0が抽出されているので、マスクデータを“111”に初期設定する。これにより、全てのスタックアット故障b-sa1、c-sa1、d-sa0について、IDDQテストで検出可能となるテストステップを探す処理が実行されることになる。

0116

なお、基準に合うテストステップを探して選択する処理が、全てのテストステップについて一巡したときに、IDDQテストで検出可能となるテストステップが見つかったスタックアット故障、例えばb-sa1、c-sa1、d-sa0のいずれかに対応するマスクデータが0に設定される。これにより、そのときのマスクデータによって、IDDQテストで検出可能となるテストステップが見つからないスタックアット故障の数と位置とを示すことができる。

0117

また、カレントアドレス格納部21とカウント最大値格納部22とには、初期値として0が設定される(S32)。そして、アドレスカウントUP部18によって、カレントアドレス格納部21の値(カレントアドレス)が1ずつインクリメントされる(S33)と、判定結果記憶部9から、表9に示すIDDQ故障検出データテーブルの内容が、パターンアドレス〈1〉から順に読み出される。このとき、AND演算部15が、上記マスクデータと各パターンアドレスのIDDQ故障検出データとのAND演算を行う(S34)。さらに、カウンタ部17は、AND演算の結果から各テストステップ毎にフラグ“1”の数をカウントする(S35)。このフラグ“1”の数は、カウント対象のテストステップが、IDDQテストで検出可能とするスタックアット故障の数を示している。

0118

例えば、表9に示すIDDQ故障検出データテーブルでは、各パターンアドレスのIDDQ故障検出データとマスクデータ“111”との第1巡目のAND演算の結果、フラグ“1”の数が、パターンアドレス〈1〉では0個、パターンアドレス〈2〉では0個、パターンアドレス〈3〉では0個、パターンアドレス〈4〉では2個、パターンアドレス〈5〉では1個、パターンアドレス〈6〉では0個、パターンアドレス〈7〉では0個、パターンアドレス〈8〉では1個となる。

0119

上記のカウンタ部17のカウント値は、パターンアドレス毎にカウント最大値格納部22に出力される。カウント最大値格納部22は、格納中のカウント最大値と新たに入力されたカウント値とを比較し(S36)、格納中のカウント最大値がカウント値以上のときには、格納中のカウント最大値をそのまま保持し、格納中のカウント最大値がカウント値未満のときには、そのカウント値をカウント最大値として改めて格納する。したがって、上記第1巡目のAND演算では、パターンアドレス〈4〉についてのカウント値である“2”が、カウント最大値格納部22によって保持される。

0120

また、カウント最大ポイントアドレス格納部23には、カウント最大値格納部22において保持されているカウント値に対応するパターンアドレスが保持される。つまり、上記第1巡目のAND演算では、パターンアドレス〈4〉がカウント最大ポイントアドレス格納部23にて保持される。さらに、カウント最大ポイントフラグ格納部24には、カウント最大ポイントアドレス格納部23にて保持されているパターンアドレスのIDDQ故障検出データが保持される。つまり、上記第1巡目のAND演算では、パターンアドレス〈4〉のIDDQ故障検出データ“101”が、カウント最大ポイントフラグ格納部24にて保持される。

0121

上記のカウント最大値格納部22、カウント最大ポイントアドレス格納部23、カウント最大ポイントフラグ格納部24における一連の処理が、S37で行われる。

0122

また、S36で、カウント最大値格納部22に格納中のカウント最大値がカウント値未満ではないとき、すなわちカウント最大値がカウント値以上のときにはS38に進み、カレントアドレス格納部21に格納中のカレントアドレスが、最後のパターンアドレスかどうか、言い換えると、IDDQ故障検出データとマスクデータとを比較するAND演算が、全てのパターンアドレスに対して行われたかどうかが、最終アドレス判定部19により判定される。もし、カレントアドレスが最後のパターンアドレスでなければ、S33に戻り、S33〜S38の処理が繰り返される。

0123

一方、S38で、カレントアドレスが、最後のパターンアドレスであると判定されると、S39で、カウント最大値格納部22に保持されているカウント最大値が“0”かどうかが、処理終了判定部20によって判定される。カウント最大値格納部22に保持されているカウント最大値が“0”であるということは、スタックアット故障をIDDQテストによって検出可能とするテストパターンが見つからないことを意味する。逆に、カウント最大値格納部22に保持されているカウント最大値が“0”ではないということは、少なくとも1つのスタックアット故障をIDDQテストによって検出可能とするテストパターンが見つかっていることを意味する。

0124

S39で、カウント最大値格納部22に保持されているカウント最大値が“0”ではないとき、S40に進み、カウント最大ポイントアドレス格納部23に保持されているパターンアドレスが、選択アドレス格納部26に読み出され、格納される。このことは、IDDQテストによって検出可能となるスタックアット故障の数が、最も多いテストパターンが選択されたことを意味する。例えば、上記第1巡目のAND演算では、スタックアット故障b-sa1およびd-sa0の2個をIDDQテストによって検出可能とするパターンアドレス〈4〉のテストステップが選択され、そのパターンアドレス〈4〉が選択アドレス格納部26に格納される。

0125

続いて、S41では、S40で選択されたパターンアドレスのテストステップによって検出可能となるスタックアット故障を、次に一巡するAND演算では対象外とするために、上記マスクデータを更新する。そのために、マスクパターン格納部25は、カウント最大ポイントフラグ格納部24に格納されているIDDQ故障検出データを読み出して、NOT演算部16にNOT演算をさせ、さらに、NOT演算の結果と更新前のマスクデータとのAND演算をAND演算部15に行わせることにより、新たなマスクデータを作成する。

0126

例えば、第1巡目のAND演算で用いられたマスクデータは“111”であり、カウント最大ポイントフラグ格納部24に格納されているIDDQ故障検出データは“101”であるから、IDDQ故障検出データ“101”のNOT演算結果“010”とマスクデータ“111”とのAND演算結果“010”が、第2巡目のAND演算で用いられる新たなマスクデータとなる。

0127

この後、S32に処理が戻り、上記と同様の処理を行うことによって、IDDQテストによって検出可能となるスタックアット故障の数が、次に多いテストステップを選択する。

0128

例えば、表9に示すIDDQ故障検出データとマスクデータ“010”とのAND演算を行うと、パターンアドレス〈1〉〜〈7〉まで、フラグ“1”の数が0個となり、パターンアドレス〈8〉において、フラグ“1”の数が1個となることがわかる。したがって、第2巡目のAND演算では、カウント最大値格納部22にカウント最大値として“1”が格納され、カウント最大ポイントアドレス格納部23にパターンアドレス〈8〉が格納され、カウント最大ポイントフラグ格納部24にIDDQ故障検出データ“010”が格納される。

0129

これにより、パターンアドレス〈8〉が選択されて選択アドレス格納部26に格納される。すなわち、パターンアドレス〈8〉のテストステップが、IDDQテストによって検出可能となるスタックアット故障の数が、次に多いテストステップとして選択される。

0130

第3巡目のAND演算のためのマスクデータは、カウント最大ポイントフラグ格納部24に格納されたIDDQ故障検出データ“010”のNOT演算結果“101”と更新前のマスクデータ“010”とのAND演算結果によって、“000”となる。したがって、第3巡目のAND演算では、全てのパターンアドレス〈1〉〜〈8〉において、フラグ“1”の数が0個となり、カウント最大値格納部22の値が0となることが、S39で判定されるので、IDDQテストパターン選択部10における全ての処理が終了する。

0131

こうして、図7に示すフローのS18が終了した段階で、選択アドレス格納部26には、IDDQテストによって検出可能となるスタックアット故障の数が多い順に、パターンアドレスが並べられ格納されている。すなわち、上記の例では、パターンアドレスが〈4〉、〈8〉の順に選択アドレス格納部26に格納されている。

0132

続くS19では、選択アドレス格納部26からIDDQテストアドレス出力部11に選択したパターンアドレスが読み出され、IDDQテストアドレス出力部11がLSIテスタ13にその選択したパターンアドレスを出力することにより、LSIテスタ13は、選択したパターンアドレスのみでIDDQテストを行い、それ以外のパターンアドレスではファンクションテストを行う。

0133

これにより、テストパターン生成部2で予め作成された機能テストパターンを流用し、かつファンクションテストより時間の掛かるIDDQテストを、必要最小限のテストステップに絞って行うようにしたので、大規模な集積回路の品質テストに要する時間を大幅に短縮することができる。

0134

例えば、上記の例で、LSIテスタ13が論理回路50に対してテストステップを実行するときのタイミンイメージ図9に示すとおりである。このタイミングイメージは、ファンクションテストには1つのテストステップあたり100〔ns〕の時間を要するものとし、IDDQテストには電源電流が安定化するために必要な時間が含まれるために、1つのテストステップあたり10〔μs〕の時間を要するものとして描かれている。

0135

上記タイミングイメージに示すとおり、LSIテスタ13は、パターンアドレス〈4〉、〈8〉のテストステップについてのみ、IDDQテストを実施する結果、トータルの試験時間は20.6〔μs〕となる。これは、8つのテストステップの全てについてIDDQテストを実施した場合の所要時間80〔μs〕に比べて、大幅な試験時間の短縮になっている。

0136

図7に示すフローに戻って、S20では、テストパターン生成部2で作成した機能テストパターンを用いたファンクションテストに、S18で選択したテストステップにおけるIDDQテストを組み合わせた場合の故障検出尺度が、故障検出尺度算出部30によって算出される。その算出結果は、故障検出尺度算出部30から故障検出尺度記憶部32に出力され、故障検出尺度記憶部32にて記憶される。

0137

具体的には、故障検出尺度算出部30は、マスクパターン格納部25に格納されたマスクデータから、IDDQテストによっても検出不可能なスタックアット故障の残存数iを知り、想定されるスタックアット故障の総数jに対して、
故障検出尺度=1−(i/j)
で表される式を用いて、故障検出尺度を算出する。

0138

上記の例では、最終のマスクデータは“000”であるから、故障検出尺度算出部30は、最終のマスクデータに“1”は無い、つまりマスクフラグ“1”は0個であるとして、スタックアット故障の残存数iに0を代入する。また、スタックアット故障の総数jは18であるから、故障検出尺度は、1−(i/j)=1−(0/18)=1、すなわち100.0〔%〕となる。したがって、故障検出尺度として、100.0〔%〕が故障検出尺度記憶部32に記憶される。

0139

これにより、前述したファンクションテストのみによる場合の故障検出率(83.3%)が、IDDQテストを組み合わせたことによって改善されたことがわかる。

0140

なお、仮に最終のマスクデータが“100”であるならば、スタックアット故障の残存数iが1となるから、検出故障尺度は、上記式より1−(1/18)≒0.944、すなわち94.4〔%〕となる。したがって、故障検出尺度として、94.4〔%〕が故障検出尺度記憶部32に記憶される。

0141

最後に、S21では、未検出故障レポート出力部31が、マスクパターン格納部25に格納されたマスクデータから、IDDQテストによっても検出不可能なスタックアット故障の位置と状態とを判断し、その位置および状態を未検出故障レポートとして、未検出故障レポート記憶部33に出力し、未検出故障レポート記憶部33に記憶させる。

0142

上記の例で、最終のマスクデータが“100”であるならば、表9よりb-sa1が、未検出故障レポートとして、未検出故障レポート記憶部33に出力すべきスタックアット故障の位置および状態であると判断される。

0143

このように、S21が終了した時点で、試験装置1における全ての処理が終了する。

0144

なお、上記の例では、最終のマスクデータが“000”となり、その結果、故障検出尺度が100.0〔%〕となる場合について説明したが、故障検出尺度が100.0〔%〕にならない例についても簡単に説明しておく。以下の説明により、最終的な故障検出尺度が100.0〔%〕になるか否かは、最初に用意する機能テストパターンに依存するということがわかるであろう。

0145

例えば、表3に示す機能テストパターンからパターンアドレス〈7〉および〈8〉のテストステップを除いたパターンアドレス〈1〉〜〈6〉のテストステップで構成された機能テストパターンが、テストパターン生成部2によって最初に用意されたとする。

0146

この場合、表5に示すスタックアット故障検出リストにおいて、パターンアドレス〈7〉および〈8〉のテストステップが無くなるため、表3の機能テストパターンによって未検出となる前記のスタックアット故障b-sa1、c-sa1、d-sa0以外に、スタックアット故障a-sa1、c-sa0、d-sa1、f-sa0、g-sa1、h-sa0が未検出故障として追加されることになる。

0147

これら合計9個の未検出故障について、表8に示すようなIDDQ故障検出条件テーブルを作成すると、以下の表10に示すとおりとなる。

0148

0149

次に、表10のIDDQ故障検出条件テーブルと、表4に示すパターンアドレス〈1〉〜〈6〉の論理値テーブルとの比較に基づいて、表9に示すようなIDDQ故障検出データテーブルを作成すると、以下の表11に示すとおりとなる。

0150

0151

この表11に示すIDDQ故障検出データテーブルを用いて、前記のS31〜S41のテストステップ選択処理を実行すると、パターンアドレス〈5〉、〈4〉、〈6〉が、この順に選択アドレス格納部26に格納される。また、マスクパターン格納部25が出力する最終的なマスクデータが、“000100001”となったときに、カウント最大値格納部22に保持されるカウント最大値が“0”となる。

0152

未検出故障レポート出力部31は、このマスクデータ“000100001”をマスクパターン格納部25から受け取り、表11に示すIDDQ故障検出データテーブルにおける4番目のスタックアット故障c-sa1と、9番目のスタックアット故障h-sa0とを、IDDQテストによっても検出不可能なスタックアット故障であると判断する。したがって、スタックアット故障c-sa1、h-sa0が、未検出故障レポートとして、未検出故障レポート記憶部33に出力され記憶される。

0153

なお、この例の故障検出尺度は、前述の計算式に従って、i=2、j=18として求めると、
故障検出尺度=1−(i/j)=1−(2/18)≒88.9〔%〕
となる。

0154

このように、本発明に係る試験装置1は、IDDQテストを行うテストステップの選択処理に用いるマスクデータを利用することにより、IDDQテストによっても検出不可能なスタックアット故障の位置および状態を簡単に指摘することができる機能を備えている。

0155

以上のように、本発明に係る試験装置1では、ファンクションテストで故障を発見できない集積回路に対して、ファンクションテストで発見できない故障箇所に絞ってIDDQテストを行うとともに、IDDQテストで故障を検出可能とするテストステップを、ファンクションテスト用に作成した機能テストパターンから選択するようにしているので、IDDQテスト用のテストパターンを一から作る必要がない。この結果、時間当たりの故障検出率を高くすることができ、故障を有する欠陥品を効率的に排除することができる。

0156

また、上記の試験装置1においては、IDDQテストを組み合わせてもなお残存する故障が集積回路のどの箇所に含まれているかということを、未検出故障レポート出力部31が出力する未検出故障レポートによって容易に知ることができる。したがって、IDDQテストを組み合わせてもなお残存する故障を排除するためのテストパターンを追加することも容易に行うことができる。さらに、最終的な故障検出率を故障検出尺度算出部30の出力によって知ることができるので、IDDQテストを組み合わせた場合の定量的な品質評価が可能となる。

0157

なお、上記論理回路50で用いているNAND回路51、52およびNOR回路53、54の2種類の論理回路についてのみ、具体的な説明を行ったが、その他の論理回路を用いたとしても、本発明の試験方法を適用できることはいうまでもない。

0158

なお、本発明に係る集積回路の試験装置を、下記のように構成してもよい。

0159

すなわち、CMOS集積回路の試験装置は、CMOS集積回路の内部回路あるいは内部ノードに作用して、一方または他方の論理値を与えるテストパターンを入力しながら、各テストパターンステップ毎に電源電流を測定し、基準値比較判定するCMOS集積回路の試験装置であって、予め設定される複数の機能テストパターンを発生するパターン発生手段(テストパターン生成部2)と、パターン発生手段から発生される機能テストパターンを入力したときのCMOS集積回路内部のスタックアット縮退)故障がどれだけ検出できるかを検証する故障シミュレーション手段(故障シミュレータ3)と、故障シミュレーションの結果とすべての故障リストから、上記テストパターンを用いた機能テストで未検出となった故障を抽出した未検出故障リストの出力手段(故障シミュレータ3)と、個々の未検出故障をIDDQテストで検出するための条件を決定するIDDQ故障検出条件設定手段(IDDQ故障検出条件設定部5)と、テストパターン発生手段から発生される機能テストパターンを入力したときのCMOS集積回路の内部信号ノードの論理値を判定する論理シミュレーション手段(論理シミュレータ6)と、論理シミュレーションの内部信号値を読み込む内部信号取り込み手段(ノード論理値記憶部7)と、IDDQ故障検出条件と内部信号値とを比較し、IDDQテストで検出可能か否かを判定するIDDQ故障検出可否判定手段(IDDQ故障検出可否判定部8)と、IDDQ故障検出可否判定手段によって判定された結果を記憶する判定結果記憶手段(判定結果記憶部9)と、最も効果的なIDDQテストポイントを順次選択していくIDDQテストアドレス選択手段(IDDQテストパターン選択部10)とを備えている。

0160

上記の構成によれば、テストパターン発生手段から発生される複数のテストパターンで検出不可能なスタックアット故障、すなわち未検出故障を故障シミュレーション手段により求めることができる。

0161

IDDQ故障検出条件設定手段は、故障シミュレーション手段で求められたスタックアット故障モデルの未検出故障とIDDQテストで使用するトランジスタのショート故障モデルとの対応づけを行い、故障を検出するための内部回路の信号条件を設定する。さらに、IDDQ故障検出条件設定手段は、全ての未検出故障について、各々検出条件を設定する。

0162

IDDQ故障検出条件設定後、論理シミュレーション手段と内部信号取り込み手段とにより、テストパターンの各ステップの内部回路の信号値を得る。

0163

そして、IDDQ故障検出可否判定手段により、テストパターンの各ステップで各々の未検出故障が検出可能か否かを判定し、判定結果記憶手段へ検出可否の情報を書き込む。

0164

テストパターンの全ステップ実行終了後、IDDQテストアドレス選択手段により、各ステップのIDDQ故障検出可否情報から最も多くの未検出故障を検出可能なステップを順次選択し、IDDQテストポイントを定めていく。この処理は、既に選択したステップにより検出可能な未検出故障をマスクする機能と、まだ検出できずに残っている未検出故障の数をカウントする機能とを備えている。

0165

こうして、機能テストでは未検出となる故障で、IDDQテストで検出可能となるテストポイントを全て選択した後、IDDQテストを行う全てのステップのアドレスを出力する。

0166

本発明に係る集積回路の試験装置を以上のように構成した場合でも、機能テストパターンをIDDQテストに流用しテスト時間を短縮するように、非常に簡単なアルゴリズムを用いてIDDQテストポイントを絞り込んで集積回路のテストを行うため、最も効果的に集積回路の欠陥リジェクトできる。

発明の効果

0167

請求項1の発明に係る集積回路の試験方法は、以上のように、論理値の組み合わせが互いに異なる複数のテストステップから構成された論理機能テスト用のテストパターンを、検査対象の集積回路の構成と集積回路上に設定した複数のテストポイントとに基づいて作成し、作成したテストパターンを用いたシミュレーションにより、上記テストポイントの中で故障を検出できない未検出故障ポイントを抽出し、該未検出故障ポイントについて、静止電源電流を測定したときにその故障を検出可能とする論理値の組み合わせを与えるテストステップを上記テストパターンから選択し、該未検出故障ポイントについては、静止電源電流を測定する一方、該未検出故障ポイント以外のテストポイントでは、論理機能テストを行う構成である。

0168

それゆえ、論理機能テスト用に作成したテストパターンを流用することにより、テストパターンの準備に必要な処理を簡素化することができると共に、その処理時間を短縮することができる。さらに、論理機能テストより時間を要する静止電源電流の測定を、未検出故障ポイントに絞って実施するため、全てのテストポイントについて静止電源電流の測定のみによって故障を検出する場合より、はるかに試験時間を短縮することができる。その上、論理機能テストに加えて静止電源電流の測定を行う結果、論理機能テストによる故障検出率を確実に向上させることができるという種々の効果を併せて奏する。

0169

請求項2の発明に係る集積回路の試験方法は、以上のように、請求項1に記載の構成に加えて、静止電源電流の測定に用いるテストステップの数が最小となるように、上記テストパターンからテストステップを選択する構成である。

0170

それゆえ、1つの未検出故障ポイントに対して、静止電源電流の測定によって故障を検出できるテストステップが複数該当する場合に、同一の未検出故障ポイントに対して、静止電源電流の測定による重複した試験を行うことを回避することができる。これにより、請求項1に記載の試験方法より、試験時間を一層短縮することができるという効果を奏する。

0171

請求項3の発明に係る集積回路の試験方法は、以上のように、請求項1または2に記載の構成に加えて、上記テストステップを上記テストパターンから選択する際に、さらに、各テストステップ毎に、静止電源電流の測定によって故障を検出できる未検出故障ポイントの数をカウントし、カウント値が最大となるテストステップを選択すると共に、選択したテストステップによって検出可能となる未検出故障ポイントを次のカウントから除外することを繰り返す構成である。

0172

それゆえ、選択した1つのテストステップで、できる限り多くの未検出故障ポイントの故障の有無を検査できる上、次に選択するテストステップが、既に選択済みのテストステップと重複する未検出故障ポイントを検査するといった無駄を回避することができるので、請求項1に記載の試験方法より、試験時間を一層短縮することができると共に、請求項2に記載の試験方法をより具体化した試験方法を提供することができるという効果を奏する。

0173

請求項4の発明に係る集積回路の試験装置は、以上のように、論理値の組み合わせが互いに異なる複数のテストステップから構成された論理機能テスト用のテストパターンを、検査対象の集積回路の構成と集積回路上に設定した複数のテストポイントとに基づいて作成するテストパターン作成手段と、作成したテストパターンを用いたシミュレーションにより、上記テストポイントの中で故障を検出できない未検出故障ポイントを抽出する故障シミュレーション手段と、該未検出故障ポイントについて、静止電源電流を測定したときにその故障を検出可能とする論理値の必要最小限の組み合わせを求める故障検出条件設定手段と、上記テストパターンを上記集積回路に入力したときに、各テストポイントが示す論理値を各テストステップ毎に判断する論理シミュレーション手段と、上記故障検出条件設定手段が求めた論理値の組み合わせと、論理シミュレーション手段が求めた各テストポイントの論理値とを比較することにより、静止電源電流の測定に用いるテストステップの数が最小となるように、上記テストパターンからテストステップを選択するテストパターン選択手段とを備えている構成である。

0174

それゆえ、選択したテストステップを用いて静止電源電流の測定を行って、論理機能テストでは検出できない故障を検出するので、テストパターンを用いて論理機能テストのみを行う場合に比べて、故障検出率を確実に向上させることができる。加えて、論理機能テスト用に作成したテストパターンを流用することにより、テストパターンの準備に必要な処理を簡素化することができると共に、テストパターンの準備に要する処理時間を短縮することができる。さらに、論理機能テストより時間を要する静止電源電流の測定を、未検出故障ポイントに絞って実施するため、全てのテストポイントについて静止電源電流の測定のみによって故障を検出する場合より、はるかに試験時間を短縮することができるという種々の効果を併せて奏する。

0175

請求項5の発明に係る集積回路の試験装置は、以上のように、請求項4に記載の構成に加えて、上記テストパターン選択手段が、静止電源電流の測定によって故障を検出できる未検出故障ポイントの数が多いテストステップから順に選択する場合、既に選択し終えたテストステップを用いた静止電源電流の測定によって検出可能となる未検出故障ポイントを、次のテストステップの選択から除外するためのマスクデータを生成するマスクデータ生成手段を備え、テストパターン選択手段が全てのテストステップの選択を終了した時点の最終的なマスクデータに基づいて、静止電源電流の測定によっても検出できない未検出故障ポイントを判定する未検出故障判定手段が、上記マスクデータ生成手段に接続されている構成である。

0176

それゆえ、静止電源電流の測定に用いるテストステップを選択するのに用意したマスクデータを利用して、静止電源電流の測定によっても検出できない未検出故障の位置と状態とを特定するので、そのような最終的に未検出となる故障の位置および状態の特定を、非常に簡単に処理することができるという効果を、請求項4の構成による効果に加えて奏する。

図面の簡単な説明

0177

図1本発明に係る集積回路の試験装置の一構成例を示す機能ブロック図である。
図2本発明に係る集積回路の試験方法の一形態に関し、全体の大まかな処理の流れを示すフローチャートである。
図3図1に示すIDDQテストパターン選択部の内部構成例を示すブロック図である。
図4本発明の試験方法を適用する集積回路の具体例を示す回路図である。
図5(a)(b)は、MOSトランジスタにより構成されるNAND回路の回路図である。
図6(a)(b)は、MOSトランジスタにより構成されるNOR回路の回路図である。
図7本発明に係る集積回路の試験方法における処理の流れの一形態を示すフローチャートである。
図8図7のS18において、IDDQテストに用いるテストステップを選択する処理の流れを示すフローチャートである。
図9本発明に係る集積回路の試験方法による各テストステップのタイミングイメージを示す説明図である。
図10機能テストパターンを元にしてIDDQテストパターンを作成する処理の従来例を示すフローチャートである。

--

0178

1試験装置
2テストパターン生成部(テストパターン作成手段)
3故障シミュレータ(故障シミュレーション手段)
5 IDDQ故障検出条件設定部(故障検出条件設定手段)
6論理シミュレータ(論理シミュレーション手段)
8 IDDQ故障検出可否判定部(テストパターン選択手段)
9 判定結果記憶部(テストパターン選択手段)
10IDDQテストパターン選択部(テストパターン選択手段)
25マスクパターン格納部(マスクデータ生成手段)
31未検出故障レポート出力部(未検出故障判定手段)
50論理回路(集積回路)
a入力側端子(テストポイント)
b 入力側端子(テストポイント)
c 入力側端子(テストポイント)
d 入力側端子(テストポイント)
e 入力側端子(テストポイント)
fノード(テストポイント)
g ノード(テストポイント)
h ノード(テストポイント)
z出力側端子(テストポイント)

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