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技術 IC試験装置及び信号生成装置

出願人 株式会社日立製作所
発明者 大西富士夫折橋律郎林良彦
出願日 1997年1月10日 (20年9ヶ月経過) 出願番号 1997-003089
公開日 1998年7月31日 (19年2ヶ月経過) 公開番号 1998-197611
状態 特許登録済
技術分野 電力量計器;電力、力率の測定;試験、較正 電子回路の試験 電力、力率、電力量の測定;試験、較正 電子回路の試験
主要キーワード ピン回路 周期測定回路 良否判定回路 変動量検出 出力タイミング調整 波形生成データ 比較判定回路 エッジクロック

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図面 (20)

課題

信号伝搬時間の変動に応じて、エッジクロック信号出力タイミングを調整することにより、スキューの低減を図ったIC試験装置を提供する。

解決手段

原振2と、周期データ生成するテスト周期発生回路11と、周期データに従いエッジクロック信号を生成するエッジ発生回路12と、エッジクロック信号を基に試験信号を生成する波形生成回路13と、経路時間長測定回路17と、変動量測定回路18とを備える。経路時間長測定回路17は、試験開始前に、エッジ発生回路12−波形生成回路17間経路を含む閉ループ発振周期測定する。変動量測定回路18は、前記経路と略同じ回路構成発振閉ループを有し、経路時間長測定回路17で測定した発振周期に対する当該発振閉ループの発振周期の変動量に応じて、エッジクロック信号の出力タイミングを調整する。

背景

従来より、ICの試験IC試験装置が用いられている。IC試験装置は、被試験ICに試験信号印加し、当該被試験ICからの応答信号取り込むことで、当該応答信号の良否判定を行う。

ところで、被試験ICに印加する試験信号の生成、および被試験ICの応答信号の判定には、高い時間精度要求される。

以下に、従来のIC試験装置について説明する。

図15は従来のIC試験装置の概略構成図である。

図15に示す従来のIC試験装置は、被試験IC6の試験対象となるピンに各々接続されたピン回路71〜7N(以下、これ等をピン回路7とも称する)と、所定周期パルスを発生する原振8と、後述するテスト周期発生回路71で生成したテストクロック周期データで特定されるタイミングで、試験信号生成に必要なデータを出力するパターン発生回路9と、を備えている。

ピン回路7は、テストクロック周期データを生成するテスト周期発生回路71と、エッジ発生回路72と、波形生成回路73と、ドライバ74と、アナログコンパレータ75と、比較判定回路76と、を備えている。

エッジ発生回路72は、テスト周期発生回路71で生成したテストクロック周期データと、原振8からのクロック信号とを基に、エッジクロック信号を生成する。

波形生成回路73は、テスト周期発生回路71、エッジ発生回路72、およびパターン発生回路9からの信号を基に、試験信号を生成する。

ドライバ74は、波形生成回路73で生成した試験信号を所定電圧レベル増幅して、被試験IC6に印加する。

アナログコンパレータ75は、被試験IC6からの応答信号の電圧レベル所定値以上であるか否かを判定する。

比較判定回路76は、アナログコンパレータ75から出力された信号を、パターン発生回路9から出力されたデータと比較して、応答信号の良否判定を行う。

尚、図15では、エッジ発生回路72は1つしか設けられていないが、実際には、エッジクロック信号を、波形生成回路73に2つ、そして比較判定回路76に1つ、それぞれ入力するために、3つ設けられている。

次に、エッジ発生回路72について詳細に説明する。

図16はエッジ発生回路72の概略構成図である。

エッジ発生回路72は、図16に示すように、データ演算回路721と、AND回路722と、遅延回路723と、フリップフロップFF回路724a、724bと、一致検出回路725と、カウンタ726と、を有する。

データ演算回路721は、エッジクロック信号のタイミングデータを生成する。タイミングデータは、一致検出回路725に入力されるカウントデータE(f)ctと、遅延回路723に入力される遅延時間データE(f)dlyとからなる。

カウンタ726は、原振8から出力されたパルス数カウントする。

一致検出回路725は、カウンタ726のカウント値と、FF回路724bでラッチされたデータ演算回路721のカウントデータE(f)ctとを比較する。そして、両者が一致したときに一致信号(一致時に論理値H)を出力する。

図18は、エッジ発生回路72がエッジクロック信号を発生する動作を説明するためのタイミング図である。

図18において、原振8は、一定周期でパルスを発生させている。カウンタ726は、原振8のパルスに従ってカウントアップしている。

テスト周期発生回路71は、テストクロック周期データの出力回数に応じて、テストクロック周期データR(f)を生成する。

ここでは、テストクロック周期データの出力回数がnのときはR(n)=原振3周期分、n+1のときはR(n+1)=原振4周期分、n+tのときはR(n+t)=原振3+t周期分、というように、テストクロック周期データR(f)を変化させている。

データ演算回路721は、AND回路722から出力されるクロック信号に従い、一致検出回路725に入力するカウントデータE(f)ctと、遅延回路723に入力する遅延時間データE(f)dlyとを出力する。

ここで、データ演算回路721は、カウントデータE(f)ctを、テスト周期発生回路71が出力したテストクロック周期データに応じて生成している。

ここでは、AND回路722からのクロック信号を受けたときに、テストクロック周期データがR(n−1)の場合はE(n+1)ct=2、R(n)の場合はE(n+2)ct=3、R(n+t)の場合はE(n+2+t)ct=3+t、というように、カウントデータE(f)ctを変化させている。

また、データ演算回路721は、一定の遅延時間を示す遅延時間データE(f)dlyを生成している。

ここでは、AND回路722からのクロック信号を受けたときに、E(n+1)dly、E(n+2)dly、・・・、E(n+2+t)=0.5となるように、一定の遅延時間を示す遅延時間データE(f)dlyを生成している。

次に、エッジ発生回路72の動作について説明する。

先ず、データ演算回路721にAND回路722のクロック信号が入力されると、データ演算回路721は、上記の要領に従ってカウントデータE(f)ct、遅延時間データE(f)dlyを出力する。カウントデータE(f)ct及び遅延時間データE(f)dlyは、FF回路724bにより、AND回路722のクロック信号で1度ラッチされ、その後、各々、一致検出回路725及び遅延回路723に入力される。

次に、一致検出回路725は、FF回路724bから出力されたカウントデータE(f)ctと、カウンタ726のカウント値とを、比較する。そして、両者が一致したときに一致信号(一致時に論理値H)を出力する。

一致信号は、FF回路724により、原振8のパルスに同期して出力され、AND回路722に入力される。これにより、原振8のパルスが、一致検出回路725が一致信号を出力するタイミングで、1クロック分だけAND回路722から出力される。

次に、遅延回路723は、AND回路722から出力されたクロック信号を、FF回路724bから出力された遅延時間データE(f)dlyによって特定される時間、遅延させる。これにより、エッジクロック信号を出力する。

このようにすることで、エッジクロック信号を、テスト周期発生回路71のテストクロック周期データに応じた周期で生成する。

尚、図16に示すエッジ発生回路72では、図18に示すように、AND回路722からクロック信号が出力されると、FF回路724bから出力される遅延時間データE(f)dlyが次のものに切り替わるが、遅延回路723は、AND回路722のクロック信号が当該遅延回路723を通過するまで、切り替わる前の遅延時間データE(f)dlyを保持するようにしてある。

また、上述したように、エッジ発生回路72は、エッジクロック信号を、波形生成回路73に2つ、そして比較判定回路74に1つ、それぞれ入力するために、3つ設けられている。各エッジ発生回路72は、同じ周期のエッジクロック信号を、異なるタイミング(位相)で出力するようにしてある。

次に、波形生成回路73について詳細に説明する。

図17は波形生成回路73及び比較判定回路76の概略構成図である。

ここで、エッジクロック信号1〜3は、3つのエッジ発生回路72各々から出力されたエッジクロック信号を示す。

波形生成回路73は、図17に示すように、波形生成データ発生回路731と、被試験IC6に印加する試験信号のデスキューを行うための遅延回路732a〜732dと、AND回路及びOR回路からなる論理回路733a、733bと、フリップフロップ(FF)回路734と、を有する。

波形生成データ発生回路731は、パターン発生回路9から出力された波形生成用データに従い、試験信号生成データを出力する。

遅延回路732a、732cは、エッジクロック信号1の出力タイミング調節して、被試験IC6に印加する試験信号のスキューを調整する。

遅延回路732b、732dは、エッジクロック信号2の出力タイミングを調節して、被試験IC6に印加する試験信号のスキューを調整する。

次に、波形生成回路73の動作について説明する。

図19は波形生成回路73が試験信号を出力する動作を説明するためのタイミング図である。

先ず、波形生成データ発生回路731は、パターン発生回路9から出力された波形生成用データに従い、試験信号生成データを出力する。

ここで、図19に示す試験信号生成データAが、論理回路733aの入力B、入力Dを各々論理値H、論理値L、そして、論理回路733bの入力B、入力Dを各々論理値L、論理値Hとするようなデータである場合、論理回路733aは、遅延回路732aからエッジクロック信号1が出力されたときにのみ、論理値Lを出力する
これを受けて、FF回路734は、図19に示すように、論理回路733aの出力信号(論理値L)でセットされ、試験信号(論理値H)を出力する。

一方、論理回路733bは、遅延回路732dからエッジクロック信号2が出力されたときにのみ、論理値Lを出力する。

これを受けて、FF回路734は、図19に示すように、論理回路733bの出力信号(論理値L)によりリセットされ、試験信号の出力を停止(論理値L)する。

これにより、RZ(Return to Zero)波形の試験信号を出力する。

このように、波形生成回路731は、波形生成データ発生回路731で生成した試験信号生成データにより、論理回路733a、733bを通過させるエッジクロック信号を選択し、当該選択されたエッジクロック信号を基に、試験信号を生成する。

尚、波形生成回路73で生成された試験信号は、ドライバ74で所定電圧レベルに増幅され、被試験IC6に印加される。通常、ドライバ74には、ドライバをオンするのかオフするのかを制御する信号を用いるが、ここでは、省略している。

次に、比較判定回路76について詳細に説明する。

比較判定回路76は、図17に示すように、遅延回路761と、フリップフロップ(FF)回路762と、良否比較回路763と、を有する。

遅延回路761は、エッジクロック信号3を所定時間遅延させる。

FF回路762は、遅延回路761から出力されたエッジクロック信号3に従い、アナログコンパレータ75を介して送られてきた被試験IC6の応答信号をラッチする。

良否判定回路763は、FF回路762でラッチした応答信号のレベルを、パターン発生回路9から送られてきた期待値データとを比較する。これにより、応答信号の良否判定を行う。

概要

信号の伝搬時間の変動に応じて、エッジクロック信号の出力タイミングを調整することにより、スキューの低減を図ったIC試験装置を提供する。

原振2と、周期データを生成するテスト周期発生回路11と、周期データに従いエッジクロック信号を生成するエッジ発生回路12と、エッジクロック信号を基に試験信号を生成する波形生成回路13と、経路時間長測定回路17と、変動量測定回路18とを備える。経路時間長測定回路17は、試験開始前に、エッジ発生回路12−波形生成回路17間経路を含む閉ループ発振周期測定する。変動量測定回路18は、前記経路と略同じ回路構成発振閉ループを有し、経路時間長測定回路17で測定した発振周期に対する当該発振閉ループの発振周期の変動量に応じて、エッジクロック信号の出力タイミングを調整する。

目的

本発明は、上記事情に鑑みてなされたものであり、本発明の目的は、高い時間精度を持った信号が通過する経路の伝搬時間の変動に応じて、エッジクロック信号の出力タイミングを調整することにより、スキュー低減を図ったIC試験装置を提供することにある。

また、本発明の他の目的は、高い時間精度を必要とする信号を生成する信号生成装置を提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

所定周期パルスを発生するパルス発生手段と、予め定められた基準に従いエッジクロック周期データ生成する周期データ生成手段と、前記周期データ生成手段で生成した周期データに従って前記パルス発生手段のパルスを抽出し、エッジクロック信号を生成する試験信号用エッジクロック発生手段と、前記試験信号用エッジクロック発生手段で生成したエッジクロック信号を基に、被試験ICに印加する試験信号を生成する試験信号生成手段と、を備え、前記被試験ICの前記試験信号に対する応答信号良否判定を行うIC試験装置であって、前記試験信号を前記試験信号生成手段から所定のタイミング出力するために、前記エッジクロック信号の前記試験信号用エッジクロック発生手段からの出力タイミングを、前記試験信号を生成するための信号伝搬する経路での、当該信号の伝搬時間の変動量に応じて調整する出力タイミング調整手段を備えることを特徴とするIC試験装置。

請求項2

請求項1において、前記出力タイミング調整手段は、前記経路と略同じ回路構成で形成された、発振する閉ループと、前記閉ループの発振周期測定する第一の周期測定手段と、前記第一の周期検出手段で測定した発振周期と予め用意された基準周期との差に応じて、前記エッジクロック信号の前記試験信号用エッジクロック発生手段からの出力を遅延させる遅延手段と、を有することを特徴とするIC試験装置。

請求項3

請求項2において、被試験ICの試験開始に先立って、前記経路を閉じることで発振させる発振手段と、前記発振手段により発振した前記経路の発振周期を測定する第二の周期測定手段と、を有し、前記基準周期は、前記第二の周期測定手段で測定した発振周期であることを特徴とするIC試験装置。

請求項4

請求項1、2又は3において、前記周期データ生成手段で生成した周期データに従って前記パルス発生手段のパルスを抽出し、エッジクロック信号を生成する判定用エッジクロック発生手段と、前記判定用エッジクロック発生手段で生成したエッジクロック信号に従って、前記被試験ICの応答信号の良否判定を行う良否判定手段と、前記応答信号の良否判定を所定のタイミングで行うために、前記エッジクロック信号の前記判定用エッジクロック発生手段からの出力タイミングを、前記良否判定を行うための信号が伝搬する経路での、当該信号の伝搬時間の変動量に応じて調整する判定タイミング調整手段と、を備えることを特徴とするIC試験装置。

請求項5

所定周期でパルスを発生するパルス発生手段と、予め定められた基準に従いエッジクロックの周期データを生成する周期データ生成手段と、前記周期データ生成手段で生成した周期データに従って前記パルス発生手段のパルスを抽出し、エッジクロック信号を生成するエッジクロック発生手段と、前記エッジクロック発生手段で生成したエッジクロック信号を基に所定の波形信号を生成する信号生成手段と、を備える信号生成装置であって、前記波形信号を前記信号生成手段から所定のタイミングで出力するために、前記エッジクロック信号の前記エッジクロック発生手段からの出力タイミングを、前記波形信号を生成するための信号が伝搬する経路での、当該信号の伝搬時間の変動量に応じて調整する出力タイミング調整手段を備えることを特徴とする信号生成装置。

技術分野

0001

本発明は、高い時間精度を必要とする信号生成装置、特に、被試験ICに試験信号印加し、当該被試験ICからの応答信号取り込むことで、当該応答信号の良否判定を行うIC試験装置に関するものである。

背景技術

0002

従来より、ICの試験にIC試験装置が用いられている。IC試験装置は、被試験ICに試験信号を印加し、当該被試験ICからの応答信号を取り込むことで、当該応答信号の良否判定を行う。

0003

ところで、被試験ICに印加する試験信号の生成、および被試験ICの応答信号の判定には、高い時間精度が要求される。

0004

以下に、従来のIC試験装置について説明する。

0005

図15は従来のIC試験装置の概略構成図である。

0006

図15に示す従来のIC試験装置は、被試験IC6の試験対象となるピンに各々接続されたピン回路71〜7N(以下、これ等をピン回路7とも称する)と、所定周期パルスを発生する原振8と、後述するテスト周期発生回路71で生成したテストクロック周期データで特定されるタイミングで、試験信号生成に必要なデータを出力するパターン発生回路9と、を備えている。

0007

ピン回路7は、テストクロック周期データを生成するテスト周期発生回路71と、エッジ発生回路72と、波形生成回路73と、ドライバ74と、アナログコンパレータ75と、比較判定回路76と、を備えている。

0008

エッジ発生回路72は、テスト周期発生回路71で生成したテストクロック周期データと、原振8からのクロック信号とを基に、エッジクロック信号を生成する。

0009

波形生成回路73は、テスト周期発生回路71、エッジ発生回路72、およびパターン発生回路9からの信号を基に、試験信号を生成する。

0010

ドライバ74は、波形生成回路73で生成した試験信号を所定電圧レベル増幅して、被試験IC6に印加する。

0011

アナログコンパレータ75は、被試験IC6からの応答信号の電圧レベル所定値以上であるか否かを判定する。

0012

比較判定回路76は、アナログコンパレータ75から出力された信号を、パターン発生回路9から出力されたデータと比較して、応答信号の良否判定を行う。

0013

尚、図15では、エッジ発生回路72は1つしか設けられていないが、実際には、エッジクロック信号を、波形生成回路73に2つ、そして比較判定回路76に1つ、それぞれ入力するために、3つ設けられている。

0014

次に、エッジ発生回路72について詳細に説明する。

0015

図16はエッジ発生回路72の概略構成図である。

0016

エッジ発生回路72は、図16に示すように、データ演算回路721と、AND回路722と、遅延回路723と、フリップフロップFF回路724a、724bと、一致検出回路725と、カウンタ726と、を有する。

0017

データ演算回路721は、エッジクロック信号のタイミングデータを生成する。タイミングデータは、一致検出回路725に入力されるカウントデータE(f)ctと、遅延回路723に入力される遅延時間データE(f)dlyとからなる。

0018

カウンタ726は、原振8から出力されたパルス数カウントする。

0019

一致検出回路725は、カウンタ726のカウント値と、FF回路724bでラッチされたデータ演算回路721のカウントデータE(f)ctとを比較する。そして、両者が一致したときに一致信号(一致時に論理値H)を出力する。

0020

図18は、エッジ発生回路72がエッジクロック信号を発生する動作を説明するためのタイミング図である。

0021

図18において、原振8は、一定周期でパルスを発生させている。カウンタ726は、原振8のパルスに従ってカウントアップしている。

0022

テスト周期発生回路71は、テストクロック周期データの出力回数に応じて、テストクロック周期データR(f)を生成する。

0023

ここでは、テストクロック周期データの出力回数がnのときはR(n)=原振3周期分、n+1のときはR(n+1)=原振4周期分、n+tのときはR(n+t)=原振3+t周期分、というように、テストクロック周期データR(f)を変化させている。

0024

データ演算回路721は、AND回路722から出力されるクロック信号に従い、一致検出回路725に入力するカウントデータE(f)ctと、遅延回路723に入力する遅延時間データE(f)dlyとを出力する。

0025

ここで、データ演算回路721は、カウントデータE(f)ctを、テスト周期発生回路71が出力したテストクロック周期データに応じて生成している。

0026

ここでは、AND回路722からのクロック信号を受けたときに、テストクロック周期データがR(n−1)の場合はE(n+1)ct=2、R(n)の場合はE(n+2)ct=3、R(n+t)の場合はE(n+2+t)ct=3+t、というように、カウントデータE(f)ctを変化させている。

0027

また、データ演算回路721は、一定の遅延時間を示す遅延時間データE(f)dlyを生成している。

0028

ここでは、AND回路722からのクロック信号を受けたときに、E(n+1)dly、E(n+2)dly、・・・、E(n+2+t)=0.5となるように、一定の遅延時間を示す遅延時間データE(f)dlyを生成している。

0029

次に、エッジ発生回路72の動作について説明する。

0030

先ず、データ演算回路721にAND回路722のクロック信号が入力されると、データ演算回路721は、上記の要領に従ってカウントデータE(f)ct、遅延時間データE(f)dlyを出力する。カウントデータE(f)ct及び遅延時間データE(f)dlyは、FF回路724bにより、AND回路722のクロック信号で1度ラッチされ、その後、各々、一致検出回路725及び遅延回路723に入力される。

0031

次に、一致検出回路725は、FF回路724bから出力されたカウントデータE(f)ctと、カウンタ726のカウント値とを、比較する。そして、両者が一致したときに一致信号(一致時に論理値H)を出力する。

0032

一致信号は、FF回路724により、原振8のパルスに同期して出力され、AND回路722に入力される。これにより、原振8のパルスが、一致検出回路725が一致信号を出力するタイミングで、1クロック分だけAND回路722から出力される。

0033

次に、遅延回路723は、AND回路722から出力されたクロック信号を、FF回路724bから出力された遅延時間データE(f)dlyによって特定される時間、遅延させる。これにより、エッジクロック信号を出力する。

0034

このようにすることで、エッジクロック信号を、テスト周期発生回路71のテストクロック周期データに応じた周期で生成する。

0035

尚、図16に示すエッジ発生回路72では、図18に示すように、AND回路722からクロック信号が出力されると、FF回路724bから出力される遅延時間データE(f)dlyが次のものに切り替わるが、遅延回路723は、AND回路722のクロック信号が当該遅延回路723を通過するまで、切り替わる前の遅延時間データE(f)dlyを保持するようにしてある。

0036

また、上述したように、エッジ発生回路72は、エッジクロック信号を、波形生成回路73に2つ、そして比較判定回路74に1つ、それぞれ入力するために、3つ設けられている。各エッジ発生回路72は、同じ周期のエッジクロック信号を、異なるタイミング(位相)で出力するようにしてある。

0037

次に、波形生成回路73について詳細に説明する。

0038

図17は波形生成回路73及び比較判定回路76の概略構成図である。

0039

ここで、エッジクロック信号1〜3は、3つのエッジ発生回路72各々から出力されたエッジクロック信号を示す。

0040

波形生成回路73は、図17に示すように、波形生成データ発生回路731と、被試験IC6に印加する試験信号のデスキューを行うための遅延回路732a〜732dと、AND回路及びOR回路からなる論理回路733a、733bと、フリップフロップ(FF)回路734と、を有する。

0041

波形生成データ発生回路731は、パターン発生回路9から出力された波形生成用データに従い、試験信号生成データを出力する。

0042

遅延回路732a、732cは、エッジクロック信号1の出力タイミング調節して、被試験IC6に印加する試験信号のスキューを調整する。

0043

遅延回路732b、732dは、エッジクロック信号2の出力タイミングを調節して、被試験IC6に印加する試験信号のスキューを調整する。

0044

次に、波形生成回路73の動作について説明する。

0045

図19は波形生成回路73が試験信号を出力する動作を説明するためのタイミング図である。

0046

先ず、波形生成データ発生回路731は、パターン発生回路9から出力された波形生成用データに従い、試験信号生成データを出力する。

0047

ここで、図19に示す試験信号生成データAが、論理回路733aの入力B、入力Dを各々論理値H、論理値L、そして、論理回路733bの入力B、入力Dを各々論理値L、論理値Hとするようなデータである場合、論理回路733aは、遅延回路732aからエッジクロック信号1が出力されたときにのみ、論理値Lを出力する
これを受けて、FF回路734は、図19に示すように、論理回路733aの出力信号(論理値L)でセットされ、試験信号(論理値H)を出力する。

0048

一方、論理回路733bは、遅延回路732dからエッジクロック信号2が出力されたときにのみ、論理値Lを出力する。

0049

これを受けて、FF回路734は、図19に示すように、論理回路733bの出力信号(論理値L)によりリセットされ、試験信号の出力を停止(論理値L)する。

0050

これにより、RZ(Return to Zero)波形の試験信号を出力する。

0051

このように、波形生成回路731は、波形生成データ発生回路731で生成した試験信号生成データにより、論理回路733a、733bを通過させるエッジクロック信号を選択し、当該選択されたエッジクロック信号を基に、試験信号を生成する。

0052

尚、波形生成回路73で生成された試験信号は、ドライバ74で所定電圧レベルに増幅され、被試験IC6に印加される。通常、ドライバ74には、ドライバをオンするのかオフするのかを制御する信号を用いるが、ここでは、省略している。

0053

次に、比較判定回路76について詳細に説明する。

0054

比較判定回路76は、図17に示すように、遅延回路761と、フリップフロップ(FF)回路762と、良否比較回路763と、を有する。

0055

遅延回路761は、エッジクロック信号3を所定時間遅延させる。

0056

FF回路762は、遅延回路761から出力されたエッジクロック信号3に従い、アナログコンパレータ75を介して送られてきた被試験IC6の応答信号をラッチする。

0057

良否判定回路763は、FF回路762でラッチした応答信号のレベルを、パターン発生回路9から送られてきた期待値データとを比較する。これにより、応答信号の良否判定を行う。

発明が解決しようとする課題

0058

上記従来のIC試験装置において、原振8−エッジ発生回路72(AND回路722−遅延回路723)−波形生成回路73(遅延回路732a〜732d−論理回路733a、733b−FF回路734)−ドライバ74−被試験IC6を繋ぐ経路は、試験信号を被試験IC6に印加するために、高い時間精度を持った信号が通過する経路である。

0059

ところで、上記従来のIC試験装置では、全てのピン回路71〜7nにおいて、同じRZ波形の試験信号を、同一のタイミングで出力しようとした場合、ピン回路7を構成するデバイス特性のばらつき、あるいは、温度電圧等の動作環境の違いにより、ピン回路71〜7n間の時間精度にばらつきが生じる。

0060

このため、従来のIC試験装置では、波形生成回路73の遅延回路732a〜732dに、各ピン回路71〜7n間のスキュー調整用データを設定することで、時間精度のばらつきを調節している。

0061

たとえば、図20に示すように、ピン回路71、72から同一のタイミングで出力しようとした試験信号が、スキュー調整時間Tに対して、それぞれTskew1、Tskew2のスキューがある場合、遅延回路732a〜732dを用いて、試験信号がスキュー調整時間Tに出力されるように調整している。

0062

しかしながら、上記従来のIC試験装置では、遅延回路732a〜732dに設定する遅延時間をダイナミックに変化させることができない。

0063

このため、温度、電源電圧等の外部条件がダイナミックに変化した場合、これに応じてピン回路71〜7n間の時間精度のばらつきを調整することができないという問題がある。

0064

特に、従来のIC試験装置では、エッジクロック発生回路等の高い時間精度を必要とする回路を、周囲温度、電源電圧等の周囲条件での時間精度の悪化(被試験ICに印加する試験信号の各ピン回路間でのスキュー)の少ないバイポーラECLで構成していた。この種のIC試験装置に関連するものとしては、バイポーラECLでエッジ発生回路、波形生成回路、比較判定回路を構築した「1989International Test Conference(Page558〜566)」がある。

0065

しかし、近年では、多ピン化高精度化を図るため、パーピンアーキテクチャを採用する傾向にあり、これに伴い、バイポーラECLより、数倍以上の高集積化が可能であるCMOSデバイスを用いて、エッジクロック発生回路等の高い時間精度を必要とする回路を構成する方法が考えれている。

0066

しかしながら、CMOSデバイスは、バイポーラECLと比較した場合、温度、電源電圧の変動に対して、デバイスの信号伝搬時間が2倍以上変動する。

0067

したがって、CMOSデバイスを用いて、エッジクロック発生回路等の高い時間精度を必要とする回路を構成した場合、温度、電源電圧等の外部条件の変化に伴うピン回路間の時間精度のばらつきが、今まで以上に顕著になる。

0068

たとえば、上記従来のIC試験装置において、原振8−AND回路722−遅延回路723−遅延回路732a〜732d−論理回路733a、733bまでの経路(以下、経路Aと称する)をCMOSデバイスで構成した場合、IC試験装置の精度への悪影響は以下のようになる。

0069

経路Aの各ゲート伝搬遅延時間は、AND回路722で1ns、遅延回路723のオフセットで2ns、遅延回路723の遅延時間で3ns、遅延回路732a〜732dのオフセットで2ns、スキュー調整に設定した遅延時間で10ns、波形生成回路73で2nsとした場合、合計で20nsとなる。

0070

ここで、ある2つのピン回路(たとえばピン回路71と、ピン回路7n)に着目する。

0071

ピン回路71、7n各々の経路Aの伝搬時間が上記見積もりの20nsであった場合、ピン回路7nの経路Aの伝搬時間は、温度及び電源電圧の変動差により、実際には、上記見積もり時間から+5%の変動があったとする。

0072

この場合、ピン回路71と、ピン回路7nとの間で、20ns×0.5%(=1ns)のスキューが発生することになる。

0073

IC試験装置は、スキューの最大幅で時間精度を保証しており、たとえば0.5ns以下を保証するIC試験装置では、上記の場合、保証範囲を越えることとなる。

0074

このように、従来のIC試験装置では、高い時間精度を必要とする信号の伝搬時間変動の保証について、温度、電源電圧等の外部条件がダイナミックに変化した場合についてまでは考慮されていない。

0075

本発明は、上記事情に鑑みてなされたものであり、本発明の目的は、高い時間精度を持った信号が通過する経路の伝搬時間の変動に応じて、エッジクロック信号の出力タイミングを調整することにより、スキュー低減を図ったIC試験装置を提供することにある。

0076

また、本発明の他の目的は、高い時間精度を必要とする信号を生成する信号生成装置を提供することにある。

課題を解決するための手段

0077

上記課題を解決するために、本発明のIC試験装置は、所定周期でパルスを発生するパルス発生手段と、予め定められた基準に従いエッジクロックの周期データを生成する周期データ生成手段と、前記周期データ生成手段で生成した周期データに従って前記パルス発生手段のパルスを抽出し、エッジクロック信号を生成する試験信号用エッジクロック発生手段と、前記試験信号用エッジクロック発生手段で生成したエッジクロック信号を基に、被試験ICに印加する試験信号を生成する試験信号生成手段と、を備え、前記被試験ICの前記試験信号に対する応答信号の良否判定を行うIC試験装置であって、前記試験信号を前記試験信号生成手段から所定のタイミングで出力するために、前記エッジクロック信号の前記試験信号用エッジクロック発生手段からの出力タイミングを、前記試験信号を生成するための信号が伝搬する経路での、当該信号の伝搬時間の変動量に応じて調整する出力タイミング調整手段を備えることを特徴とする。

0078

本発明によれば、試験信号を試験信号生成手段から所定のタイミングで出力するために、前記試験信号を生成するための信号が伝搬する経路での、当該信号の伝搬時間の変動量に応じて、エッジクロック信号の試験信号用エッジクロック発生手段からの出力タイミングを調整するので、温度、電源電圧等の外部条件がダイナミックに変化した場合に、当該変化によって生じる前記経路の伝搬時間の変動により、試験信号の出力タイミングがずれるのを防止することができる。

0079

ここで、試験信号を生成するための信号が伝搬する経路とは、たとえば、前記周期データ生成手段の周期データに従って抽出された前記パルス発生手段のパルスが、エッジクロック信号を経て、最終的に試験信号となるまでの経路である。

0080

また、前記出力タイミング調整手段は、前記試験信号を生成するための信号が伝搬する経路と略同じ回路構成で形成された、発振する閉ループと、前記閉ループの発振周期測定する第一の周期測定手段と、前記第一の周期検出手段で測定した発振周期と予め用意された基準周期との差に応じて、前記エッジクロック信号の前記試験信号用エッジクロック発生手段からの出力を遅延させる遅延手段と、を有することが好ましい。

0081

また、本発明のIC試験装置において、前記周期データ生成手段で生成した周期データに従って前記パルス発生手段のパルスを抽出し、エッジクロック信号を生成する判定用エッジクロック発生手段と、前記判定用エッジクロック発生手段で生成したエッジクロック信号に従って、前記被試験ICの応答信号の良否判定を行う良否判定手段と、前記応答信号の前記良否判定を所定のタイミングで行うために、前記エッジクロック信号の前記判定用エッジクロック発生手段からの出力タイミングを、前記良否判定を行うための信号が伝搬する経路での、当該信号の伝搬時間の変動量に応じて調整する判定タイミング調整手段と、を設けてもよい。

0082

このようにすることで、温度、電源電圧等の外部条件がダイナミックに変化した場合に、当該変化によって生じる前記良否判定を行うための信号が伝搬する経路の伝搬時間の変動により、良否判定のタイミングがずれるのを防止することができる。

0083

また、本発明の信号生成装置は、所定周期でパルスを発生するパルス発生手段と、予め定められた基準に従いエッジクロックの周期データを生成する周期データ生成手段と、前記周期データ生成手段で生成した周期データに従って前記パルス発生手段のパルスを抽出し、エッジクロック信号を生成するエッジクロック発生手段と、前記エッジクロック発生手段で生成したエッジクロック信号を基に所定の波形信号を生成する信号生成手段と、を備える信号生成装置であって、前記波形信号を前記信号生成手段から所定のタイミングで出力するために、前記エッジクロック信号の前記エッジクロック発生手段からの出力タイミングを、前記波形信号を生成するための信号が伝搬する経路での、当該信号の伝搬時間の変動量に応じて調整する出力タイミング調整手段を備えることを特徴とする。

発明を実施するための最良の形態

0084

本発明の一実施形態について、図面を参照して説明する。

0085

図1は本発明の一実施形態であるIC試験装置の概略構成図である。

0086

本実施形態のIC試験装置は、図1に示すように、被試験IC5の試験対象となるピンに各々接続されたピン回路11〜1n(以下、これ等をピン回路1とも称する)と、所定周期のパルスを発生する原振2と、後述するテスト周期発生回路11で生成したテストクロック周期データで特定されるタイミングで、試験信号生成に必要なデータ(波形生成用データ)を出力するパターン発生回路3と、本実施形態のIC試験装置を構成する各回路を統括的に制御するCPU4と、を備えている。

0087

ピン回路1は、テスト周期発生回路11と、エッジ発生回路12と、波形生成回路13と、ドライバ14と、アナログコンパレータ15と、比較判定回路16と、経路時間長測定回路17と、変動量測定回路18と、を備えている。

0088

テスト周期発生回路11は、テストクロック周期データを生成する。

0089

エッジ発生回路12は、テスト周期発生回路11で生成したテストクロック周期データ、原振2からのクロック信号、および後述する変動量測定回路18で求めた補正率を基に、エッジクロック信号を生成する。

0090

波形生成回路13は、エッジ発生回路12のエッジクロック信号、およびパターン発生回路3の波形生成用データを基に、試験信号を生成する。

0091

ドライバ14は、波形生成回路73で生成した試験信号を所定電圧レベルに増幅して、被試験IC5に印加する。

0092

アナログコンパレータ15は、被試験IC5からの応答信号の電圧レベルが所定以上であるか否かを判定する。

0093

比較判定回路16は、アナログコンパレータ75から出力された信号を、パターン発生回路3から出力された期待値データと比較して、応答信号の良否判定を行う。

0094

経路時間長測定回路17は、ピン回路1を構成する各回路の経路のうち、高い時間精度を必要とする信号が通過する経路について、当該経路を当該信号が通過するのに要する伝搬時間(以下、経路時間長とも称する)を測定する。

0095

尚、高い時間精度を必要とする信号が通過する経路が如何なるものであるかについては、後述する。

0096

変動量測定回路18は、前記高い時間精度を必要とする信号が通過する経路の経路時間長の変化を検知する。そして、所定の時間精度以下で試験信号を発生するための補正率を演算する。

0097

尚、ピン回路1を構成する各回路は、1つのLSIに作り込むことが可能である。本実施形態では、エッジ発生回路12、波形生成回路13、比較判定回路16、経路時間長測定回路17、および変動量測定回路18を、同じLSI内に作り込んだ例について説明する。

0098

また、図1では、エッジ発生回路12は1つしか設けられていないが、実際には、エッジクロック信号を、波形生成回路13に2つ、そして比較判定回路14に1つ、それぞれ入力するために、3つ設けられている。

0099

次に、エッジ発生回路12について詳細に説明する。

0100

図2はエッジ発生回路12の概略構成図、図3図2に示す補正演算回路127の概略構成図である。

0101

エッジ発生回路12は、図2に示すように、データ演算回路121と、AND回路122と、遅延回路123と、フリップフロップ(FF)回路124a、124bと、一致検出回路125と、カウンタ126と、補正演算回路127と、を有する。

0102

データ演算回路121は、エッジクロック信号のタイミングデータAを生成する。タイミングデータAは、カウントデータE(f)ctと遅延時間データE(f)dlyとからなる。

0103

補正演算回路127は、後述する変動量測定回路18で求めた補正率に基づいて、データ演算回路121で生成した遅延時間データE(f)dlyを補正する。そして、当該補正した遅延時間データE′(f)dlyと、データ演算回路121で生成したカウントデータE(f)ctとを、タイミングデータBとして出力する。

0104

補正演算回路127は、図3に示すように、レジスタ127aと、加算器127bと、乗算器127cと、加算減算器127dと、を有する。

0105

補正演算回路127は、先ず、加算器127bにおいて、データ演算回路121で生成した遅延時間データE(f)dlyに、レジスタ127aに格納された値Toffを加算する。

0106

次に、乗算器127cにおいて、加算器127bで得られた値に、後述する変動量測定回路18で求めた補正率を乗算することで、補正データAmを求める。

0107

その後、加算/減算器127dにおいて、データ演算回路121で生成した遅延時間データE(f)dlyに補正データAmを加算することで、遅延回路123に入力する遅延時間データE′(f)dlyを求める。そして、遅延時間データE′(f)dlyと、データ演算回路121で生成したカウントデータE(f)ctとからなるタイミングデータBを出力する。

0108

カウンタ126は、原振2から出力されたパルス数をカウントする。

0109

一致検出回路125は、カウンタ126のカウント値と、FF回路124bでラッチされたデータ演算回路121のカウントデータE(f)ctとを比較する。そして、両者が一致したときに一致信号(一致時に論理値H)を出力する。

0110

図4は、エッジ発生回路12がエッジクロック信号を発生する動作を説明するためのタイミング図である。

0111

図4において、原振2は、一定周期でパルスを発生させている。カウンタ126は、原振2のパルスに従ってカウントアップしている。

0112

テスト周期発生回路11は、テストクロック周期データの出力回数に応じて、テストクロック周期データR(f)を生成する。

0113

ここでは、テストクロック周期データの出力回数がnのときはR(n)=原振3周期分、n+1のときはR(n+1)=原振4周期分、n+tのときはR(n+t)=原振3+t周期分、というように、テストクロック周期データR(f)を変化させている。

0114

データ演算回路121は、AND回路122から出力されるクロック信号に従い、カウントデータE(f)ctと、遅延時間データE(f)dlyとを出力する。

0115

ここで、データ演算回路121は、カウントデータE(f)ctを、テスト周期発生回路71が出力したテストクロック周期データに応じて生成している。

0116

ここでは、AND回路122からのクロック信号を受けたときに、テストクロック周期データがR(n−1)の場合はE(n+1)ct=2、R(n)の場合はE(n+2)ct=3、R(n+t)の場合はE(n+2+t)ct=3+t、というように、カウントデータE(f)ctを変化させている。

0117

また、データ演算回路721は、遅延時間を示す遅延時間データE(f)dlyを生成している。

0118

ここでは、AND回路722からのクロック信号を受けたときに、E(n+1)dly、E(n+2)dly、・・・、E(n+2+t)=0.5となるように、一定の遅延時間を示す遅延時間データE(f)dlyを生成している。

0119

FF回路124bは、AND回路722からのクロック信号に従い、データ演算回路121で生成されたカウントデータE(f)ctと、補正演算回路127で補正された遅延時間データE′(f)dlyとを、ラッチする。

0120

次に、エッジ発生回路12の動作について説明する。

0121

先ず、データ演算回路121にAND回路122のクロック信号が入力されると、データ演算回路121は、上記の要領に従ってカウントデータE(f)ct、遅延時間データE(f)dlyを出力する。

0122

次に、補正演算回路127は、データ演算回路121で生成された遅延時間データE(f)dlyを上記の要領に従って補正することで、遅延時間データE′(f)dlyを出力する。

0123

データ演算回路121で生成されたカウントデータE(f)ctと、補正演算回路127で補正された遅延時間データE′(f)dlyとは、FF回路124bにより、AND回路122のクロック信号で1度ラッチされ、その後、各々、一致検出回路125及び遅延回路123に入力される。

0124

次に、一致検出回路125は、FF回路124bから出力されたカウントデータE(f)ctと、カウンタ126のカウント値とを、比較する。そして、両者が一致したときに一致信号(一致時に論理値H)を出力する。

0125

一致信号は、FF回路124により、原振2のパルスに同期して出力され、AND回路122に入力される。これにより、原振2のパルスが、一致検出回路125が一致信号を出力するタイミングで、1クロック分だけAND回路122から出力される。

0126

次に、遅延回路123は、AND回路122から出力されたクロック信号を、FF回路124bから出力された遅延時間データE′(f)dlyによって特定される時間、遅延させる。これにより、エッジクロック信号を出力する。

0127

このようにすることで、エッジクロック信号を、テスト周期発生回路11のテストクロック周期データに応じた周期で生成する。

0128

尚、図2に示すエッジ発生回路12では、図4に示すように、AND回路122からクロック信号が出力されると、FF回路124bから出力される遅延時間データE′(f)dlyが次のものに切り替わるが、遅延回路123は、AND回路122のクロック信号が、当該遅延回路123を通過するまで、切り替わる前の遅延時間データE′(f)dlyを保持するようにしてある。

0129

また、上述したように、本実施形態では、エッジクロック信号を、波形生成回路13に2つ、そして比較判定回路14に1つ、それぞれ入力するために、3つのエッジ発生回路12を設けている。各エッジ発生回路12は、同じ周期のエッジクロック信号を、異なるタイミング(位相)で出力するようにしてある。

0130

次に、波形生成回路13について詳細に説明する。

0131

図5は波形生成回路13の概略構成図である。

0132

ここで、エッジクロック信号1、2は、上述した3つのエッジ発生回路12のうちの2つから出力されたエッジクロック信号を示す。

0133

波形生成回路13は、図5に示すように、波形生成データ発生回路131と、被試験IC5に印加する試験信号のデスキューを行うための遅延回路132a〜132dと、AND回路及びOR回路からなる論理回路133a、133bと、フリップフロップ(FF)回路134と、を有する。

0134

波形生成データ発生回路131は、パターン発生回路3から出力された波形生成用データに従い、試験信号生成データを出力する。

0135

遅延回路132a、132cは、エッジクロック信号1の出力タイミングを調節して、被試験IC5に印加する試験信号のスキューを調整する。

0136

遅延回路132b、132dは、エッジクロック信号2の出力タイミングを調節して、被試験IC5に印加する試験信号のスキューを調整する。

0137

次に、波形生成回路13の動作について説明する。

0138

図6は波形生成回路13が試験信号を出力する動作を説明するためのタイミング図である。

0139

先ず、波形生成データ発生回路131は、パターン発生回路3から出力された波形生成用データに従い、試験信号生成データを出力する。

0140

ここで、図6に示す試験信号生成データAが、論理回路133aの入力B、入力Dを各々論理値H、論理値L、そして、論理回路133bの入力B、入力Dを各々論理値L、論理値Hとするようなデータである場合、論理回路133aは、遅延回路132aからエッジクロック信号1が出力されたときにのみ、論理値Lを出力するこれを受けて、FF回路134は、図6に示すように、論理回路133aの出力信号(論理値L)でセットされ、試験信号(論理値H)を出力する。

0141

一方、論理回路133bは、遅延回路132dからエッジクロック信号2が出力されたときにのみ、論理値Lを出力する。

0142

これを受けて、FF回路134は、図6に示すように、論理回路133bの出力信号(論理値L)によりリセットされ、試験信号の出力を停止(論理値L)する。

0143

これにより、RZ(Return to Zero)波形の試験信号を出力する。

0144

このように、波形生成回路131は、波形生成データ発生回路131で生成した試験信号生成データにより、論理回路133a、133bを通過させるエッジクロック信号を選択し、当該選択されたエッジクロック信号を基に、試験信号を生成する。

0145

尚、波形生成回路13で生成された試験信号は、ドライバ14で所定電圧レベルに増幅され、被試験IC5に印加される。通常、ドライバ14には、ドライバをオンするのかオフするのかを制御する信号を用いるが、ここでは、省略している。

0146

次に、比較判定回路16について詳細に説明する。

0147

図7は比較判定回路16の概略構成図である。

0148

ここで、エッジクロック信号3は、上述した3つのエッジ発生回路12のうちの1つ(波形生成回路13に入力されるエッジクロック信号1、2を出力する2つのエッジ発生回路12以外のエッジ発生回路12)から出力されたエッジクロック信号を示す。

0149

比較判定回路16は、図7に示すように、遅延回路161と、フリップフロップ(FF)回路162と、良否比較回路163と、を有する。

0150

FF回路162は、遅延回路161から出力されたエッジクロック信号3に従い、アナログコンパレータ75を介して送られてきた被試験IC5の応答信号をラッチする。

0151

良否判定回路163は、FF回路162でラッチした応答信号のレベルを、パターン発生回路3から送られてきた期待値データとを比較する。これにより、応答信号の良否判定を行う。

0152

遅延回路161は、被試験IC5から出力された応答信号の判定タイミングについて、ピン回路11〜1n間のスキュー調整を行うために用いる。比較判定回路16では、良否の判定タイミングとしてエッジクロック信号3を使用している。このため、エッジクロック信号を所定時間遅延させている。

0153

たとえば、ピン回路11〜1n各々に、同一タイミングでL→Hレベルに変化するような応答信号が、被試験IC5から入力された場合に、当該レベルの変化を、同一タイミングで判定できるように、遅延回路131の遅延量を設定する。

0154

次に、経路時間長測定回路17について詳細に説明する。

0155

図8は経路時間長測定回路17の概略構成図である。

0156

経路時間長測定回路17は、上述したように、高い時間精度を必要とする信号が通過する経路について、当該信号が当該経路を通過するのに要する伝搬時間(経路時間長)を測定するためのものである。

0157

ここで、高い時間精度を必要とする信号が通過する経路としては、被試験IC5に試験信号を印加するために高い時間精度を必要とする信号が通過する経路と、被試験IC5からの応答信号をラッチするために高い時間精度を必要とする信号が通過する経路とがある。

0158

本実施形態では、図8に示すように、前者として、原振2−エッジ発生回路12(AND回路122−遅延回路123)−波形生成回路13(遅延回路132a〜132d−論理回路133a、133b)を繋ぐ経路(以下、経路Bと称する)の経路時間長を測定し、後者として、原振2−エッジ発生回路12(AND回路122−遅延回路123)−比較判定回路16(遅延回路161)を繋ぐ経路(以下、経路Cと称する)の経路時間長を測定するものについて説明する。

0159

経路時間長測定回路17は、図8に示すように、選択器171a〜171cと、周期測定回路172a〜172cと、インバータ173と、を備えている。

0160

選択器171aは、図1に示すCPU4の指令に基づき、エッジクロック信号1を出力するエッジ発生回路12のAND回路122の入力を、所定期間、原振2の出力から波形生成回路13の論理回路133aの出力へ切り替える。

0161

これにより、エッジクロック信号1を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループを形成する。

0162

選択器171bは、図1に示すCPU4の指令に基づき、エッジクロック信号2を出力しているエッジ発生回路12のAND回路122の入力を、所定期間、原振2の出力から波形生成回路13の論理回路133bの出力へ切り替える。

0163

これにより、エッジクロック信号2を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループを形成する。

0164

選択器171cは、図1に示すCPU4の指令に基づき、エッジクロック信号3を出力しているエッジ発生回路12のAND回路122の入力を、所定期間、原振2の出力から比較判定回路16の遅延回路161の出力へ切り替える。

0165

これにより、経路Cの閉ループを形成する。

0166

周期測定回路172aは、選択器171aによって形成された経路Bの閉ループの発振周期を測定する。

0167

周期測定回路172bは、選択器171bによって形成された経路Bの閉ループの発振周期を測定する。

0168

周期測定回路172cは、選択器171cによって形成された経路Cの閉ループの発振周期を測定する。

0169

たとえば、閉ループの経路時間長がToffの場合、当該閉ループの発振周期はToff×2となる。したがって、周期測定回路172a〜172cで計測した発振周期により、閉ループの経路時間長が求まる。この計算は、CPU4で行う。

0170

尚、経路時間長測定回路17は、上述したように、高い時間精度を必要とする信号が通過する経路について、当該信号が当該経路を通過するのに要する伝搬時間(経路時間長)を測定することを目的としている。

0171

しかしながら、周期測定回路172a〜172cで測定した発振周期から求まる経路時間長は、経路そのものではなく、当該経路を含む閉ループの経路時間長である。

0172

すなわち、周期測定回路172aで測定した発振周期から求まる経路時間長を例にとれば、選択器171aによって形成された経路Bに、波形生成回路13の論理回路133a−周期測定回路172a−選択器171a間を繋ぐ経路の経路時間長が余分に加算されることになる。

0173

このため、周期測定回路172a〜172cで測定した発振周期から求まる経路時間長と、測定対象である経路の実際の経路時間長との差を、できるだけ少なくするために、以下の点に留意すべきである。

0174

余分な経路をできるだけ短くする。たとえば、選択器171aによって形成された経路Bの閉ループであれば、波形生成回路13の論理回路133a−周期測定回路172a−選択器171a間を繋ぐ経路をできるだけ短くする。

0175

あるいは、回路シミュレーション等を用いて、余分な経路の経路時間長を予め算出しておき、CPU4において、周期測定回路172a〜172cで計測した発振周期から求めた経路時間長から前記余分な経路の経路時間長を差し引くようにする。

0176

選択器171a〜選択器171cにおいて、2つの入力(図8に示すF、G)の伝搬遅延時間が、できるだけ同じになるようにゲートを構成する。あるいは、ゲートを接続するための配線等長にする。

0177

次に、経路時間長測定回路17の動作について説明する。

0178

本実施形態のIC試験装置に電源投入されると、CPU4は経路時間長測定回路17に指令を出す。これを受けて、経路時間長測定回路17は、先ず、図8に示すように、選択器171aの接続を切り換えて、エッジクロック信号1を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループを形成する。

0179

この際、CPU4は、図8に示すように、エッジクロック信号1を出力するエッジ発生回路12のAND回路122の入力Eが論理値H、波形整形回路13の論理回路133aの入力B、C、D各々が論理値H、H、Lとなるように、各回路の入力を設定する。これにより、当該経路Bの閉ループを発振させる。

0180

次に、周期測定回路172aで当該閉ループの発振周期を計測し、求めた発振周期を、CPU4に送信する。

0181

これを受けて、CPU4は、周期測定回路172aで求めた発振周期から、エッジクロック信号1を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの経路時間長Toffを求める。そして、求めた経路時間長Toffを、エッジクロック信号1を出力するエッジ発生回路12の補正演算回路127のレジスタ127aに格納する。

0182

次に、経路長測定回路17は、選択器171aの接続を基に戻し、その後、選択器171bの接続を切り換えて、エッジクロック信号2を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループを形成する。

0183

この際、CPU4は、図8に示すように、エッジクロック信号2を出力するエッジ発生回路12のAND回路122の入力Eが論理値H、波形整形回路13の論理回路133bの入力A、B、D各々が論理値H、L、Hとなるように、各回路の入力を設定する。これにより、当該経路Bの閉ループを発振させる。

0184

次に、周期測定回路172bで当該閉ループの発振周期を計測し、求めた発振周期を、CPU4に送信する。

0185

これを受けて、CPU4は、周期測定回路172bで求めた発振周期から、エッジクロック信号2を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの経路時間長Toffを求める。そして、求めた経路時間長Toffを、エッジクロック信号2を出力するエッジ発生回路12の補正演算回路127のレジスタ127aに格納する。

0186

次に、経路長測定回路17は、選択器171bの接続を基に戻し、その後、選択器171cの接続を切り換えて、エッジクロック信号3を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Cの閉ループを形成する。

0187

この際、CPU4は、図8に示すように、エッジクロック信号3を出力するエッジ発生回路12のAND回路122の入力Eが論理値Hとなるように入力を設定する。これにより、当該経路Cの閉ループを発振させる。

0188

次に、周期測定回路172cで当該閉ループの発振周期を計測し、求めた発振周期を、CPU4に送信する。

0189

これを受けて、CPU4は、周期測定回路172cで求めた発振周期から、エッジクロック信号3を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Cの経路時間長Toffを求める。そして、求めた経路時間長Toffを、エッジクロック信号3を出力するエッジ発生回路12の補正演算回路127のレジスタ127aに格納する。

0190

これにより、高い時間精度を有する経路の経路時間長の測定が終了する。その後、被試験IC5の試験が開始される。

0191

尚、周期測定回路172a〜172cでの発振周期の計測に際しては、原振2のクロック周期以下の遅延を行うエッジ発生回路12の遅延回路123に遅延量0を設定し、各ピン回路1間でのデスキューを行う波形生成回路13の遅延回路132a〜132dに、デスキューすべき値を設定する。この設定は、CPU4が行う。

0192

次に、変動量測定回路18について詳細に説明する。

0193

図9は変動量測定回路の概略構成図である。

0194

上述したように、本実施形態では、エッジクロック信号を、波形生成回路13に2つ、そして比較判定回路14に1つ、それぞれ入力するために、3つのエッジ発生回路12を設けている。これに伴い、本実施形態では、3つエッジ発生回路12各々に対応する3つの変動量測定回路18a〜18cを設けている。

0195

変動量測定回路18a〜18cは、図9に示すように、変動量検出回路181と、周期測定回路182と、基準発振周期保持レジスタ183と、補正率演算回路184と、を備えている。

0196

変動量検出回路181は、補正対象となる経路を含む閉ループと略同じ回路構成としてある。

0197

すなわち、変動量測定回路18aの場合は、経路時間長測定回路17の選択器171aによって形成される、エッジクロック信号1を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループと、略同じ回路構成としてある。

0198

また、変動量測定回路18bの場合は、経路時間長測定回路17の選択器171bによって形成される、エッジクロック信号2を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループと、略同じ回路構成としてある。

0199

そして、変動量測定回路18cの場合は、図9には図示していないが、経路時間長測定回路17の選択器171cによって形成される、エッジクロック信号3を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Cの閉ループと略同じ回路構成としてある。

0200

このように、変動量検出回路181を、補正対象となる経路を含む閉ループと略同じ回路構成とすることで、温度、電源電圧等のピン回路1の外部条件の変化によって発生する当該経路の経路時間長の変動を再現することができる。

0201

周期測定回路182は、n分周回路182aと、AND回路182bと、カウンタ182cと、を有する。周期測定回路182は、変動量検出回路181の発振パルスをn分周回路182aでn分周し、その分周信号ウィンド信号としてAND182bに入力する。そして、分周信号がHレベルの間、原振2のパルス数をカウンタ182cで計数することで、変動量検出回路181の発振周期を計測する。

0202

たとえば、n分周回路182aが32分周するものであり、原振2のパルス周期が5nsの場合、カウンタ182cのカウント値が128であれば、変動量検出回路181の発振周期は、20ns(128/32分周×5ns)となる。

0203

ここで、周期測定の高速化を図る場合には、周期測定回路142を複数個設けて、インターリーブ等を用いるようにしてもよい。

0204

尚、経路時間長測定回路17の周期測定回路172a〜172cの回路構成については、説明しなかったが、変動量測定回路18の周期測定回路182と同じ構成で実現可能である。

0205

基準発振周期保持レジスタ183は、経路時間長測定回路17の周期測定回路172a〜172cで測定した、補正対象となる経路を含む閉ループの発振周期を格納する。

0206

すなわち、変動量測定回路18aの場合は、周期測定回路172aで測定した、エッジクロック信号1を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループの発振周期を格納する。

0207

また、変動量測定回路18bの場合は、周期測定回路172bで測定した、エッジクロック信号2を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Bの閉ループの発振周期を格納する。

0208

そして、変動量測定回路18cの場合は、周期測定回路172cで測定した、エッジクロック信号3を出力するエッジ発生回路12のAND回路122及び遅延回路123を含む経路Cの閉ループの発振周期を格納する。

0209

補正率演算回路184は、補正率を演算する。ここで、基準発振周期保持レジスタ183に格納されている発振周期をTs、周期測定回路182で測定した変動量検出回路181の発振周期をTvとした場合、補正率は以下のようになる。

0210

補正率=(Ts−Tv)/Ts
補正率演算回路184で算出された補正率は、当該補正率演算回路184が設けられた変動量測定回路18a〜18cに対応するエッジ発生回路12の補正演算回路127に入力される。

0211

すなわち、当該補正率演算回路184が変動量測定回路18aに設けられている場合は、エッジクロック信号1を出力するエッジ発生回路12の補正演算回路127に入力される。

0212

また、当該補正率演算回路184が変動量測定回路18bに設けられている場合は、エッジクロック信号2を出力するエッジ発生回路12の補正演算回路127に入力される。

0213

そして、当該補正率演算回路184が変動量測定回路18cに設けられている場合は、エッジクロック信号3を出力するエッジ発生回路12の補正演算回路127に入力される。次に、変動量測定回路18a〜18cの動作について説明する。

0214

変動量測定回路18a〜18cは、経路時間長測定回路17による経路時間長の測定が終了した後、被試験IC5の試験中、常に動作している。

0215

周期測定回路182によって変動量検出回路181の発振周期を計測し、当該計測した発振周期と、基準発振周期保持レジスタ183に格納された発振周期とを基に、動量検出回路181の経路時間長の変動量に応じた補正率を算出する。

0216

以上説明したように、本実施形態では、経路時間長測定回路17により、被試験IC5の試験開始に先立って、高い時間精度を有する信号が通過する経路の閉ループの発振周期を測定している。

0217

また、被試験IC5の試験中に際しては、変動量測定回路18により、前記閉ループと略同じ回路構成で形成された変動量検出回路181の発振周期を逐次検出して、当該検出した発振周期と、経路時間長測定回路17で計測した前記閉ループの発振周期とを基に、前記閉ループの経路時間長の変動を補正するための補正率を算出している。

0218

そして、この算出した補正率に基づいて、エッジ発生回路12の補正演算回路127により、エッジ発生回路12の遅延回路123の遅延時間を設定することで、エッジ発生回路12から出力されるエッジクロック信号の出力タイミングを調整している。

0219

図10は、経路時間長測定回路17で計測した、高い時間精度を有する信号が通過する経路(上記説明した経路B又は経路C)の閉ループの発振周期と、前記閉ループと略同じ回路構成とした変動量検出回路181の発振周期と、エッジ発生回路12から出力されるエッジクロック信号の出力タイミングとの関係を説明するための図である。

0220

たとえば、変動量測定回路18で測定した発振周期が、経路時間長測定回路17で計測した発振周期と同じである場合、変動量測定回路18で算出される補正率は0となる。

0221

したがって、エッジ発生回路12において、データ演算回路121で生成されたタイミングデータA(カウントデータE(f)ct、遅延時間データE(f)dly)と、補正演算回路127から出力されるタイミングデータB(カウントデータE(f)ct、遅延時間データE′(f)dly)とは、同じになる。

0222

このため、図10(a)に示すように、エッジ発生回路12から出力されるエッジクロック信号の出力タイミングは、データ演算回路121で生成されたタイミングデータAによって特定されるタイミングと同じになる。

0223

一方、変動量測定回路18で測定した発振周期が、経路時間長測定回路17で計測した発振周期より長い場合、変動量測定回路18で算出される補正率は負の値となる。

0224

したがって、エッジ発生回路12において、補正演算回路127から出力されるタイミングデータB(カウントデータE(f)ct、遅延時間データE′(f)dly)は、データ演算回路121で生成されたタイミングデータA(カウントデータE(f)ct、遅延時間データE(f)dly)より短くなる。

0225

このため、図10(b)に示すように、エッジ発生回路12から出力されるエッジクロック信号の出力タイミングは、データ演算回路121で生成されたタイミングデータAによって特定されるタイミングより早くなる(図10(b)では、TERR早くなっている)。

0226

尚、変動量測定回路18で測定した発振周期が、経路時間長測定回路17で計測した発振周期より短い場合は、図10(b)の場合とは逆に、エッジ発生回路12から出力されるエッジクロック信号の出力タイミングが、データ演算回路121で生成されたタイミングデータAによって特定されるタイミングより遅くなる。

0227

このように、本実施形態によれば、高い時間精度を有する信号が通過する経路の経路時間長が長くなる方に変動した場合は、エッジクロック信号の出力タイミングを早め、また、当該経路時間長が短くなる方に変動した場合は、エッジクロック信号の出力タイミングを遅くしている。

0228

このようにすることで、試験前にデスキューした時間に試験信号を発生させることができ、各ピン回路から発生する試験信号のスキュー低減を図ることができる。

0229

また、被試験IC5からの応答信号の判定タイミングのスキュー低減を図ることができる。

0230

尚、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で様々な変形が可能である。

0231

たとえば、上記の実施形態では、被試験IC5の試験に先立って、経路時間長測定回路17により、高い時間精度を有する信号が通過する経路の閉ループの発振周期を測定している。

0232

しかしながら、本発明はこれに限定されるものではなく、LSIのチップシミュレーションを用いることで、当該経路の発振周期を測定しておくようにしてもよい。このようにすることで、経路時間長測定回路17を設ける必要がなくなる。

0233

また、本実施形態では、経路時間長測定回路17で発振周期を測定する経路として、図8に示すように、原振2−エッジ発生回路12(AND回路122−遅延回路123)−波形生成回路13(遅延回路132a〜132d−論理回路133a、133b)を繋ぐ経路Bと、原振2−エッジ発生回路12(AND回路122−遅延回路123)−比較判定回路16(遅延回路161)を繋ぐ経路Cとを用いたものについて説明した。

0234

しかしながら、本発明はこれに限定されるものではない。経路時間長測定回路17で発振周期を測定する経路は、被試験IC5に試験信号を印加するために、あるいは、被試験IC5からの応答信号をラッチするために、高い時間精度を必要とする信号が通過する経路であればよい。

0235

図11は、ピン回路11〜1n各々を1つのLSIで構成した場合において、経路時間長測定回路17で発振周期を測定する経路の一例を示した図である。

0236

ここで、21a、21bは入力ピン、22a、22bは出力ピン、23a、23bは入力バッファ、24a、24bは出力バッファである。

0237

図11に示すような構成にすることで、選択器171a、171bを切り替えることで形成される閉ループは、入力ピン21b−入力バッファ23b−エッジ発生回路12−波形生成13−出力バッファ24b−出力ピン22b間を繋ぐ経路の閉ループとなる。

0238

したがって、前記閉ループの発振周期を測定することで、入力ピン21a〜出力ピン22b間を繋ぐ経路の閉ループの発振周期を予測することができる。

0239

図12も、図11と同様に、ピン回路11〜1n各々を1つのLSIで構成した場合において、経路時間長測定回路17で発振周期を測定する経路の一例を示した図である。

0240

ここでは、選択器171a、171bをLSIの外側に設けている。図12に示す構成において、選択器171a、171bを切り替えることで形成される閉ループは、入力ピン21a−入力バッファ23a−エッジ発生回路12−波形生成13−出力バッファ24a−出力ピン22a間を繋ぐ経路の閉ループとなる。

0241

したがって、前記閉ループの発振周期を測定することで、入力ピン21a〜出力ピン22a間を繋ぐ経路の閉ループの発振周期を予測することができる。

0242

また、本実施形態では、波形生成回路13に、被試験IC5に印加する試験信号のスキュー調整を行う遅延回路132a〜132dを設け、比較判定回路16に、被試験IC5から出力された応答信号の判定タイミングのスキュー調整を行う遅延回路161を設けている。

0243

しかしながら、図13に示すように、スキュー調整のための遅延回路を、波形生成回路13a及び比較判定回路16aに設けなくてもよい。

0244

図14は、図13に示す波形生成回路13a及び比較判定回路16aに適用されるエッジ発生回路12に用いる補正演算回路の概略構成図である。

0245

図14に示す補正演算回路227が、図3に示す補正演算回路127と異なる点は、新たに、加算器227aと、選択器227bと、レジスタ227c、227dとを設けたことである。

0246

レジスタ227c、227dは、被試験IC5に印加する試験信号のスキュー調整時間、すなわち、上記の実施形態において、波形生成回路13の遅延回路132a〜132dに設定されていた遅延時間が格納される。

0247

図14に示す補正演算回路227の動作について説明する。

0248

先ず、試験開始に先立って、レジスタ227c、227dに、被試験IC5に印加する試験信号のスキュー調整時間、すなわち、上記の実施形態において、波形生成回路13の遅延回路132a〜132dに設定されていた遅延時間を設定する。この設定は、図1のCPU4が行う。

0249

次に、試験中に際しては、選択器227bにより、レジスタ227c又はレジスタ227dを選択する。そして、加算器227aにより、当該レジスタに格納されている値を、データ演算回路121で生成した遅延時間データE(f)dlyに加算する。

0250

たとえば、CPU4からの切り替えデータにより、選択器227bによってレジスタ227cが選択されている場合、レジスタ227cに格納されている値が0.3であれば、データ演算回路121で生成された遅延時間データE(f)dlyに0.3を加算する。

0251

その後の処理は、図3に示す補正演算回路127と同様である。

0252

尚、加算器227aでレジスタに格納されている値を遅延時間データE(f)dlyに加算することで、遅延時間データE(f)dlyが、原振2の1周期分を越える場合は、データ演算回路121で生成されたカウントデータE(f)ctを1つカウントアップすると共に、遅延時間データE(f)dlyから原振2の1周期分を引き算する。この処理を繰り返すことで、遅延時間データE(f)dlyが、原振2の1周期分の範囲内に収まるようにする。

0253

図14に示す補正演算回路227によれば、スキュー調整時間を、データ演算回路121で生成したタイミングデータに加算することにより、波形生成回路13や、比較判定回路16に設けていたスキュー調整用の遅延回路が不要となる。

0254

これにより、高い時間精度を有する信号が通過する経路の経路時間長を短くすることができる。

発明の効果

0255

以上説明したように、本発明によれば、温度、電源電圧等の外部条件が変化した場合に、当該変化によって発生する、高い時間精度を持った信号が通過する経路の伝搬時間の変動に応じて、エッジクロック信号の出力タイミングを調整することができるので、被試験ICに印加する試験信号の出力タイミングの時間精度を向上させることができる。

図面の簡単な説明

0256

図1本発明の一実施形態であるIC試験装置の概略構成図である。
図2図1に示すエッジ発生回路の概略構成図である。
図3図2に示す補正演算回路の概略構成図である。
図4図2に示すエッジ発生回路がエッジクロック信号を発生する動作を説明するためのタイミング図である。
図5図1に示す波形生成回路の概略構成図である。
図6図5に示す波形生成回路が試験信号を出力する動作を説明するためのタイミング図である。
図7図1に示す比較判定回路の概略構成図である。
図8図1に示す経路時間長測定回路の概略構成図である。
図9図1に示す変動量測定回路の概略構成図である。
図10経路時間長測定回路で計測した閉ループの発振周期と、変動量検出回路の発振周期と、エッジ発生回路から出力されるエッジクロック信号の出力タイミングとの関係を説明するための図である。
図11図1に示すピン回路各々を1つのLSIで構成した場合において、経路時間長測定回路で発振周期を測定する経路の一例を示した図である。
図12図1に示すピン回路各々を1つのLSIで構成した場合において、経路時間長測定回路で発振周期を測定する経路の一例を示した図である。
図13図1に示す実施形態の変形例を説明するための図である。
図14図13に示す変形例に用いるエッジ発生回路の補正演算回路の概略構成図である。
図15従来のIC試験装置の概略構成図である。
図16図15に示すエッジ発生回路の概略構成図である。
図17図15に示す波形生成回路及び比較判定回路の概略構成図である。
図18図16に示すエッジ発生回路がエッジクロック信号を発生する動作を説明するためのタイミング図である。
図19図17に示す波形生成回路が試験信号を出力する動作を説明するためのタイミング図である。
図20図15に示すIC試験装置において、各ピン回路間のスキュー調整を説明するためのタイミング図である。

--

0257

11〜1nピン回路
2 原振
3パターン発生回路
4 CPU
5 被試験IC
11テスト周期発生回路
12エッジ発生回路
13波形生成回路
14ドライバ
15アナログコンパレータ
16比較判定回路
17経路時間長測定回路
18変動量測定回路
21a、21b入力ピン
22a、22b出力ピン
23a、23b入力バッファ
24a、24b出力バッファ
121データ演算回路
122、182bAND回路
123、132a〜132d、161遅延回路
124a、124b、134、162フリップフロップ回路
125一致回路
126、182cカウンタ
127、227補正演算回路
127a、2257c、227dレジスタ
127b、227a加算器
127c乗算器
127d加算/演算器
131波形生成データ発生回路
133a、133b論理回路
163良否判定回路
171a〜171c、227b選択器
172a〜172c、182周期測定回路
173インバータ
181変動量検出回路
182a n分周器
183基準発振周期保持レジスタ
184補正率演算回路

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