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技術 マスクROMの製造方法

出願人 ソニー株式会社
発明者 山崎武
出願日 1996年12月25日 (24年2ヶ月経過) 出願番号 1996-345085
公開日 1998年7月21日 (22年7ヶ月経過) 公開番号 1998-189772
状態 未査定
技術分野 半導体メモリ
主要キーワード 長期保管性 各製造過程 金属配線層形成 システムオン マスクROM 形成マスク オーバコート 常時オフ状態
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1998年7月21日)のものです。
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図面 (9)

課題

特性及び信頼性の低下防止とTAT短縮のために、配線層形成前で可能な限り後の工程でプログラムを行ない、またセイサイズを縮小化する。

解決手段

マスクROMメモリトランジスタ10を形成し、平坦化膜12(例えば、BPSG膜)を全面に形成し、前記トランジスタ10の電極層5,8上方の平坦化膜12にコンタクト孔12aを形成した後、少なくとも当該平坦化膜の露出表面を覆う保護膜17(例えば、LP−TEOS絶縁膜)を形成し、マスタスライス工程を終了する。その後は、平坦化膜12上に形成したマスクパターンによって、選択的に特定トランジスタチャネル形成領域を含む範囲に不純物イオン注入してプログラムを行なう。このマスタスライスは、平坦化膜12が水分を吸着しやすい材質でも、その露出表面が保護膜17で被膜され、プログラムを行なうまで長期保管が可能である。

概要

背景

マイクロコントローラ等に搭載されるマスクROMでは、顧客からのプログラム用のデータ内容が、その製造工程(ウェーハ工程)途中でROM内にプログラムされる。このようなセミカスタム品では、前記データを入手してから製品を出荷するまでの時間、すなわちTATを如何に短くするかが、その商品力や生産効率の面から重要である。マスクROMに対してプログラムデータを書き込む方式は、プログラムを行なう工程に応じて、拡散方式イオン注入方式およびコンタクト方式三方式に大別できる。一般に、拡散方式、イオン注入方式、コンタクト方式の順で、最終工程に近い後よりの工程でプログラムを行なうことからTATの面では有利であるが、セルサイズが大きくなる傾向にある。このTAT短縮とセルサイズ縮小の両方の要求を妥当な範囲で満たす意味では、イオン注入プログラム方式が最も優れている。

一方、半導体のROM容量は近年ますます大きくなる傾向にあり、特にマイクロコントローラに搭載されるマスクROMでは、低コストと高い高速性能が要求される。また、シリコン基板上にシステム全体を構築するシステムオンシリコンの傾向が強まり、配線多層化が進んでいる。

図6および図7は、TAT短縮のため配線層形成後にプログラム用イオン注入を行なう従来のマスクROMの概略構成を例示する図である。とくに、図6は4個のメモリセルを示す平面図である。また、図7は、図6のII−II線に沿ったセル部分(右側)、及び図6に表れていないワード線取出部(左側)の断面図である。図中、符号100はシリコン基板、101はフィールド酸化膜、102メモリトランジスタ、103はソースまたはドレインを構成する不純物領域、104はチャネル形成領域、105はゲート酸化膜、106はポイサイドからなるゲート電極層(ワード線)、107は第1層間絶縁膜、107aは第1層間絶縁膜のコンタクト孔、108は金属プラグ、109は第2層間絶縁膜、110は金属配線層ビット線)、111は金属配線層110と同じ階層のワード線取出電極、112はレジスト等からなるプログラム用のマスクパターンである。

この従来のマスクROMでは、図7に示すように、Al配線層110上の第2層間絶縁膜109後にプログラム用のイオン注入を行なうことから、TATが短くて済むといった利点がある。ところが、ゲート電極105上には、層間絶縁膜107と109が成膜され、この厚い絶縁膜を通してのイオン注入では、その注入エネルギーを上げる必要がある。このため、不純物の横方向の拡散量が大きくなることから、この横方向の不純物拡散幅を見込んで予めセルサイズを大きくしておく必要があり、コスト増を招くこととなる。

また、図6に示すように、金属配線層110を避けて、プログラムを行なうチャネル形成領域104を位置させる必要がある。このため、金属配線層110を避けた側に余裕をもたせ(図6では、その分、フィルド酸化膜101の幅が大きい)、この要請からもセルサイズが大きくなる。さらに、金属配線層110を形成した後にプログラム用のイオン注入を行ない、その活性化アニールを施す際、通常アルミニウム(Al)からなる金属配線層110が劣化コンタクト抵抗の増大を招くことから高い温度でアニールができず、注入した不純物を十分に活性化させることができない。この結果、この不純物を注入した領域周囲に形成されるPN接合リーク電流が増大し、記憶データの読出しマージンの低下、さらには記憶データが正しく読み出せない事態を招くこことなる。加えて、生産マージンが狭くなったり、不純物の注入量の調整や膜厚の制御等を強いられ、製造しずらく歩留が低下いデバイスとなりかねないといった様々な問題が生じる。

このようにセルサイズを縮小化する際の制約が強いことと、リーク電流の増大の問題は、今後益々大容量化高密度化が進み、また低コストと高い高速性能が要求されマスクROMにとって、今以上に解決すべき課題として重要性を増すものと予想される。一方、これらの問題を回避するために、図8に示すように、メモリトランジスタ102を形成した段階でプログラム用のマスクパターン112を形成し、イオン注入を行なうのでは、TATが大幅に延びてしまう。

概要

特性及び信頼性の低下防止とTAT短縮のために、配線層形成前で可能な限り後の工程でプログラムを行ない、またセイサイズを縮小化する。

マスクROMのメモリトランジスタ10を形成し、平坦化膜12(例えば、BPSG膜)を全面に形成し、前記トランジスタ10の電極層5,8上方の平坦化膜12にコンタクト孔12aを形成した後、少なくとも当該平坦化膜の露出表面を覆う保護膜17(例えば、LP−TEOS絶縁膜)を形成し、マスタスライス工程を終了する。その後は、平坦化膜12上に形成したマスクパターンによって、選択的に特定トランジスタのチャネル形成領域を含む範囲に不純物をイオン注入してプログラムを行なう。このマスタスライスは、平坦化膜12が水分を吸着しやすい材質でも、その露出表面が保護膜17で被膜され、プログラムを行なうまで長期保管が可能である。

目的

本発明は、このような実情に鑑みてなされ、TAT短縮のためプログラム工程をできるだけ後の工程で行ない、また特性および信頼性の低下を防止しながら、セイサイズを縮小化することによって製造コストを低く抑えることができるマスクROMの製造方法を提供することを目的とする。

効果

実績

技術文献被引用数
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牽制数
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請求項1

マスクROMメモリセルを構成するトランジスタを形成し、平坦化膜を全面に形成し、前記トランジスタの電極層上方の平坦化膜にコンタクト孔を形成した後、少なくとも当該平坦化膜の露出表面を覆う保護膜を形成し、その後、平坦化膜上にプログラム用のマスクパターンを形成し、当該マスクパターンの開口部下方に位置する特定トランジスタについて、そのチャネル形成領域を含む範囲に不純物イオン注入してプログラムを行ない、当該イオン注入の活性化アニール後に、前記コンタクト孔を介して前記トランジスタの電極層と電気的に接続されたかたちで、前記平坦化膜上に配線層を形成するマスクROMの製造方法。

請求項2

前記保護膜の形成に際しては、当該保護膜を全面に成膜し、その後、前記コンタクト孔の内底部および前記平坦化膜の上面の保護膜をエッチバックにより除去した後、前記プログラム用のマスクパターンを形成する請求項1に記載のマスクROMの製造方法。

請求項3

前記保護膜は、TEOS絶縁膜から構成されている請求項1に記載のマスクROMの製造方法。

請求項4

前記平坦化膜は、BPSG膜から構成されている請求項1に記載のマスクROMの製造方法。

請求項5

前記トランジスタを形成した後、形成したトランジスタ上に窒化シリコン膜を成膜した後、当該窒化シリコン膜上に前記平坦化膜を形成する請求項4に記載のマスクROMの製造方法。

技術分野

0001

本発明は、TAT(Turn Around Time)が短く、しかも長期保管が可能なマスクROMの製造方法に関する。

背景技術

0002

マイクロコントローラ等に搭載されるマスクROMでは、顧客からのプログラム用のデータ内容が、その製造工程(ウェーハ工程)途中でROM内にプログラムされる。このようなセミカスタム品では、前記データを入手してから製品を出荷するまでの時間、すなわちTATを如何に短くするかが、その商品力や生産効率の面から重要である。マスクROMに対してプログラムデータを書き込む方式は、プログラムを行なう工程に応じて、拡散方式イオン注入方式およびコンタクト方式三方式に大別できる。一般に、拡散方式、イオン注入方式、コンタクト方式の順で、最終工程に近い後よりの工程でプログラムを行なうことからTATの面では有利であるが、セルサイズが大きくなる傾向にある。このTAT短縮とセルサイズ縮小の両方の要求を妥当な範囲で満たす意味では、イオン注入プログラム方式が最も優れている。

0003

一方、半導体のROM容量は近年ますます大きくなる傾向にあり、特にマイクロコントローラに搭載されるマスクROMでは、低コストと高い高速性能が要求される。また、シリコン基板上にシステム全体を構築するシステムオンシリコンの傾向が強まり、配線多層化が進んでいる。

0004

図6および図7は、TAT短縮のため配線層形成後にプログラム用イオン注入を行なう従来のマスクROMの概略構成を例示する図である。とくに、図6は4個のメモリセルを示す平面図である。また、図7は、図6のII−II線に沿ったセル部分(右側)、及び図6に表れていないワード線取出部(左側)の断面図である。図中、符号100はシリコン基板、101はフィールド酸化膜、102メモリトランジスタ、103はソースまたはドレインを構成する不純物領域、104はチャネル形成領域、105はゲート酸化膜、106はポイサイドからなるゲート電極層(ワード線)、107は第1層間絶縁膜、107aは第1層間絶縁膜のコンタクト孔、108は金属プラグ、109は第2層間絶縁膜、110は金属配線層ビット線)、111は金属配線層110と同じ階層のワード線取出電極、112はレジスト等からなるプログラム用のマスクパターンである。

0005

この従来のマスクROMでは、図7に示すように、Al配線層110上の第2層間絶縁膜109後にプログラム用のイオン注入を行なうことから、TATが短くて済むといった利点がある。ところが、ゲート電極105上には、層間絶縁膜107と109が成膜され、この厚い絶縁膜を通してのイオン注入では、その注入エネルギーを上げる必要がある。このため、不純物の横方向の拡散量が大きくなることから、この横方向の不純物拡散幅を見込んで予めセルサイズを大きくしておく必要があり、コスト増を招くこととなる。

0006

また、図6に示すように、金属配線層110を避けて、プログラムを行なうチャネル形成領域104を位置させる必要がある。このため、金属配線層110を避けた側に余裕をもたせ(図6では、その分、フィルド酸化膜101の幅が大きい)、この要請からもセルサイズが大きくなる。さらに、金属配線層110を形成した後にプログラム用のイオン注入を行ない、その活性化アニールを施す際、通常アルミニウム(Al)からなる金属配線層110が劣化コンタクト抵抗の増大を招くことから高い温度でアニールができず、注入した不純物を十分に活性化させることができない。この結果、この不純物を注入した領域周囲に形成されるPN接合リーク電流が増大し、記憶データの読出しマージンの低下、さらには記憶データが正しく読み出せない事態を招くこことなる。加えて、生産マージンが狭くなったり、不純物の注入量の調整や膜厚の制御等を強いられ、製造しずらく歩留が低下いデバイスとなりかねないといった様々な問題が生じる。

0007

このようにセルサイズを縮小化する際の制約が強いことと、リーク電流の増大の問題は、今後益々大容量化高密度化が進み、また低コストと高い高速性能が要求されマスクROMにとって、今以上に解決すべき課題として重要性を増すものと予想される。一方、これらの問題を回避するために、図8に示すように、メモリトランジスタ102を形成した段階でプログラム用のマスクパターン112を形成し、イオン注入を行なうのでは、TATが大幅に延びてしまう。

発明が解決しようとする課題

0008

以上述べてきた従来のマスクROMにおいて、金属配線層110の形成を行なう前にプログラムを行ない、しかも図8の場合よりTATが短くするには、図7に示す第1層間絶縁膜107の成膜後、或いはコンタクト孔107aを開口した後にイオン注入を行なう方法が考えられる。しかし、このコンタクト孔107a形成前後でマスタスライス工程を終了すると、第1層間絶縁膜107の材質との関係で長期保管ができないといった課題があった。

0009

先に述べたように、近年のマスクROMでは多層化が進んでおり、この最初の層間絶縁膜107は極力平坦化しておく必要があることから、一般に、その材質としてBPSG(boro-phosphosillcate glass)等が用いられ、成膜後にリフローにより極めて良好な平坦性が実現されている。ところが、BPSG膜は、その平坦性を高めるためリン(P)を多量に含んでおり、ここでマスタスライス工程を終了して長期間放置すると、BPSG膜が表面異常を起こすことが知られている。また、BPSG膜は水分を吸収し易く、長期間放置によってデバイスの信頼性に悪影響を及ぼすおそれが強い。このため、BPSG膜を表面につけたままマスタスライス工程を終了する方法は、従来、一般に採用されていなかった。

0010

本発明は、このような実情に鑑みてなされ、TAT短縮のためプログラム工程をできるだけ後の工程で行ない、また特性および信頼性の低下を防止しながら、セイサイズを縮小化することによって製造コストを低く抑えることができるマスクROMの製造方法を提供することを目的とする。

課題を解決するための手段

0011

上述した従来技術の問題点を解決し、上記目的を達成するために、本発明のマスクROMでは、マスクROMのメモリセルを構成するトランジスタを形成し、平坦化膜を全面に形成し、前記トランジスタの電極層上方の平坦化膜にコンタクト孔を形成した後、少なくとも当該平坦化膜の露出表面を覆う保護膜を形成し、その後、平坦化膜上にプログラム用のマスクパターンを形成し、当該マスクパターンの開口部下方に位置する特定トランジスタについて、そのチャネル形成領域を含む範囲に不純物をイオン注入してプログラムを行ない、当該イオン注入の活性化アニール後に、前記コンタクト孔を介して前記トランジスタの電極層と電気的に接続されたかたちで、前記平坦化膜上に配線層を形成することを特徴とする。

0012

具体的に、前記保護絶縁膜は、TEOS絶縁膜から構成されていることが好ましい。なぜなら、平坦化膜に前記コンタクト孔を形成した後にマスタスライス工程を終了することがTAT短縮のために望ましいが、厚い平坦化膜のコンタクト孔側壁を完全に被膜するには、ステップカバレッジが良好な膜を選択する必要があるからである。また、前記平坦化膜は、平坦性がよいBPSG膜が好ましく、また、BPSG膜に含有されている不純物(P,B)のメモリトランジスタ側への移動を阻止するには、窒化シリコン膜等の緻密な膜を介在させるとよい。

0013

この製造方法では、平坦化膜(例えば、BPSG膜)を成膜した後に、例えばリフローを行い、この平坦化膜にコンタクト孔を形成した後、保護膜(例えば、TEOS膜)で平坦化膜の露出表面を覆った状態でマスタースライス工程を終了する。このマスタスライスは、平坦化膜が水分を吸着しやすい材質(BPSG膜等)である場合でも、その露出表面が保護膜(TEOS膜等)で被膜されているので、プログラムを行なうまで長期間の保管をしても、表面異常や水吸着による信頼性低下が防止される。

0014

また、本発明では、前記保護膜を全面に成膜した場合、その後、前記コンタクト孔の内底部および前記平坦化膜の上面の保護膜をエッチバックにより除去した後、前記プログラム用マスクパターンを形成することを他の特徴とする。通常、コンタクト孔内には、例えばTi/TiN等の密着層を介して金属プラグが埋め込まれるが、この密着層をスパッタリング等によって成膜する前には、その下地表面ライトエッチングすることが多い。この場合、前記保護層は、エッチバック後にコンタクト孔側壁に残されてることから、この密着層成膜の前処理(ライトエッチング)で、BPSG等の平坦化膜が後退すること等が防止される。

発明を実施するための最良の形態

0015

以下、本発明に係わるマスクROM及びその製造方法を、図面を参照しながら詳細に説明する。以下に示す実施例は、マイクロコントローラに用いるマスクROMについて、本発明を適用した例である。

0016

図1および図2は、本実施形態に係るイオン注入プログラム方式のマスクROMの概略構成を例示する図である。とくに、図1は4個のメモリセルを示す平面図である。また、図2は、図1のIII −III 線に沿ったセル部分(右側)、及び図1に表れていないワード線取出部(左側)の断面図である。図2中、符号1は、シリコンウェーハ等の半導体基板、2はフィールド絶縁膜、3はゲート酸化膜、4および5はポイサイドからなるゲート電極層(ワード線)、6はメモリトランジスタのソースまたはドレインの電極層となる低濃度不純物領域、8は同じくソースまたはドレインの電極層となる高濃度不純物領域、9はメモリトランジスタのチャネル形成領域、10はメモリトランジスタ、11はトランジスタ保護用の窒化シリコン膜、12は第1層間絶縁膜、12aは第1層間絶縁膜のコンタクト孔、13はタングステン等からなる金属プラグ、14はAl等をバリアメタルで挟んだ積層構造の金属配線層(ビット線)、15は金属配線層14と同じ階層のワード線取出電極、16は第2層間絶縁膜である。

0017

本実施形態に係るマスクROMにおいて、第1層間絶縁層12は、BPSG(boro-phosphosillcate glass)膜から構成されている。第1層間絶縁層12の構成膜としては、平坦化が容易な膜であればこれに限定されず、PSG(phosphosillcate glass) 膜等も選択できる。前記窒化シリコン膜11は、この第1層間絶縁層12にボロン(B)やリン(P)等の不純物を含有することに対応して、これら不純物のメモリトランジスタ10側への拡散を阻止する目的で設けられたものである。このため、かかる不純物汚染心配がない場合、窒化シリコン膜11は省略することもできる。

0018

また、このマスクROMでは、第1層間絶縁膜12のコンタクト孔12a内壁に、当該第1層間絶縁膜12を保護する保護膜17が金属プラグ13との間に介在されている。この保護膜17は、ステップカバレッジ性が良好な絶縁膜、例えばTEOS絶縁膜から構成させるとよい。ここで、TEOS絶縁膜とは、TEOS(tetraethylorthosilicate) をソースとしたプラズマSiO2 膜、又はTEOS−O3 をソースとした熱SiO2 膜をいい、例えばLPCVD(Low Pressure-Chemical Vapor Deposition)法又は熱CVD法などで成膜される。保護膜17は、後述するように、当該マスクROMのマスタスライス工程終了後の長期保管を行なうために全面に成膜されたものが、これを除去する際に一部残されたものである。この残された保護膜17は、第1層間絶縁膜12のコンタクト孔12a内壁を、後述するエッチング時に保護する役目を果たすものである。この意味で、保護膜17は、TEOS絶縁膜等とエッチング時の選択比がとれる材料、例えば窒化シリコン膜で構成させることもできる。

0019

本実施形態のマスクROMを上面からみると、図1に示すように、フィールド絶縁膜2の間隔内中央に第1層間絶縁膜12のコンタクト孔12aが配置され、金属配線層14が、セル面積縮小化のため、メモリトランジスタ10のチャネル形成領域9上に重ねて配線されている。

0020

つぎに、本発明のマスクROMの製造方法について、図1および図2に概略構成を示したマスクROMを例として、図面に沿って説明する。図3図5は、このマスクROMの各製造過程を示す断面図である。

0021

図3(a)では、まず、抵抗率が8〜12Ωcm程度のN型シリコン基板1を準備し、その表面に、例えばLOCOS(Local Oxidation of Silicon)法を用いて、フィールド絶縁膜2を選択的に形成する。フィールド絶縁膜2を形成するには、特に図示しないが、まずパッド用酸化膜と窒化シリコン膜などの酸化阻止膜とを、この順に積層し、これをドライエッチングにより所定パターンに加工した後、LOCOS酸化を行なう。これにより、素子分離が達成される。つぎに、LOCOS酸化の前後の何れかでチャネルストッパ用のイオン注入を行なった場合には、そのアニール後に、上記酸化阻止膜を除去し、熱酸化法を用いてゲート酸化膜3を成膜する。これにより、図3(a)に示すように、フィールド絶縁膜2によって囲まれた活性領域上が、ゲート酸化膜3で被膜される。

0022

図2(b)では、メモリトランジスタ10を形成する。まず、例えばCVD(Chemical Vapor Deposition) 法を用いて、全面にポリシリコン膜堆積した後、或いは堆積中にリン(P)等をドープしてポリシリコン膜を導電化する。また、導電化ポリシリコン膜上にタングステン(W)等の高融点金属膜を成膜する。そして、この高融点金属膜を熱処理シリサイド化し、このポリサイド膜を、フォトリソグラフィ技術およびエッチング技術を用いて所定形状にパターンニングし、ゲート電極層4,5を形成する。形成したゲート電極層4およびフィールド絶縁膜2をマスクに、イオン注入法により活性領域表面上に低濃度不純物領域6を形成する。具体的には、例えばAsイオン等を注入した後、注入イオンを電気的に活性化するための熱処理を行なう。また、例えば酸化シリコン膜等を全面に成膜し、これをRIE(Reactive Ion Etching)等の異方性エッチングによりエッチバックし、ゲート電極層4,5の両側に側壁スペーサ7を形成する。そして、この側壁スぺーサ7形成後のゲート電極層4およびフィールド絶縁膜2をマスクに、イオン注入法により低濃度不純物領域6外寄りの位置に重ねてソースまたはドレインの電極層となる高濃度不純物領域8を形成する。具体的には、例えばAsイオン又はPイオン等を比較的に高濃度に注入した後、注入イオンを電気的に活性化するための熱処理を行なう。

0023

図3(c)では、形成したトランジスタ10上に、不純物のゲッタリング層としてPSG膜18を例えば60nm〜120nmほど成膜する。また、図4(d)では、水分等の侵入を防止するため、窒化シリコン膜11を数十nmほど成膜する。これらPSG膜18および窒化シリコン膜11の成膜工程は、不純物や水分等の侵入の影響がトランジスタ10にとって余り問題とされない場合等にあっては、省略することもできる。

0024

図4(e)では、まず、平坦化膜12として、例えば500nm〜700nmほどBPSG膜を成膜する。次いで、900℃程度の熱処理によってリフローを行い、平坦化膜12で素子表面を平坦化する。そして、平坦化膜12の電極層部分、具体的には、メモリセル側の高濃度不純物領域8上の平坦化膜12部分、及びワード線取出部側のゲート電極層5上の平坦化膜12部分に、コンタクト孔12aを開口する。コンタクト孔12aの開口は、図示せぬフォトレジストパターンを形成し、このレジストパターンをマスクとしてドイライエチングを行なうことにより達成される。

0025

図4(f)では、まず、メモリセル側の平坦化膜12のコンタクト孔12aで開口する高濃度不純物領域8に対し、その導電型に応じて更に高濃度なイオン注入を選択的に行い、コンタクト不純物領域19の形成を行なう。この選択的なイオン注入は、高濃度不純物領域8がN型の場合とP型の場合で分けて、高濃度不純物領域8を開口させるパターン形成と、イオン注入とを、それぞれ交互に繰り返すことで達成される。

0026

そして、本発明のマスクROMにおいては、例えば、このコンタクト不純物領域19を形成した段階で、保護膜17として、LP−TEOS絶縁膜を十数nmほど成膜する。このステップカバレッジ性の良好な保護膜17によって、第1層間絶縁膜12の表面と、そのコンタクト孔12aの底部、即ちコンタクト不純物領域19が形成された基板表面およびゲート電極層5のシリサイド化面が被膜される。本発明のマスクROMの製造方法では、このLP−TEOS絶縁膜(保護膜17)を成膜した状態で、マスタースライス工程を終了する。第1層間絶縁層12を構成するTEOS絶縁膜は、リフローによって極めて優れた平坦化を実現できる一方で、長期間保管すると表面異常を起こしたり、水分を吸着し易い性質を有する。本発明では、保護膜17で覆うことによって第1層間絶縁層12の成膜、加工後の長期保管が可能となる。

0027

図5(g)は、プログラム工程段階を示している。まず、顧客からプログラムデータを入手した段階で、保管しておいたマスタスライスを取り出し、マスタスライス表面を覆う保護膜17をエッチバックする。このエッチバックによって、第1層間絶縁膜12の上面とコンタクト孔12aの内底面の保護膜17が部分的に除去され、コンタクト孔12aの内壁に保護膜17が一部残される。次いで、プログラムデータ内容に応じて、特定のメモリトランジスタ10上方で開口するフォトレジストパターン20を形成する。

0028

そして、形成したフォトレジストパターン20をマスクとして、所定条件のプログラム用イオン注入を行なう。このプログラム用イオン注入の条件は、特定のメモリトランジスタ10のゲート閾値電圧Vthを通常より高して常時オフ状態とするか、通常より低くして常時オン状態とするかによって異なるし、また、第1層間絶縁膜12の膜厚等によっても異なる。たとえば、500nm〜700nm程度の第1層間絶縁膜12を介してメモリトランジスタ10を常時オフ状態とするイオン注入では、注入エネルギー:300keV、注入ドーズ量:2×1014/cm2 の条件が選択される。また、このイオン注入条件を変えることにより、選択された全ての特定のメモリトランジスタ10について、そのゲート閾値電圧Vthが、非選択のメモリトランジスタに比べて十分に高くなるように不純物の量が調整される。これにより、選択された特定なメモリトランジスタ10について、そのチャネル形成領域9を含む領域にプログラム不純物領域21が形成される。

0029

続いて、不純物の活性化を行なうために、おおよそ800℃程度の熱処理を数十分ほど行なう。なお、この活性化アニール後に、保護膜17のエッチバックを行なってもよいが、上記プログラム用イオン注入時に、保護膜17の存在によって注入エネルギーを上げる必要がある場合等にあっては、図5(g)に示すように先に保護膜17を除去する手順が好ましい。

0030

図5(h)では、金属プラグの形成を行なう。まず、図示せぬTi/TiN等の密着層をスパッタ法によって薄く成膜し、さらにタングステン等から構成される金属プラグ層を、コンタクト孔12aを充填するかたちでCVD法により成膜する。そして、金属プラグ層をエッチバックすると、図5(h)に示すように、金属プラグ13の形成が終了する。

0031

その後は、特に図示しないが、バリアメタル等とAlを積層させ、この積層膜を所定形状に常法にしたがって加工し、図2の金属配線層14を形成する。また、第2層間絶縁膜16を全面に成膜し、さらに上層側に2層目、3層目といった金属配線層を適宜下層側と接続させながら形成する。最後に、オーバコートを成膜し、パッドを開口すると、当該マスクROMが完成する。

0032

本実施形態のマスクROMの製造方法では、先に述べた如く、保護膜17を全面に被膜した段階でマスタスライス工程を終了することから、長期保管性に優れる。一方、従来では金属プラグ13の密着層(Ti/TiN等)成膜前の前処理でコンタクト孔12aの内壁がアタックされ、コンタクト孔12a形状が変形す不都合があった。本実施形態では、図5に示すように、この保護膜17はエッチバック後もコンタクト孔12aの内壁に残されているので、このような不都合を回避できるようになる。

0033

また、従来のマスクROMのパターンを示す図6の場合では、金属配線層110形成後にプログラム用のイオン注入を行なうために金属配線層110がチャネル形成領域104を避けてフールド絶縁膜101上に配線され、フールド絶縁膜101の占有幅が比較的に大きいものであった。これに対し、本実施形態の図1の場合では、金属配線層14形成前にイオン注入を行なうことから、フィールド絶縁膜2上に金属配線層14を配置させる必要がなく、その分、セル面積の縮小化が図られている。たとえば、図示例(図1図6)の比較では、面積比で25%の縮小化が達成さている。

0034

他方、図8に示す従来のマスクROMの製造方法に対しては、TATの短縮が図られている。すなわち、本実施形態の製造方法では、図8の場合に比較して、平坦化膜12(BPSG膜)成膜、リフロー、コンタクト孔12aを開口させるエッチングマスクとしてのレジストパターン形成、コンタクト孔12a開口時のエッチング、コンタクト不純物領域19形成マスクとしての2度のレジスタパターン形成、コンタクト不純物領域19形成時の2度のイオン注入、保護膜17(LP−TEOS膜)の成膜といった合計9工程が、マスタスライス製造過程で短縮することができる。このため、TATの短縮による製造コスト低減と、製造効率の向上を図ることができる。

発明の効果

0035

以上説明してきたように、本発明に係わるマスクROMの製造方法によれば、金属配線層を形成する前に不純物を導入するイオン注入プログラム方式としては、最大限にTATを短縮でき、製造コストの削減と効率向上が図れる。この金属配線を形成する前に不純物を導入することは、十分な活性化を可能とし、生産マージンを拡げることができ、この結果、安定した生産が確保される。また、金属配線層形成後にイオン注入を行なう場合に比べ、不純物の横方向の拡散量が小さく、金属配線層をチャネル形成領域上から退避させるといった制約がないことから、セルサイズを最小限にでき、この結果、製造コストの削減が可能となる。

0036

よって、本発明により、TAT短縮のためプログラム工程をできるだけ後の工程で行ない、また特性および信頼性の低下を防止しながら、セイサイズを縮小化することによって製造コストを低く抑えることができるマスクROMの製造方法を提供することが可能となる。

図面の簡単な説明

0037

図1本発明の実施形態に係るイオン注入プログラム方式のマスクROMの概略構成を例示する、4個のメモリセルを示す平面図である。
図2図1のIII −III 線に沿ったセル部分(右側)、及び図1に表れていないワード線取出部(左側)の断面図である。
図3図3(a)〜(c)は、図1および図2に示すマスクROMの各製造過程を示す概略断面図であり、特にメモリトランジスタ形成後の窒化シリコン膜成膜過程までを示す。
図4図4(d)〜(f)は、図3に続く概略断面図であり、マスタスライス製造の最終工程である保護膜の成膜までを示す。
図5図5(g),(h)は、図4に続く概略断面図であり、プログラム工程と金属プラグ形成工程を示す。
図6従来のマスクROMにおいて、TAT短縮のため金属配線層形成後にプログラム用イオン注入を行なうタイプの4個のメモリセルを示す平面図である。
図7図6の従来のマスクROMについて、そのプログラム時の概略構成を例示する断面図であり、図6のII−II線に沿ったセル部分(右側)と、図6に表れていないワード線取出部(左側)を示すものである。
図8従来のマスクROMにおいて、金属配線層形成前にプログラム用イオン注入を行なうタイプの概略構成を例示する断面図である。

--

0038

1…半導体基板、2…フィールド絶縁膜、3…ゲート絶縁膜、4,5…ゲート電極層、6…低濃度な不純物領域、7…側壁スペーサ、8…高濃度な不純物領域、9…チャネル形成領域、10…メモリトランジスタ、11…窒化シリコン膜、12…第1層間絶縁膜(平坦化膜)、12a…コンタクト孔、13…金属プラグ、14,15…金属配線層、16…第2層間絶縁膜、17…保護膜、18…PSG膜(ゲッタリング層)、19…コンタクト不純物領域、20…フォトレジストパターン(プログラム用のマスクパターン)、21…プログラム不純物領域。

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