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技術 強誘電体キャパシタの部分的にあるいは完全に被包された上部電極

出願人 ラムトロン・インターナショナル・コーポレーション
発明者 トーマスエー.エヴァンズジョージアルゴス,ジュニア
出願日 1997年8月20日 (23年0ヶ月経過) 出願番号 1997-224075
公開日 1998年6月19日 (22年2ヶ月経過) 公開番号 1998-163437
状態 特許登録済
技術分野 不揮発性半導体メモリ 半導体集積回路 半導体メモリ 不揮発性半導体メモリ
主要キーワード 接続ストラップ 電流ノード ガラス絶縁層 局所相互接続 Nチャネル 電荷点 ガラス絶縁 強誘電性物質
関連する未来課題
重要な関連分野

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図面 (20)

課題

水素への敏感性縮小することによって、集積回路強誘電体キャパシタおよび強誘電体トランジスタ電気的なスイッチング性能を改良することにある。

解決手段

強誘電体キャパシタは、下部電極18と、上部電極22と、上部電極および下部電極の間に配置されると共に、上部電極のメタライゼーションを可能とするためのコンタクト孔34を除いて上部電極22を完全に被包するために延びる強誘電体層20、30と、を含む。上部電極22の全体の被包は、強誘電体キャパシタの水素への敏感性を縮小し、このため電気的なスイッチィング性能を改善する。また、被包の技術は、強誘電体トランジスタおよび他のデバイスの性能を改善するために使用することができる。

概要

背景

図1には、先行技術の集積回路の、トランジスタおよび強誘電体キャパシタを含む強誘電体メモリセル10の一部を示されている。シリコン基板または他の基板12は、拡散領域14を含み、それはメモリセルに使用されているトランジスタの一部を形成している。厚い酸化物層16は、強誘電体キャパシタのための基板の部分を形成する。厚い酸化膜16はパターン形成されて、そしてエッチングされ、拡散領域14のための通路(access)が与えられる。強誘電体キャパシタは白金の下部電極18、典型的にはジルコン酸チタン酸鉛(lead zirconate titanate,PZT)である強誘電体層20、および白金の上部電極22を含んでいる。酸化物層24が引き続いて堆積され、その酸化物層はパターン形成されエッチングされて、拡散領域14、下部電極18および上部電極22のための通路が与えられる。局所的な相互接続層26は堆積され、パターン形成され更にエッチングされて、下部電極18のためのメタライゼーション26Bだけでなく、拡散領域14と上部電極22との間の局所的な相互接続26Aを与える。

概要

水素への敏感性縮小することによって、集積回路の強誘電体キャパシタおよび強誘電体トランジスタ電気的なスイッチング性能を改良することにある。

強誘電体キャパシタは、下部電極18と、上部電極22と、上部電極および下部電極の間に配置されると共に、上部電極のメタライゼーションを可能とするためのコンタクト孔34を除いて上部電極22を完全に被包するために延びる強誘電体層20、30と、を含む。上部電極22の全体の被包は、強誘電体キャパシタの水素への敏感性を縮小し、このため電気的なスイッチィング性能を改善する。また、被包の技術は、強誘電体トランジスタおよび他のデバイスの性能を改善するために使用することができる。

目的

したがって、本発明の主な目的は、水素への敏感性を縮小することによって、集積回路の強誘電体キャパシタおよび強誘電体トランジスタの電気的なスイッチング性能を改良することにある。

本発明の別の目的は、強誘電体メモリ回路の特性を改良することにある。

効果

実績

技術文献被引用数
0件
牽制数
4件

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請求項1

部電極と、上部電極と、前記上部電極と前記下部電極間にあり、前記上部電極のメタライゼーション(metalization)を可能とするコンタクト孔を除いて延び、前記上部電極を完全に被包する強誘電体層と、を備える強誘電体キャパシタ

請求項2

下部電極と、部分的にエッチングされた切れ込み(indentation)を含み、前記下部電極上に形成される強誘電体層と、部分的にエッチングされた前記切れ込みに形成された上部電極と、前記強誘電体層を覆って形成され、前記上部電極のメタライゼーションを可能とするためのコンタクト孔を含む絶縁物層と、を備える強誘電体キャパシタ。

請求項3

(a)下部電極層、第1の強誘電体層、および上部電極層、を順に形成する工程と、(b)前記上部電極層をエッチングし上部電極を形成する工程と、(c)前記第1の強誘電体層を覆って第2の強誘電体層を形成して、それによって前記上部電極を完全に被包する工程と、(d)前記第2の強誘電体層をエッチングする工程と、(e)前記第1の強誘電体層および前記下部電極層をエッチングし下部電極を形成する工程と、(f)エッチングされた前記第1の強誘電体層、および前記第2の強誘電体層を覆って絶縁物層を形成する工程と、(g)前記絶縁物層および前記第2の強誘電体層を貫いてコンタクト孔をエッチングし、前記上部電極のメタライゼーションを可能とする工程と、(h)前記絶縁物層および前記第1の強誘電体層を貫いてコンタクト孔をエッチングし、前記下部電極のメタライゼーションを可能とする工程と、を備える強誘電体層キャパシタの製造方法。

請求項4

(a)下部電極層、第1の強誘電体層、および上部電極層、を順に形成する工程と、(b)前記上部電極層をエッチングし上部電極を形成する工程と、(c)前記第1の強誘電体層をエッチングする工程と、(d)前記下部電極層をエッチングし下部電極を形成する工程と、(e)前記第1の強誘電体層を覆って第2の強誘電体層を形成して、それによって前記上部電極を完全に被包する工程と、(f)前記第2の強誘電体層が前記下部電極と重なるように前記第2の強誘電体層をエッチングする工程と、(g)エッチングされた前記第2の強誘電体層を覆って絶縁物層を形成する工程と、(h)前記絶縁物層および前記第2の強誘電体層を貫いてコンタクト孔をエッチングし、前記上部電極および前記下部電極のメタライゼーションを可能とする工程と、を備える強誘電体層キャパシタの製造方法。

請求項5

(a)下部電極層、第1の強誘電体層、および上部電極層、を順に形成する工程と、(b)前記上部電極層をエッチングし上部電極を形成する工程と、(c)前記第1の強誘電体層をエッチングする工程と、(d)前記下部電極層をエッチングし下部電極を形成する工程と、(e)前記第1の強誘電体層を覆って第2の強誘電体層を形成して、それによって前記上部電極を完全に被包する工程と、(f)前記第2の強誘電体層を覆って絶縁物層を形成する工程と、(g)前記絶縁物層および前記第2の強誘電体層を貫いてコンタクト孔をエッチングし、前記上部電極および前記下部電極のメタライゼーションを可能とする工程と、を備える強誘電体層キャパシタの製造方法。

請求項6

(a)下部電極層、第1の厚さの第1の強誘電体層、および上部電極層、を順に形成する工程と、(b)前記上部電極層をエッチングし上部電極を形成する工程と、(c)前記第1の強誘電体層をエッチングする工程と、(d)前記第1の強誘電体層を覆って第2の厚さの第2の強誘電体層を形成して、それによって前記上部電極を完全に被包する工程と、(e)前記第2の強誘電体層および前記下部電極層をエッチングし、下部電極を形成する工程と、(f)エッチングされた前記第2の強誘電体層を覆って絶縁物層を形成する工程と、(g)前記絶縁物層および前記第2の強誘電体層を貫いてコンタクト孔をエッチングし、前記上部電極および前記下部電極のメタライゼーションを可能とする工程と、を備える強誘電体層キャパシタの製造方法。

請求項7

(a)下部電極層、および強誘電体層を順に形成する工程と、(b)前記強誘電体層をエッチングし切れ込みを形成する工程と、(c)前記強誘電体層を覆って共形な(conformal)上部電極層を形成する工程と、(d)前記上部電極層をエッチングして取り去り、前記切れ込みに上部電極を形成する工程と、(e)前記強誘電体層をエッチングする工程と、(f)前記下部電極層をエッチングし、下部電極を形成する工程と、(g)エッチングされた前記強誘電体層を覆って絶縁物層を形成する工程と、(h)前記絶縁物層を貫いてコンタクト孔をエッチングし前記上部電極および前記下部電極のメタライゼーションを可能とする工程と、を備える強誘電体層キャパシタの製造方法。

請求項8

(a)下部電極層を形成する工程と、(b)前記下部電極層をエッチングし下部電極を形成する工程と、(c)前記下部電極を覆って強誘電体層を形成する工程と、(d)前記強誘電体層を部分的にエッチングし、切れ込みを形成する工程と、(e)前記強誘電体層を覆って共形な上部電極層を形成する工程と、(f)前記上部電極層をエッチングして取り去り、前記切れ込みに上部電極を形成する工程と、(g)前記強誘電体層を覆って絶縁物層を形成する工程と、(h)前記絶縁物層を貫いてコンタクト孔をエッチングし、前記上部電極のメタライゼーションを可能とする工程と、(i)前記絶縁物層および前記強誘電体層を貫いてコンタクト孔をエッチングし前記下部電極のメタライゼーションを可能とする工程と、を備える強誘電体層キャパシタの製造方法。

請求項9

ビット線ワード線、およびプレート線を有する集積回路強誘電体メモリセルであって、シリコン基板あるいはエピタキシャル領域と、第1の拡散領域、第2の拡散領域、薄いゲート酸化膜(oxide)、および前記ワード線を形成するゲート電極、を含み、前記基板に形成されるトランジスタと、第1の拡散領域および第2の拡散領域のメタライゼーションを可能とするコンタクト孔を含み、前記基板上に形成された厚い酸化膜と、下部電極、強誘電体層、および上部電極を含み、前記厚い酸化膜上に形成された強誘電体キャパシタであって、前記強誘電体層は部分的にあるいは完全に前記上部電極を被包すると共に、前記上部電極のメタライゼーションを可能とするコンタクト孔を含み、前記第1の拡散領域、前記第2の拡散領域、前記強誘電体キャパシタの前記上部電極および前記下部電極のメタライゼーションを可能とするコンタクト孔を含み、前記厚い酸化膜および前記強誘電体キャパシタを覆って形成された第1の絶縁物層と、前記第1の拡散領域を接続するため、前記上部電極と前記第2の拡散領域との間の局所的な相互接続を形成するため、および前記下部電極をメタライズする(metalize)ための、パターン形成された第1のメタライゼーション層と、前記第1の拡散領域および前記下部電極のメタライゼーションを可能とするコンタクト孔を含み、前記第1のメタライゼーション層を覆って形成される第2の絶縁物層と、前記第1の拡散領域を接続し前記ビット線を形成するため、および前記下部電極を接続し前記プレート線を形成するためのパターン形成された第2のメタライゼーション層と、前記第2のメタライゼーション層を覆って形成されたパッシベーション層と、を備える集積回路強誘電体メモリセル。

請求項10

下部電極、上部電極、および前記上部電極と前記下部電極間にある強誘電体層、を含む被包されていない強誘電体キャパシタを形成する工程と、前記強誘電体層を延ばし(extend)前記上部電極を完全に被包して、被包されていない前記強誘電体キャパシタの反対状態(opposite state)の電荷に相対する反対状態の電荷を増加させるようにした工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項11

下部電極、上部電極、前記上部電極と前記下部電極との間にあり、前記上部電極を部分的に囲み、小型の(small-sized)被包されていない参照用の強誘電体キャパシタの反対状態の電荷に相対する反対状態の電荷を増加させるようにした強誘電体層、を含む部分的に被包された強誘電体キャパシタを形成する工程と、部分的に被包された前記上部電極を覆って絶縁層を形成する工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項12

下部電極、上部電極、および前記上部電極と前記下部電極間にある強誘電体層、を含む被包されていない強誘電体キャパシタを形成する工程と、前記強誘電体層を延ばし前記上部電極を完全に被包して、被包されていない前記強誘電体キャパシタの反対状態の電荷のエイジング(aging)率に相対する反対状態の電荷のエイジング率を低下させるようにした工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項13

下部電極、上部電極、前記上部電極と前記下部電極との間にあり、前記上部電極を部分的に囲み、被包されていない小型の参照用の強誘電体キャパシタの反対状態の電荷のエイジング率に相対する反対状態の電荷のエイジング率を低下させるようにした強誘電体層、を含む部分的に被包された強誘電体キャパシタを形成する工程と、部分的に被包された前記上部電極を覆って絶縁層を形成する工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項14

下部電極、上部電極、および前記上部電極と前記下部電極間にある強誘電体層、を含む被包されていない強誘電体キャパシタを形成する工程と、前記強誘電体層を延ばし前記上部電極を完全に被包して、被包されていない前記強誘電体キャパシタのその最終値の略90[%]に切り替えられる(switched)電荷が達する電圧に相対する、切り替えられる電荷がその最終値の略90[%]に達する電圧を低減するようにした工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項15

下部電極、上部電極、前記上部電極と前記下部電極との間にあり、前記上部電極を部分的に囲み、被包されていない小型の参照用の強誘電体キャパシタのその最終値の略90[%]に切り替えられる電荷が達する電圧に相対する、その最終値の略90[%]に切り替えられる電荷が達する電圧を低減させるようにした強誘電体層、を含む部分的に被包された強誘電体キャパシタを、形成する工程と、部分的に被包された前記上部電極を覆って絶縁体層を形成する工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を前記絶縁体層に形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項16

下部電極、上部電極、前記上部電極と前記下部電極との間にある強誘電体層、を含む被包されていない強誘電体キャパシタを形成する工程と、前記強誘電体層を延ばし前記上部電極を完全に被包して、被包されていない前記強誘電体キャパシタの切り替えられる電荷に相対する切り替えられる電荷を増加するように工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項17

下部電極、上部電極、前記上部電極と前記下部電極との間にあり、前記上部電極を覆い、被包されていない小型の参照用の強誘電体キャパシタの切り替えられる電荷に相対する切り替えられる電荷を増加させるようにした強誘電体層、を含む部分的に被包された強誘電体キャパシタを形成する工程と、部分的に被包された前記上部電極を覆って絶縁体層を形成する工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を前記絶縁体層に形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項18

下部電極、上部電極、前記上部電極と前記下部電極との間にある強誘電体層を含む被包されていない強誘電体キャパシタを形成する工程と、前記強誘電体層を延ばし前記上部電極を完全に被包して、被包されていない前記強誘電体キャパシタの所定の切り替え反復回数に対する疲労した切り替えられた(fatigued switched)電荷に相対する、所定回数と同じ切り替え反復回数における疲労した切り替えられた電荷を増加するようにした工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項19

下部電極、上部電極、前記上部電極と前記下部電極との間にあり、前記上部電極を囲み、被包されていない小型の参照用の強誘電体キャパシタの所定の切り替え反復回数に対する疲労した切り替えられた電荷に相対する、所定の回数と同じ切り替え反復回数における疲労した切り替え電荷を増加するようにした強誘電体層、を含む部分的に被包された強誘電体キャパシタを形成する工程と、部分的に被包された前記上部電極を覆って絶縁体層を形成する工程と、前記上部電極のメタライゼーションを可能とするコンタクト孔を前記絶縁体層に形成する工程と、を備える強誘電体キャパシタの製造方法。

請求項20

少なくとも2個のソースドレイン領域強誘電体ゲート構成物(structure)を含む強誘電体の電界効果トランジスタを形成する工程と、前記強誘電体ゲート構成物とは別個水素へのバリキャップ層(hydrogen-barrier cap layer)で強誘電体ゲート構成物を被包する(encapsulate)被包工程と、を備える強誘電体の電界効果トランジスタの製造方法。

請求項21

窪みがつけられた(notched)強誘電体絶縁物を基板上に形成する工程と、前記強誘電体絶縁物の前記窪み(notch)にゲートを形成する工程と、前記ソース/ドレイン領域を基板上に形成する工程と、を備える、強誘電体の電界効果トランジスタの製造方法。

請求項22

水素による損傷から集積回路上の存在する(resident)強誘電体装置(device)を保護する方法であって、前記強誘電体装置とは別個の水素へのバリアキャップ層で強誘電体装置を被包する被包工程を備える保護方法

技術分野

0001

この発明は、一般に、強誘電体キャパシタおよび強誘電体トランジスタの関する。特に、本発明は、強誘電体キャパシタおよび強誘電体トランジスタの電気的な特性(performance)における劣化を防止するための技術と構造に関する。

背景技術

0002

図1には、先行技術の集積回路の、トランジスタおよび強誘電体キャパシタを含む強誘電体メモリセル10の一部を示されている。シリコン基板または他の基板12は、拡散領域14を含み、それはメモリセルに使用されているトランジスタの一部を形成している。厚い酸化物層16は、強誘電体キャパシタのための基板の部分を形成する。厚い酸化膜16はパターン形成されて、そしてエッチングされ、拡散領域14のための通路(access)が与えられる。強誘電体キャパシタは白金の下部電極18、典型的にはジルコン酸チタン酸鉛(lead zirconate titanate,PZT)である強誘電体層20、および白金の上部電極22を含んでいる。酸化物層24が引き続いて堆積され、その酸化物層はパターン形成されエッチングされて、拡散領域14、下部電極18および上部電極22のための通路が与えられる。局所的な相互接続層26は堆積され、パターン形成され更にエッチングされて、下部電極18のためのメタライゼーション26Bだけでなく、拡散領域14と上部電極22との間の局所的な相互接続26Aを与える。

発明が解決しようとする課題

0003

ある強誘電体物質、特にジルコン酸チタン酸鉛(laed zirconate titanate:PZT)は、水素にさらされると、電気的なスイッチ特性の劣化に敏感であるということが強誘電体の分野において知られている。水素の供給源の一つは、しばしば集積回路に使用されるプラスチックパッケージ物資内に発見することができる。水素の別の供給源は、強誘電体キャパシタあるいはメモリセルを製造する際に使用される様々な酸化物層内に発見されている。

0004

先行技術のメモリセル内に存在するメモリセル10の断面部28は、水素に敏感であるという問題を例示するために拡大されて図2に示されている。断面28は、酸化物層16、下部電極18、誘電体層20、上部電極22、酸化物層24および局所的な相互接続26Aを示している。酸化物層24と強誘電体層20との間には界面があるということに図2において注目しなさい。その界面は、強誘電体層20の上部表面および側面(sides)に沿って広がっている。製造中および製造後に、水素は、酸化物層24内に発生され、順に強誘電体層24によって徐々に吸収される。図2に示された矢印は水素が強誘電体層20へ拡散する可能な経路を一般に示している。水素にさらされると、強誘電体キャパシタによって生成されたスイッチング電荷量が徐々に劣化していくということが研究によって示されている。水素にさらされると、そのうち電気的なスイッチング特性が全く破壊される可能性がある。

0005

したがって、望まれていることは、集積された強誘電体キャパシタにおいて水素への敏感性縮小する技術と構造である。

0006

したがって、本発明の主な目的は、水素への敏感性を縮小することによって、集積回路の強誘電体キャパシタおよび強誘電体トランジスタの電気的なスイッチング性能を改良することにある。

0007

本発明の別の目的は、強誘電体メモリ回路の特性を改良することにある。

課題を解決するための手段

0008

本発明の利点は、説明されている製造方法が現存する強誘電体キャパシタおよび強誘電体メモリの製造方法に一般的に適用できることである。

0009

本発明の別の利点は、ここに説明されるように製造されたキャパシタ集積回路メモリや他の集積回路、RF/ID集積回路やカードディスクリートデバイス、あるいは改良された電気的なスイッチング特性および水素拡散への抵抗性が望まれている他のあらゆる応用のような、電子機器製造物に広く使用できるということにある。

0010

本発明の第1の一般的な実施例に従えば、強誘電体キャパシタは、下部電極と、上部電極と、下部電極および上部電極との間に配置され、上部電極へのメタライゼーションを可能とするコンタクト孔を除いて延び、上部電極を完全に被包する(encapsulate)強誘電体層とを含む。上部電極を全体的に被包すると、水素に対する強誘電体キャパシタの敏感性が縮小され、このため電気的なスイッチング特性が改善される。

0011

本発明の第2の一般的な実施例に従えば、強誘電体キャパシタは、下部電極と、下部電極上に形成された強誘電体層とを含む。強誘電体層は、部分的にエッチングされ上部電極を収納する(receive)ための切れ込み(indentation)を形成する。絶縁物層は強誘電体層を覆って(over)形成され、上部電極へのメタライゼーションを可能とするコンタクト孔を含む。上部電極を部分的に被包すると、水素に対する強誘電体キャパシタの敏感性が縮小される。

0012

キャパシタ内の強誘電体層は、PZT、タンタル酸ストロンチウムビスマス(strontium bismuth tantalate:SBT)あるいは他の知られている強誘電体物質を使用して、製造することができる。強誘電体キャパシタはトランジスタと共にして使用され、そのようなセルアレイ内にあるメモリセルを形成する。

0013

本発明に従って、強誘電体キャパシタを製造する第1の方法は、下部電極層、第1の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第1の強誘電体層を覆って第2の強誘電体層を形成して、これによって上部電極を完全に被包するする工程と、第2の強誘電体層をエッチングする工程と、第1の強誘電体層および下部電極層をエッチングし下部電極を形成する工程と、エッチングされた第1の強誘電体層および第2の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第2の強誘電体層を貫いてコンタクト孔をエッチングし上部電極のメタライゼーションを可能とする工程と、絶縁物層および第1の強誘電体層を貫いてコンタクト孔をエッチングし下部電極のメタライゼーションを可能とする工程と、を備える。

0014

本発明に従って、強誘電体キャパシタを製造する第2の方法は、下部電極層、第1の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第1の強誘電体層をエッチングする工程と、下部電極層をエッチングし下部電極を形成する工程と、第1の強誘電体層を覆って第2の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第2の強誘電体層が下部電極と重なるように第2の強誘電体層をエッチングする工程と、エッチングされた第2の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第2の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。

0015

本発明に従って、強誘電体キャパシタを製造する第3の方法は、下部電極層、第1の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第1の強誘電体層をエッチングする工程と、下部電極層をエッチングし下部電極を形成する工程と、第1の強誘電体層を覆って第2の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第2の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第2の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。

0016

本発明に従って、強誘電体キャパシタを製造する第4の方法は、下部電極層、第1の厚さの第1の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第1の強誘電体層をエッチングする工程と、第1の強誘電体層を覆って第2の厚さの第2の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第2の強誘電体層および下部電極層をエッチングし下部電極を形成する工程と、エッチングされた第2の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第2の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。

0017

本発明に従って、強誘電体キャパシタを製造する第5の方法は、下部電極層、強誘電体層を順に形成する工程と、強誘電体層を部分的にエッチングし切れ込みを形成する工程と、強誘電体層を覆ってコンフォーマルな(conformal)上部電極層を形成する工程と、上部電極層をエッチングして取り去り、切れ込みに上部電極を形成する工程と、強誘電体層をエッチングする工程と、下部電極層をエッチングして下部電極を形成する工程と、エッチングされた強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。

0018

本発明に従って、強誘電体キャパシタを製造する第6の方法は、下部電極層を形成する工程と、下部電極層をエッチングし下部電極層を形成する工程と、下部電極層を覆って強誘電体層を形成する工程と、強誘電体層を部分的にエッチングし切れ込みを形成する工程と、強誘電体層を覆ってコンフォーマルな上部電極層を形成する工程と、上部電極層をエッチングして取り去り、切れ込みに上部電極を形成する工程と、強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層を貫いてコンタクト孔をエッチングし上部電極のメタライゼーションを可能とする工程と、絶縁物層および強誘電体層を貫いてコンタクト孔をエッチングし下部電極のメタライゼーションを可能とする工程と、を備える。

0019

本発明に従って製造され、ビット線ワード線プレート線を有する、集積回路の強誘電体メモリセルは、シリコン基板あるいはエピタキシャル領域と、第1および第2の拡散領域、薄いゲート酸化膜(oxide)、並びにワード線を形成するゲート、を含みシリコン基板又はエピタキシャル領域上に形成されたトランジスタと、第1および第2の拡散領域のメタライゼーションを可能とするコンタクト孔を含みシリコン基板又はエピタキシャル領域上に形成された厚い酸化物層と、下部電極、上部電極、部分的にあるいは完全に上部電極を被包すると共に、上部電極のメタライゼーションを可能とするコンタクト孔を含む強誘電体層を含み、且つ厚い酸化膜上に形成された強誘電体キャパシタと、厚い酸化物層および強誘電体キャパシタを覆って形成され、第1および第2の拡散領域、強誘電体キャパシタの上部電極および下部電極のメタライゼーションを可能とするコンタクト孔を含む第1の絶縁物層と、第1の拡散領域を接続するための、上部電極および第2の拡散領域間を局所的な相互接続を形成するための、並びに下部電極をメタライズするためのパターンが形成された第1のメタライーゼション層と、第1の拡散領域および下部電極のメタライゼーションを可能とするコンタクト孔を含み、第1のメタライゼーション層を覆って形成された第2の絶縁物層と、第1の拡散領域を接続しビット線を形成すると共に、下部電極を接続しプレート線を形成するための、パターン形成された第2のメタライゼーション層と、第2のメタライゼーション層を覆って形成されたパッシベーション層と、を含む。望まれるならば、第1の絶縁物層、第2の絶縁物層、およびパッシベーション層のそれぞれを、水素による劣化へのより強固な抵抗体のための強誘電体層として形成できる。

発明を実施するための最良の形態

0020

本発明の上述した又は他の対象、特徴および有利な点は、添付図面を参照して進められる本発明の好ましい実施例の引き続く詳細な記述から容易に明らかになるであろう。

0021

図1は、先行技術の集積回路の、トランジスタと強誘電体キャパシタとを含む強誘電体メモリの断面図である。

0022

図2は、先行技術の強誘電体キャパシタの拡大図であり、電気的なスイッチング特性の劣化を生じる強誘電性絶縁体層への水素拡散の問題を特に示している。

0023

図3から図9は、本発明の第1の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。

0024

図10は、図3から図9に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。

0025

図11から図17は、本発明の第2の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。

0026

図18は、図11から図17に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。

0027

図19から図24は、本発明の第3の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。

0028

図25は、図19から図24に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。

0029

図26から図32は、本発明の第4の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。

0030

図33から図41は、本発明の第5の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。

0031

図42から図50は、本発明の第6の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。

0032

図51は、トランジスタおよび強誘電体キャパシタを有する強誘電体メモリセルの回路図である。

0033

図52は、完全にメタル配線された(metalized)集積回路強誘電体メモリの断面図であり、図52では、本発明に従って、強誘電体キャパシタの上部電極が完全に被包されている。

0034

図53から図69では、少なくとも2個のソースドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタFET)の第1の実施例を形成するための改良された製造方法を示す一連の断面図であり、強誘電体ゲート構造物は強誘電体ゲート構造物と区別される水素障壁となるキャップ層(hydrogen-barrier cap layer)で被包されている。

0035

図70から図77は、少なくとも2個のソース/ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一連の断面図であり、刻み目をつけられた(notched)強誘電性絶縁物は基板上に形成され、ゲートは強誘電性絶縁物の刻み目(notch)に形成され、ソース/ドレイン領域は基板に形成されている。

0036

図78から図84は、少なくとも2個のソース/ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一連の断面図であり、第1の強誘電体層は基板を覆って形成され、ゲートは強誘電体層上に形成され、第2の強誘電体層は第1の強誘電体層およびゲートを覆って形成され、第1のおよび第2の強誘電体層はエッチングされ絶縁物の横方法の寸法を決定して、第2の強誘電体層はエッチングされゲートへ到達している(access)。

0037

図85から図89は、集積回路上に存在する(resident)あらゆる強誘電体デバイスを水素による損傷から保護する方法を示す一連の断面図であり、その方法は、強誘電体装置から区別される水素障壁となるキャップ層を用いて強誘電体装置を被包する工程を備える。

0038

図90は、試験の目的のために使用される広い上部電極を有するが、強誘電体メモリアレイキャパシタに使用される電極とほぼ同じ面積の上部電極開口部を有するディスクリートの強誘電体キャパシタの断面図である。

0039

図91は、強誘電体キャパシタの振る舞いを切り替え印加電圧に対する電荷を示すヒステリシスループであり、特に切り替えられた電荷を(QSW)を示している。

0040

図92は、強誘電体キャパシタのための切り替えられた電荷に対する印可された切り替え電圧ベルグラフであり、特にV(90)、すなわち切り替えられた電荷がその最終値のほぼ90%を達成する電圧レベルを示す。

0041

発明の詳しい説明
図3から図9を参照して、低減された水素敏感性を有する強誘電体メモリでの使用に適した第1の強誘電体キャパシタプロセスの一連の断面図を示している。

0042

図3では、約7000オングストロームのBPSGガラスである層16が(示されていない)シリコン基板または他の基板上に堆積される。あらゆる酸化物層、窒化物層または他の適当な絶縁物層がBPSG層16に代わることができる。白金の下部電極層18が、BPSG層16を覆って約1750[オングストローム]の厚さに引き続いて堆積される。電極層18に対しては白金が使用されるが、イリジウム(iridium)、イリジウム酸化物等を含み、強誘電体膜に適用できる他に知られた物質を使用できる。また、下部電極層18は、白金の下部電極層18の密着を容易にするために、厚さ約200[オングストローム]のチタン密着層(titanium adhesion)を含む。第1の強誘電体層20が、引き続いて下部電極層18を覆って厚さ約3000[オングストローム]に堆積される。強誘電体層20に使用される物質は、理想的には、ドープされた又はドープされていないジルコン酸チタン酸鉛(lead zirconate titanate:PZT)、ストロンチウム・ビスマス・タンタル酸(strontium bismuth tantalante:SBT)あるいは薄膜形式で使用するために適している他のあらゆる知られた強誘電体物質である。強誘電体層20が堆積された後に、第1のアニール(anneal)が行われる。第1のアニールは、約5[秒]間の650[℃]の熱処理を含み、この熱処理は約8[秒]間の850[℃]の熱処理によって後に引き継がれる。

0043

白金の上部電極層22は、引き続いて第1の強誘電体層20を覆って厚さ約1750[オングストローム]に堆積される。上部電極層22に使用される物質は、上記のように白金以外も使用できる。上部電極層22は、エッチングされ1個以上の上部電極を形成する。白金は、典型的にはアルゴンおよび塩素雰囲気中において反応性イオンエッチング(reactive-ion etch)を使用してエッチングされるが、他のガスを使用できる。イオンミリング(ion milling)は、同様に代わりのエッチング技術である。個々の上部電極の寸法は、約3[μm]の上部電極間の間隔を持ち、1.5[μm]×1.5[μm]である名目上の寸法から望まれるように修正できる。白金の上部電極22はエッチングされ個々の上部電極を決定した後、第2のアニールが実行される。第2のアニールは、酸素雰囲気中において約60[分]間の650[℃]の熱処理を含む。

0044

図4では、第1の強誘電体層20と同じ厚さ(3000[オングストローム])の第2の「キャップ」強誘電体層30が第1の強誘電体層20を覆って堆積され、これによって上部電極22を完全に被包する(encapsulate)。第2の強誘電体層30に使用される物質は、理想的にはドープされた又はドープされたないPZT、SBTまたは薄い膜形式での使用に適した知られている他のあらゆる強誘電体物質である。第2の強誘電体層は水素拡散への抵抗性あるいは水素「ゲッタリング」の性質のために使用され、その強誘電性のために使用されていないので、第1の強誘電体層および第2の強誘電体層は同じ強誘電体物質であることを必要としない。第2の強誘電体層30が堆積された後、随意の第3の熱処理を実行することができる。随意の第3の熱処理は、酸素雰囲気中における約60[分]の650[℃]の熱処理を含む。

0045

図5では、第2の強誘電体層30が第1の強誘電体層20のために説明された同じ方法に従ってエッチングされる。第2の強誘電体層30はエッチングされ、上部電極との相応な重なり、1.5[μm]から2.0[μm]の程度を残す。

0046

図6では、第1の強誘電体層20および下部電極18が同時にエッチングされ、下部電極の寸法を決定する。図6に見られるように、下部電極18の一端はエッチングされ下部電極の最終的なコンタクトが占める場所(room)を与える(allow)。下部電極18の他端は、第2の強誘電体層30と同じ寸法までエッチングされる。第1の強誘電体層20および下部電極層18は、アルゴンおよび四フッ化炭素の雰囲気中で反応性イオンエッチングを使用して同時にエッチングされるが、他のガスも使用できる。また、イオンミリングが代わりのエッチング技術として使用できる。第1の強誘電体層20および下部電極18がエッチングされた後に、随意の第1の回復アニールを実行できる。随意の第1の回復アニールは、酸素雰囲気中における550[℃]で約60[分]の熱処理を含む。

0047

図7においては、PTEOSガラス絶縁層24が、エッチングされた第1の強誘電体層20および第2の強誘電体層30を覆って約5500[オングストローム]の厚さで堆積される。絶縁層24に代わって(for)他の絶縁層を使用できる。

0048

図8においては、コンタクト孔がエッチングされ、上部電極22および下部電極18の通路を与える。コンタクト孔32は下部電極18への通路を与え、コンタクト孔34は上部電極22への通路を与える。コンタクト孔34は、絶縁層24および第2の強誘電体層30を貫いて(through)エッチングされ上部電極のメタライゼーションを可能とする。コンタクト孔32は、絶縁層24および第1の強誘電体層20を貫いてエッチングされ下部電極18のメタライゼーションを可能とする。コンタクト32およびコンタクト34は理想的には2ステップでエッチングされることに注目しなさい。第1のエッチングステップはコンタクト孔にある絶縁層24を除去する。絶縁酸化物質を、フッ素系(flourine-based)のウエットまたはドライエッチングを使用して、エッチングして取り去ることができる。勾配がつけられた側面(profile)をコンタクト孔にエッチングして形成することが望ましい。絶縁酸化物質を除去した後、コンタクト孔にある残りの強誘電体物質が上記の強誘電体エッチングに従ってエッチングされて取り去られる。図8においてコンタクト孔32および34がほぼ同じ厚さ、つまり強誘電体物質の3000[オングストローム]を加えたガラスの5000[オングストローム]を貫いてエッチングされる。したがって、コンタクト孔32および34のエッチングを同時に実行できる。コンタクト孔32および34をエッチングした後、随意の第2の回復アニールを実行できる。随意の第2の回復アニールは、酸素雰囲気中における550[℃]で約60[分]の熱処理を含む。

0049

図9では、コンタクト32および34はメタライズされ下部電極18および上部電極22への電気的な経路が与えられる。窒化チタンの局所的な相互接続、ローカルインターコネクト(local interconnect)のメタライゼーション層を厚さ約800[オングストローム]で堆積して、エッチングし下部電極18のための金属コンタクト36および各上部電極22のための金属コンタクト38を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図52に示されているが、他のメタライゼーション手順を使用できる。例えば、厚さ約8000[オングストローム]のアルミニウム層によって続かれる厚さ約1500[オングストローム]のチタン層を使用し金属コンタクト36および38を形成できる。窒化チタン層を形成した後、他のメタライゼーション技術を同様に使用できる。

0050

図3から図9に関する上記のキャパシタ構造の平面図を図10に示す。下部電極18および第1の強誘電体層20が、第1の矩形を形成する同一地域に存在する(coincident)層として示されている。下部電極18、第1の強誘電体層20、および第2の強誘電体層30である小さい方の第2の矩形が形成されている。下部電極へのコンタクト孔32および上部電極へのコンタクト孔34が円形の特徴(feature)として示されている。局所相互接続の金属の接続ストラップ(strap)38は、コンタクト孔34および40と重なった個々の矩形として示され、ストラップ38は上部電極22を接続する。コンタクト孔40は、図3から図9には示されていないが、他の構造物、例えば図52に示されるようなトランジスタの拡散層領域へのコンタクトを示す。

0051

図11から図17を参照して、水素への低減された敏感性を有する強誘電体メモリに使用に適した第2の強誘電体キャパシタプロセスの一連の断面図が示されている。

0052

図11図3と同じ断面図であり、厚いガラス層16、下部電極18、第1の強誘電体層20、および上部電極層22の一連の堆積を示している。上記の材料および厚さの全ては、図11にあるものと同じである。第1の強誘電体層18が堆積された後、第1のアニールを実行できる。白金の上部電極層22をエッチングし、個々の上部電極22を形成する。上部電極22をエッチングした後、第2のアニールを実行できる。

0053

図12においては、第1の強誘電体層20が、エッチングされた上部電極22と横方向のある重なりを持ってエッチングされる。下部電極層18はエッチングされ下部電極の寸法を決定する。図12に見られるように、下部電極18の一端は、エッチングされ、下部電極の最終的なコンタクトが占める十分な場所(room)を与える。下部電極18の他端は、第1の強誘電体層20と同じ寸法にエッチングされる。下部電極18および第1の強誘電体層20のためのエッチング技術は図3から図11に関連して上に記述されている。第1の強誘電体層20および下部電極18をエッチングした後、随意の第1の回復アニールを実行できる。随意の第1の回復アニールは、酸素雰囲気中における550[℃]で約60[分]の熱処理を含む。

0054

図13においては、第1の強誘電体層20とほぼ同じ厚さ(3000[オングストローム])の第2の「キャップ」強誘電体層30が第1の強誘電体層20を覆って堆積され、それによって上部電極22を完全に被包する(encapsulate)。第2の強誘電体層30を堆積した後、随意の第3のアニールを実行できる。随意の第3のアニールは、酸素雰囲気中における650[℃]で約60[分]の熱処理を含む。

0055

図14においては、第2の強誘電体層30は、第1の強誘電体層20のために説明された同じエッチング方法に従ってエッチングされる。第2の強誘電体層30はエッチングされ、下部電極18との相応な重なり、約1.5[μm]から2.0[μm]を残す。第2の強誘電体層30をエッチングした後、随意の第2の回復アニールを実行できる。

0056

図15においては、PTEOSガラス絶縁物層24がエッチングされた第2の強誘電体層30を覆って厚さ約5000[オングストローム]が堆積される。

0057

図16においては、コンタクト孔がエッチングされ上部電極22および下部電極18の経路が与えられる。コンタクト孔32は下部電極18への経路を与え、コンタクト孔34は上部電極22への経路を与える。図16において、コンタクト孔32および34の両方は絶縁物層24および第2の強誘電体層30を貫通してエッチングされ、上部電極および下部電極のメタライゼーションを可能とする。コンタクト孔32および34は物質の同じ厚さを貫いてエッチングされるので、コンタクト孔32および34の深さは同一である。コンタクト孔32および34は理想的には同時に2ステップでエッチングされ、絶縁酸化物質及び残りの強誘電体層を除去する。使用されたエッチングの型は、図8を参照して記述されているものと同じである。コンタクト孔32および34をエッチングして後、随意の第2の回復アニールを実行できる。

0058

図17においては、コンタクト孔32および34はメタライズされて、下部電極18および上部電極22への電気的な通路が与えられる。窒化チタンの局所的な相互接続のためのメタライゼーション層は厚さ800[オングストローム]に堆積されて、エッチングされ下部電極18のための金属コンタクト36を、そして各上部電極22のための金属コンタクト38を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図52に示されているが、他のメタライゼーション手順を使用できる。

0059

図18には、図11から図17に関して上に記載されたキャパシタ構造の平面図が示されている。下部電極18は第1の矩形を形成するものとして示されている。下部電極18および第1の強誘電体層20である小さい方の第2の矩形が形成される。第2の強誘電体層30は下部電極18に重なり、破線で示される矩形として示されている。下部電極および上部電極へのコンタクト孔32および34は円形の特徴として示されている。上部電極22を接続する局所的な相互接続の金属の接続ストラップ(strap)38層が、コンタクト孔34および40に重なる個々の矩形として示されている。コンタクト孔40が図11から図17には示されていないが、図52に示されているようにトランジスタの拡散領域のような別の構造物への接続部を表している。

0060

図19から図24を参照して、低減された水素敏感性を有する強誘電体メモリに使用することに適する第3の強誘電体キャパシタプロセスの一連の断面図が示されている。

0061

図19から図21は、先に示された図11から図13と断面図、物質、エッチング工程およびアニール工程において共に同じである。図19は、順に形成された厚いガラス層16、下部電極層18、第1の強誘電体層20および上部電極22を示していて、上部電極層22はエッチングされ個々の上部電極22を形成する。図20は、下部電極を形成するために第1の強誘電体層20のエッチングと下部電極層18のエッチングを示している。図21では、第1の強誘電体層20と同じ厚さ(3000[オングストローム])の第2の「キャップ」強誘電体層30が第1の強誘電体層20を覆って堆積され、それによって上部電極22を完全に被包する。強誘電体層20は堆積された後に第1のアニールを行い、上部電極層22がエッチングされた後に第2のアニールを行い、第2の強誘電体層30を堆積した後に随意の第3のアニールを行う。第1の強誘電体層20および下部電極18がエッチングされた後に随意の第1の回復アニールを行う。

0062

図22では、PTEOSガラス層24が、エッチングされていない第2の強誘電体層30を覆って約5000[オングストローム]の厚さに堆積される。

0063

図23では、コンタクト孔がエッチングされ上部電極22および下部電極18への通路を与える。コンタクト孔32は下部電極18への通路を与え、コンタクト34は上部電極22への通路を与える。図23では、コンタクト孔32とコンタクト孔34は共に、絶縁物層24および第2の強誘電体層30を貫いてエッチングされ、上部電極および下部電極へのメタライゼーションを可能とする。コンタクト孔32および34の深さは同じであり、なぜなら同じ厚さの物質を貫いてエッチングされるからである。コンタクト孔32および34は理想的には2ステップで同時にエッチングされ、絶縁酸化物層、その後残りの強誘電体物質を除去する。使用されたエッチングの型は、図8を参照して記述されているものと同じく使用されている。コンタクト孔32および34が開口された後に、第2の随意の回復アニールを実行する。

0064

図24では、コンタクト孔32および34はメタライズされ、下部電極18及び上部電極22への通路を与える。窒化チタンの局所的な相互接続のメタライゼーション層は厚さ約800[オングストローム]に堆積されて、エッチングされ下部電極18のための金属コンタクト36および各上部電極22のための金属コンタクト38を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図52に示されるが、他のメタライゼーション手順を使用できる。

0065

図19から図24に関して上に記述されたキャパシタ構造の平面図が図25に示される。下部電極18は第1の矩形を形成するものとして示される。下部電極18および第1の強誘電体層20である小さい方の第2の矩形が形成される。第2の強誘電体層30は、大きな余裕(margin)によって下部電極18と重なる破線の矩形として示される。示されている大きな余裕は、エッチングされない連続した第2の強誘電体層30の範囲に当たる。下部電極のコンタクト孔32および上部電極のコンタクト孔34は、円形の特徴を示している。上部電極22を接続する局所的な相互接続である金属の接続ストラップ38はコンタクト孔34及び40に重なる個々の矩形として示されている。コンタクト孔40は図19から図24に示されていないが、図52に示されるようなものとして、トランジスタの拡散領域のような他の構造物へのコンタクトを表している。

0066

図26から図32を参照すると、水素への低減された敏感性を有する強誘電体メモリに使用するために適した第4の強誘電体キャパシタプロセスの一連の断面図が示されている。望まれるならば、以下に記述される第4の強誘電体キャパシタプロセスでは、第2の強誘電体層30の厚さが、第1の強誘電体層20と異なることを許容される。

0067

図26は、以前に記述された図3図11および図19と同じである。第1の強誘電体層20が堆積された後に第1のアニールが実行され、上部電極層22がエッチングされた後に第2のアニールが実行される。

0068

図27では、第1の強誘電体層20のみがエッチングされ、エッチングされた上部電極22と相応に重なる。図27では、下部電極層18はエッチングされない状態のままである。第1の強誘電体層20をエッチングした後に、随意の第1の回復アニールを実行する。

0069

図28では、第1の強誘電体層20と異なる厚さ(3000[オングストローム]より厚くまたは3000[オングストローム]より深く)の第2の「キャップ」強誘電層30’が第1の強誘電体層20を覆って堆積され、それによって上部電極22を完全に被包する。材料の使用がより少なく、エッチングが容易であり、より平坦であり、加えて他の処理上の理由から、厚い第2の強誘電体層30’はより薄いことが望ましい。しかしながら、望まれるならば、同じまたはより厚い強誘電体層30’が使用できる。第2の強誘電体層30’のために使用される物質は上記のものと同じであり、第1の強誘電体層20において使用される物質以外に異なることが可能である。第2の強誘電体層30’を堆積した後に、随意の第3のアニールを実行できる。

0070

図29では、第2の強誘電体層30’および下部電極層18が同時にエッチングされ、下部電極を形成する。下部電極層18および第2の強誘電体層30’をエッチングした後に、随意の第2の回復アニールを実行できる。

0071

図30では、エッチングされた強誘電体層30’を覆って5000[オングストローム]の厚さにPTEOSガラス絶縁物層24が堆積される。

0072

図31では、コンタクト孔がエッチングされ、上部電極22および下部電極18への通路を生じる。コンタクト孔32は下部電極18への通路を生じ、コンタクト孔34は上部電極22への通路を生じる。図31では、コンタクト孔32および34は共に絶縁物層24および第2の強誘電体層30’を貫いてエッチングされ、上部電極及び下部電極へのメタライゼーションを可能とするということに注目しなさい。コンタクト孔32および34はエッチングされ物質の同じ厚さを貫通するので、それらの深さは同じである。コンタクト孔32および34は、絶縁酸化物層を、それから残りの強誘電体物質を除去するために、理想的には2ステップで同時にエッチングされる。使用されたエッチングの型は、図8を参照して記述されるものと同じものが使用される。コンタクト孔32および34をエッチングした後に、随意の第3の回復アニールを実行できる。

0073

図32では、コンタクト孔32および34がメタライズされ、下部電極18および上部電極22への電気的な通路が与えられる。引き続く酸化物層およびメタライゼーション層を示す強誘電体層メモリセルのための全メタライゼーション手順が図52に示されるが、他のメタライゼーション手順を使用することもできる。

0074

図26図32に関連して上に記載されたキャパシタの構造の平面図は示されていないが、図18に示されている平面図に似ている。一つの違いは、強誘電体層30’は下部電極18に重なっていないが、それに対して下部電極18に同じ場所を占めている(coincident)。

0075

図33図41を参照して、水素への低減された敏感性を有する強誘電体メモリに適した第5の強誘電体キャパシタの一連の断面図が示されている。

0076

図33では、厚さ7000[オングストローム]のBPSGガラス層16がシリコン基板あるいは他の基板(図示せず)上に堆積される。白金の下部電極層18は、BPSGガラス層16を覆って厚さ1750[オングストローム]程度に堆積される。また、下部電極層18は厚さ200[オングストローム]程度のチタンの密着層を含み、BPSGガラス層16へ白金の下部電極層18の密着を容易にしている。強誘電体層20が、3000[オングストローム]の厚さに下部電極層18を覆って引き続いて堆積される。強誘電体層20に使用される物質は、理想的にはドープされた又はドープされないジルコン酸チタン酸鉛(laed zirconate titanate:PZT)、タンタル酸ストロンチウム・ビスマス(strontiumbismuth tantalate:SBT)、あるいは薄い層形状での使用に適した他の知られている強誘電性物質である。

0077

図34では、強誘電体層20は部分的にエッチングされ、1個以上の切れ込み42が(indentation)形成される。切れ込み42は、以下に詳細に説明するように、上部電極を完全に収容する(receive)ために十分な深さにまでエッチングされるべきである。使用されるエッチング技術は、強誘電体層をエッチングするときに使用される同じ反応性イオンエッチングである。強誘電体層20が部分的にエッチングされた後、第1のアニールを実行する。第1のアニールは、約5[秒]で850[℃]の熱処理が後に続く、約5[秒]で650[℃]の熱処理を含む。

0078

図35では、引き続いて、白金の上部電極層22が強誘電層20を覆って厚さ約1750[オングストローム]に堆積される。上部電極層22はコンフォーマル(conformal),つまり下地の形状と共形であり、たとえば下地の形状を反映していて、このため切れ込み42の夫々を十分に埋め込まれる(fill)。

0079

図36では、上部電極層22はエッチングされて取り去られ、切れ込み42に1個以上の上部電極を形成する。白金は、典型的にはアルゴンと塩素の雰囲気中で反応性イオンエッチングを使用してエッチングされる。代わりのエッチングには、イオンミリングあるいは化学的機械的研磨(CMP)が含まれる。個々の上部電極の寸法は、上部電極間の各3[μm]の間隔と共に、名目上の寸法1.5[μm]×1.5[μm]から望むように変更できる。白金の上部電極層22はエッチングされ個々の上部電極を規定した(define)後に、第2のアニールを実行する。第2のアニールは、酸素雰囲気中における約60[分]で650[℃]の熱処理を含む。

0080

図37では、強誘電体層20はエッチングされ上部電極22との横方向の相応な重なりを残す。

0081

図38では、下部電極層18はエッチングされ下部電極の寸法を規定する。図38に見ることができるように、下部電極18の一端はエッチングされ最終的な下部電極への接続のための空間を与える。下部電極18の他端は、第2の強誘電体層30と同じ寸法にエッチングされる。下部電極層18は、アルゴン及び塩素雰囲気中において反応性イオンエッチングを使用してエッチングされる。下部電極層18がエッチングされた後に、随意の第1の回復アニールを実行できる。随意の第1の回復アニールは、酸素雰囲気中において約60[分]間で550[℃]の熱処理を含む。

0082

図39では、PTEOSガラス絶縁物層24は、エッチングされた強誘電体層20を覆って約5000[オングストローム]に堆積される。

0083

図40では、コンタクト孔はエッチングされ上部電極22および下部電極18への通路を生じる。コンタクト孔32は下部電極18への通路を与え、コンタクト孔34は上部電極22への通路を与える。コンタクト孔34及び32は、絶縁物層24を貫いてエッチングされ、上部電極22および下部電極18のメタライゼーションを可能とする。コンタクト孔32及び34は、単一のエッチング工程でエッチングされることに注目すべきである。絶縁酸化物質は、フッ素系(fluorine-based)ウエットエッチまたはドライエッチを使用して、エッチングされ取り去られる。エッチングして傾斜がつけられた側面をコンタクト孔に形成することが望ましい。図40では、コンタクト孔32及び34は、物質のほぼ同じ厚さ、つまりガラス絶縁層24の5000[オングストローム]を貫いてエッチングされることに注目しなさい。コンタクト孔32及び34は以前に記載したように開口された後に、第2の随意の回復アニールを実行できる。

0084

図41では、コンタクト孔32及び34はメタライズされ、以前に上で記載したように、下部電極18および上部電極22への電気的な通路を与える。

0085

図33図41に関して上に記述されたキャパシタ構造の平面図は、図10に示された平面図と類似している。唯一の違いは、強誘電体層30に当たる第2のレベルがないことである。しかしながら、平面図の輪郭は同じである。

0086

図42図50を参照して、水素の低減された敏感性を有する強誘電体メモリにおける使用に適した第6の強誘電体キャパシタプロセスの一連の断面図が示される。

0087

図42では、厚さ7000[オングストローム]程度のBPSGガラス層16がシリコン基板あるいは他の基板(図示せず)上に堆積される。白金の上部電極層18が、引き続いてBPSGガラス層16を覆って約1750[オングストローム]の厚さに堆積される。また、下部電極層18は200[オングストローム]程度のチタンの密着層を含み、BPSGガラス層16への白金の下部電極層18の密着を容易にしている。

0088

図43では、下部電極層18がエッチングされ下部電極を形成する。

0089

図44では、強誘電体層20が、下部電極を覆って約3000[オングストローム]の厚さに引き続いて堆積される。強誘電体層20に使用される物質は、理想的には、ドープされた又はドープされないPZT、SBTあるいは薄い層状の形成での使用に適した他の知られた強誘電体物質である。

0090

図45では、強誘電体層20は、部分的にエッチングされ1個以上の切れ込み42を形成する。切れ込み42は、更に以下に詳細に説明されるように、上部電極を完全に収容する(receive)ために十分な深さにエッチングされるべきである。使用されるエッチング技術は、強誘電体層をエッチングするときに使用される同じ反応性イオンエッチングである。強誘電体層20が部分的にエッチングされた後、第1のアニールを実行する。第1のアニールは、約5[秒]で850[℃]の熱処理が後に続く、約5[秒]で650[℃]の熱処理を含む。

0091

図46では、引き続いて、白金の上部電極層22が強誘電層20を覆って厚さ約1750[オングストローム]に堆積される。上部電極層22はコンフォーマル(conformal),つまり共形であり、このため切れ込み42の夫々内に十分に埋め込まれる(fill)。

0092

図47では、上部電極層22はエッチングされて取り去られ、切れ込み42内に1個以上の上部電極を形成する。白金は、典型的にはアルゴンと塩素の雰囲気中で反応性イオンエッチングを使用してエッチングされる。個々の上部電極の寸法は、上部電極間の各3[μm]の間隔と共に、名目上の寸法1.5[μm]×1.5[μm]から望むように変更できる。白金の上部電極層22をエッチングし個々の上部電極を規定した(define)後に、第2のアニールを実行する。第2のアニールは、酸素雰囲気中における約60[分]で650[℃]の熱処理を含む。

0093

図48では、PTEOSガラス絶縁物層24は、エッチングされた強誘電体層20を覆って約5000[オングストローム]に堆積させる。

0094

図49では、コンタクト孔はエッチングされ上部電極22および下部電極18への通路を与える。コンタクト孔32は下部電極18への通路を与え、コンタクト孔34は上部電極22への通路を与える。コンタクト孔34は絶縁物層24を貫いてエッチングされ上部電極22へのメタライゼーションを可能とする。しかしながら、コンタクト孔32は、強誘電体層20だけでなく絶縁物層24をも貫いてエッチングされる。したがって、コンタクト孔32及び34は、2つの分離されたエッチング工程でエッチングされることに注目すべきである。絶縁酸化物質は、フッ素系(fluorine-based)ウエットエッチまたはドライエッチを使用して、エッチングされ取り去られる。強誘電体物質は、反応性イオンエッチングを使用してエッチングされる。エッチングして傾斜がつけられた側面をコンタクト孔に形成することが望ましい。プロセスにおけるこの位置で、随意の回復アニールを実行できる。

0095

図50では、コンタクト孔32及び34はメタライズされ、以前に上で記載したように、下部電極18および上部電極22への電気的な通路が与えられる。

0096

図42図50に関して上に記述されたキャパシタ構造の平面図は、図25に示された平面図と類似している。異なることは、強誘電体層30に当たる第2のレベルがないことであり、加えて強誘電性物質20の対する輪郭は取り去られるべきであることである。

0097

図51を参照して、典型的な不揮発性強誘電体メモリのための回路図が示され、そのメモリは強誘電体キャパシタ54に結合されたトランジスタ52を有している。図51での配置は、1個のトランジスタと1個のキャパシタのメモリセル、あるいは1T/1Cセルとして知られている。トランジスタ52の一方の電流ノードはビット線を形成し、また14、46、48として命名され、図52に示される集積されたセル内の領域に対応する。トランジスタ52の他方の電流ノードは、ノード56において強誘電体キャパシタ54に結合される。トランジスタ52のゲート15は、メモリセルのワード線を形成する。キャパシタ54の一端はノード56においてトランジスタ52へ結合され、キャパシタ54の他端はメモリセルのプレート線を形成する。プレート線ノードは、18、36、48として命名され図52に示される集積されたセル内の領域に対応する。

0098

図52を参照すれば、ビット線、ワード線及びプレート線を有する完全にメタライズされた集積回路の強誘電体メモリセルの断面図が示されている。メモリセルはシリコン基板あるいはエピタキシャル領域12と、基板12内に形成され、第1および第2の拡散領域14、薄いゲート酸化膜(oxide)13、並びワード線を形成するゲート15を含むトランジスタとを含む。厚い酸化物層16は、基板12上に形成されコンタクト孔を含み、第1及び第2の拡散領域14のメタライゼーションを可能とする。図52において、各層内にあるコンタクト孔および様々な層の各々を形成するための正確な手順は、十分には記述されていないことに注目すべきであり、実際には、コンタクト孔は引き続くプロセスステップにおいて形成されてもよい。強誘電体キャパシタは、引き続いて厚い酸化物層16上に形成され、下部電極18、強誘電体層20+30、および上部電極22を含んでおり、強誘電体層20+30は、部分的にあるいは完全に、上部電極22を被包する。強誘電体層20+30はコンタクト孔を含み上部電極22のメタライゼーションを可能とする。

0099

第1の絶縁物層24は厚い酸化層16および強誘電体キャパシタを覆って形成され、コンタクト孔を含み、第1および第2の拡散領域14のメタライゼーション、強誘電体キャパシタの上部電極22および下部電極18のメタライゼーションを可能とする。パターンが形成された第1のメタライゼーション層36、38、46が、第1の拡散領域14を金属コンタクト46と接続するために、上部電極22と第2の拡散領域14と間の局所的に相互接続を形成するために、そして下部電極18を金属コンタクト36とメタライズするために、堆積される。

0100

第2の絶縁物層44は第1のメタライゼーション層36、38、46を覆って形成され、第1の拡散領域14および下部電極36のメタライゼーションを可能とするためにコンタクト孔を含む。パターンが形成された第2のメタライゼーション層48は第1の拡散領域を14を接続してメモリセルのビット線を形成すると共に、下部電極18を接続しメモリセルのプレート線を形成する。最終的に、パッシベーション層50が第2のメタライゼーション層48を覆って形成される。

0101

第1の絶縁物層24及び第2の絶縁物層44は、典型的には、ドープされた又はドープされない薄い酸化物層であるけれど、水素の拡散に対してより多く抵抗が必要とされるならば、これらの層もPZTまたはSBTのような強誘電体物質で作ることができる。更に、パッシベーション層50は、典型的にはシリコン窒化物等で形成されるが、PZTあるいはSBTのような強誘電体物質で作ることができる。上で述べた3層の全ては、望まれるように同じあるいは異なる強誘電体物質で製造することができ、強誘電体キャパシタの強誘電体層に使用された物質と必ずしも同じ物質である必要でない。強誘電体物質のパッシベーションに関する更なる教えは、「強誘電体集積回路のための、固いセラミック物質を使用するパッシベーション方法および構造」と命名された米国特許第5,438,023号に見いだすことができ、その特許はラムトロンコーポレーション、本発明の譲受人へ付与されている。水素への敏感性を更に縮小するために特別な注意が払われていると同時に、これらの工程は製造コスト複雑性を増加させる可能性がある。

0102

強誘電体電界効果トランジスタ
強誘電体FETは、しばしば「MFSFET」と参照され、「MFSFET」は「金属−強誘電体−半導体電界効果トランジスタ(Metal-Ferroelectric-Semiconductor Feild-Effect-Transistor)」を意味し、強誘電体メモリデバイスのための記憶要素として提案されてきた。強誘電体FETは、二酸化シリコンゲート絶縁物層が強誘電体ゲート絶縁物層に置き換えられたということを除いて、標準的なMOSFETに類似する。強誘電体FETは分離のスイッチデバイス及び強誘電体キャパシタが使用されている1T−1Cあるいは2T−2Cメモリセルに対する対案である。

0103

動作においては、強誘電体ゲート絶縁物層の分極が、ゲート領域の直下にあるチャネル蓄積(accumulate)あるいは空乏化(depletion)/反転(inversion)を誘導する。したがって、強誘電体FETは強誘電体の分極状態に依存してオンあるいはオフになり、このため記憶要素として使用できる。

0104

強誘電体FETは標準的な強誘電体メモリセルへのよい対案と考えられている。なぜなら、読みだし/書き込み機構非破壊的に行われ、単一の強誘電体FETのセルサイズが小さいからである。やや古くさくなるが、強誘電体FETのプロセスには固有の問題があるため、広範な適用を妨げてきた。強誘電体FETに伴う問題の一つは、チャネルが堆積中に及び/または引き続くアニールサイクル中に形成され、強誘電体ゲート絶縁物層とチャネルが形成される半導体層との間にある界面において起こる相互拡散である。強誘電体FETの別の問題は、引き続くプロセスステップ中で起こる強誘電体ゲート絶縁物層の劣化である。一旦、相互拡散が起こると、2個のキャパシタの直列接続が実際に形成される。第1のキャパシタは強誘電性であるが、第2のキャパシタは非強誘電性であって、実際にはこれが印加される外部電圧の大部分を吸収してしまう。これは、電気的な性能の大幅な縮小を引き起こし、引き続く熱的なアニールによって回復されることはない。

0105

図53図69は、少なくとも2個のソース/ドレイン領域と強誘電体ゲート構造物とを含む強誘電体FETの第1の実施例を形成するための改良された製造方法を例示し、強誘電体ゲート構造物(structure)は強誘電体ゲートの構造物とは別個の水素へのバリアのキャップ層(hydrogen-barrier cap layer)で被包されている。水素へのバリアのキャップ層は、引き続くプロセスステップによる水素から劣化を避けると共に、引き続く回復アニールの必要性を最小にしあるいは除去する。結果として、強誘電体ゲートと半導体領域との間の相互拡散も最小化される。

0106

図53を参照して、シリコン基板、他の半導体基板あるいはエピタキシャル層100が示され、強誘電体トランジスタのためのソース/ドレイン領域が形成されている。

0107

図54では、Nウエル102及びPウエル104のような拡散領域が半導体基板100内へ拡散される。

0108

図55では、フィールド酸化物領域106、108および110は厚さ約1[μm]まで熱的に成長されウエル102および104を電気的に分離する。

0109

図56では、3個の層が形成される。強誘電体ゲート絶縁層112は厚さ約500[オングストローム]から5000[オングストローム]に形成される。強誘電体層112は、ドープされた又はドープされていないPZT、SBT、チタン酸バリウム・ストロンチウム(barium strontium titanate:BST)等のようなよく知られているあらゆる強誘電性の構成物(composition)で形成され得る。次いで、ポリシリコンゲート層114が厚さ約500[オングストローム]〜5000[オングストローム]に形成される。最後に、「固いマスク(hard mask)」の二酸化シリコン層116が、名目上の厚さ約3000[オングストローム]に形成される。

0110

図57では、層116の表面がパターン形成され、層112、114および116が、ウエットエッチングおよび反応性イオンエッチング(reactive-ion etch:「RIE」)の組み合わを使用してエッチングされる。エッチングステップは完了した後に、固いマスク層116Aの残存物と共にゲート構造物112Aおよび114Aが第1のPチャネル強誘電体FETのために形成される。固いマスク層116Bの残存物と共にゲート構造物112Bおよび114Bが第1のNチャネル強誘電体FETのために形成される。図57において、強誘電体絶縁物層112Aおよび112Bとポリシリコンゲート114Aおよび114Bとを含む強誘電体ゲート構造物が直接にシリコン基板100上に形成され、シリコン基板100はソース/ドレイン領域を含む。

0111

図58では、酸化物領域106、108および110と固いマスク領域116Aおよび116Bとによってマスクされトランジスタに対する適当な極性となるソース/ドレイン領域がイオン注入される。ソース/ドレイン領域118Aおよび118Bは、理想的には、Pチャネル強誘電体FETを形成するために量的に多くP型不純物がドープされ、ソース/ドレイン領域120Aおよび120Bは、理想的には、Nチャネル強誘電体FETが形成するためには量的に多くN型不純物がドープされる。

0112

図59では、固いマスク層116の残存物116Aおよび116Bがエッチングによって除去される。

0113

図60では、キャップ層122がソース/ドレイン領域および酸化物領域を含み強誘電体トランジスタの全表面を覆って、厚さ約500[オングストローム]〜5000[オングストローム]に堆積される。キャップ層122のために使用される物質は、強誘電体ゲート絶縁物層112に対して、つまりPZT、SBT、BSTまたは他の知られている強誘電体物質に対して上で参照されるような標準的な強誘電体物質である。加えて、キャップ層122は、ドープされた及びドープされていない窒化物(nitrides)、チタン酸塩(titanates)、ジルコン酸塩(zirconates)、ニオブ酸塩(niobates)、タンタル酸塩(tantalates)、スズ酸塩(satnnates)、ハフニウム酸塩(hafnates)、マンガン酸塩(manganates)からなるグループから選択される強誘電性セラミック物質あるいは非強誘電性セラミック物質でありうる。

0114

図61では、キャップ層122はソース/ドレイン領域にわたってRIEエッチングされ、被包する層122Aおよび122Bを形成する。層122Aおよび122Bは、それぞれの強誘電体FETの強誘電体ゲート構造物を完全に被包することに注目しなさい。

0115

図62では、薄いシリコン酸化窒化物(oxi-nitride)層124は、被包された強誘電体FETを覆って、名目上の厚さ約2000[オングストローム]に形成される。

0116

図63では、厚い酸化物層126は層124を覆って厚さ約4000[オングストローム]〜5000[オングストローム]に形成される。

0117

図64では、厚い酸化物層126は平坦化され平坦化された酸化物層126’を形成する。

0118

引き続くメタライゼーションステップを示すことを明瞭にする目的で、図65図64の左半分の拡大された視野、つまりNウエル102内に形成されたPチャネル強誘電体トランジスタを示している。

0119

図66では、ビア128および132は平坦化された酸化物層126’および薄い酸化窒化物層124を貫いて形成され、ソース/ドレイン領域118Aおよび118Bへの通路を与える。また、ビア130は、平坦化された酸化物層126’、薄い酸化窒化物層124、およびキャップ層を貫いて形成され、ゲート114Aを含む強誘電体ゲート構造物への通路を生じる。

0120

ソース/ドレイン領域118Aおよび118Bだけでなくゲート114Aをメタライズする方法も図67図69に示されている。図67では、タングステン層134が十分な厚さに形成され、図66に示されるビア128、130および132を完全に埋め込み満たす。図68では、タングステン層134が、平坦化された酸化物層126’の表面までエッチングされ取り除かれ、タングステンプラグ134A、134Bおよび134Cが形成される。タングステンプラグ134Aおよび134Cはソース/ドレイン領域への電気的な接触を与え、タングステンプラグ134Bはゲート114Aへの電気的な接触を与える。図69では、従来のアルミニウムあるいは他の金属層136(図示せず)がパターン形成されて、エッチングされタングステンプラグ134A、134Bおよび134Cをそれぞれに用いる電気的な接触である金属領域136A、136Bおよび136Cを形成する。

0121

図70図77は、少なくとも2個のソース/ドレイン領域と強誘電体ゲート構造物とを含む強誘電体FETの第2の具体例を形成し、強誘電体FETには窪みが付けられた(notched)強誘電体絶縁物が基板上に形成され、ゲートが強誘電体絶縁物の窪み(notch)に形成され、ソース/ドレイン領域が基板内に形成される。

0122

図70を参照して、部分的に製造された強誘電体FETの部分が示され、シリコン基板または他の半導体基板100、NウエルまたはPウエル102、厚い酸化物層106および108、そして厚さ約200〜5000[オングストローム]に形成された強誘電体層112を含む。強誘電体層112は、上で詳細に記述されたにあらゆる強誘電体物質でありうる。

0123

図71では、2つのエッチングステップの結果が示されている。第1のエッチングステップは強誘電体層112をエッチングし、強誘電体FETのゲート構造物に使用される強誘電体ゲート層の水平方向の寸法を形成する。第2のエッチングステップは強誘電体112の上面をエッチングし窪み111を形成する。窪み111直下の強誘電体の絶縁物領域112は、強誘電体層112の最初の厚さに依存して、厚さ約50〜2000[オングストローム]にエッチングされる。

0124

図72では、ゲート層133は部分的に形成されたトランジスタを覆って形成される。ゲート層133はポリシリコン、白金、イリジウム、またはあらゆる他の適した電極材料でありうる。ゲート層133は、窪み111を埋めるために十分な厚さ約300〜5000[オングストローム]に堆積される。

0125

図73では、ゲート層133は完全にエッチングされ取り去られ、ゲート133を形成する。ゲート133は前の窪み111を埋め込んで満たし、強誘電体絶縁物層112によって3面を接して完全に囲まれることに注目すべきである。ゲート133の直下にあるゲート絶縁物の活性部分は、完全に囲まれ、このため水素にさらされることおよび対応する電気的な特性の劣化から保護される。

0126

図74では、適当な極性のソース/ドレイン領域118Aおよび118Bが形成される。

0127

図75では、酸化物層126が形成されて、そして平坦化される。

0128

図76では、ビアが、酸化物層126内にエッチングされる。ビア128および132はソース/ドレイン領域118Aおよひ118Bへの通路を形成し、ビア130はゲート133への通路を形成する。

0129

図77では、タングステン層134(図示せず)が形成されてエッチングされタングステンプラグ134A、134Bおよび134Cを作り出し、それらはそれぞれソース/ドレイン領域118A、ゲート133、および118Bとの電気的な接続である。また、図77には、タングステンプラグ134A、134Bおよび134Cとの電気的な接続であるエッチングされたアルミニウムあるいは他の金属領域136A、136Bおよび136Cがそれぞれ示されている。

0130

図78図84は、少なくとも2個のソース/ドレイン領域および強誘電体ゲートを含む強誘電体FETの第3の具体例を形成するための改良された製造方法を例示し、第1の強誘電体層が基板を覆って形成され、ゲートが第1の強誘電体層上に形成され、第2の強誘電体層が第1の強誘電体層およびゲートを覆って形成され、そして第1および第2の強誘電体層がエッチングされ絶縁物の水平方向の寸法を規定し、そして第2の強誘電体層はエッチングされゲートに到達する。

0131

図78を参照して、部分的に製造された強誘電体FETが示され、それはシリコン基板あるいは他の半導体基板100、NウエルまたはPウエル102、厚いフィールド酸化物層106および108、そして厚さ約50〜2000[オングストローム]に形成された強誘電体層112を含む。強誘電体層112は、上で詳細に記述されたように、あらゆる強誘電体物質である。

0132

図79では、示されるように、ゲート層がエッチングされ、強誘電体FETのゲート構造物に使用された強誘電体の絶縁物層の水平方向の寸法よりの僅かに小さい大きさにゲート133を形成する。ゲート133のための材料および厚さは、上に詳細に記述されている。

0133

図80では、キャップ層113がゲート133および第1の強誘電体層112を覆って形成される。キャップ層113は、PZT、SBT、BSTまたは他の知られている強誘電体物質のようなドープされた又はドープされていない強誘電体物質である。加えて、キャップ層113は、ドープおよびドープされていない窒化物(nitrides)、チタン酸塩(titanates)、ジルコン酸塩(zirconates)、ニオブ酸塩(niobates)、タンタル酸塩(tantalates)、スズ酸塩(satnnates)、ハフニウム酸塩(hafnates)、マンガン酸塩(manganates)からなるグループから選択されるセラミック物質でありうる。

0134

図81では、層112及び113がエッチングされ、強誘電体ゲート構造物の水平寸法を規定すると共に、3面に接してゲート133を囲む。強誘電体の絶縁物層112の活性部分は完全に囲まれて、このため水素による劣化から保護されるということに注目すべきである。また、ソース/ドレイン領域118Aおよび118Bの形成は図74に示されている。

0135

図82では、酸化物層126が形成されて、そして平坦化される。

0136

図83では、ビアが酸化物層126にエッチングされる。ビア128および132はソース/ドレイン領域118Aおよび118Bへの通路を与え、ビア130はゲート133への通路を与える。

0137

図84では、タングステン層134(図示せず)が形成されて、エッチングされタングステンプラグ134A、134Bおよび134Cを作り出し、これらはそれぞれソース/ドレイン領域118A、ゲート133およびソース/ドレイン領域118Bとの電気的な接続である。また、図84には、それぞれタングステンプラグ134A、134B、および134Cとの電気的な接続であるエッチングされたアルミニウムあるいは他の金属領域136A、136Bおよび136Cが示される。

0138

他の強誘電性デバイス
図85図89は、集積回路上に備えられた(resident)あらゆる強誘電性デバイスを水素による損傷から保護する方法を例示し、その方法は強誘電性デバイスとは別個の水素に対するバリア・キャップ層を用いて強誘電性デバイスを被包するステップを備える。

0139

図85を参照すれば、半導体基板あるいは他の基板100が示されている。強誘電性デバイス140が示され、それは第1および第2の金属コンタクト142および144を有する。2個のコンタクトのみが示されているけれども、あらゆる数を使用できる。強誘電性デバイス140は、集積された若しくはバルクのキャパシタ、センサ、または引き続く半導体プロセスステップにおいて損傷を受けうる強誘電体物質を含むあらゆるデバイスでありうる。

0140

図86では、コンタクト142および144を含む強誘電性デバイス140はキャップ層122で覆われる。キャップ層122は、ドープされた又はドープされていないPZT、SBT、BSTまたは他の知られている強誘電体物質を含む強誘電体物質である。また、キャップ層122は、ドープされているおよびドープされていない窒化物(nitrides)、チタン酸塩(titanates)、ジルコン酸塩(zirconates)、ニオブ酸塩(niobates)、タンタル酸塩(tantalates)、スズ酸塩(satnnates)、ハフニウム酸塩(hafnates)、マンガン酸塩(manganates)からなるグループから選択される強誘電性セラミック物質あるいは非強誘電性セラミック物質でありうる。層122の厚さは、強誘電性デバイス140の寸法およびプロセスの制約によって決定される。名目上のレベルはこの開示の中に記述されたものと類似しているが、望まれるならば他のより厚い層も使用できる。

0141

図87では、キャップ層122がエッチングされ、強誘電性デバイス140を完全に被包すると共に、金属コンタクト142および144に到達するビア146および148を与える。

0142

図88では、金属コンタクト142および144が、アルミニウムあるいは他の知られたメタライゼーション物質を用いてメタライズされ、集積回路の他の部分への電気的な接続を与える。

0143

図89では、酸化物層あるいはパッシベーション層126が形成され、望まれるならば、平坦化される。

0144

本発明に従うデバイス構造は、様々なプロセスステップ中に水素にさらされることに関連する接合部分の劣化(line degradation)に耐性規準を与える。加えて、本発明の構造と方法は、以下に詳細に説明されるように、いくつかのカギとなる強誘電体性能のパラメータに重要な改善をもたらすことが見いだされた。また、これらの発見を支持するデータは以下に提供される。以下に提示されたカギとなる強誘電体の性能のパラメータには、反対状態の電荷、反対状態の電荷のエイジング(aging)率、切り替えられた(switched)電荷がその最終値の約90%達する電圧であるV(90%)、切り替えられた電荷、ある知られた切り替え反復数において測定された疲労した切り替えられた電荷(fatigued switchedcharge)、がある。

0145

上記の性能パラメータにおける改善は、図24図32または図52に見られるように、十分に形成され全体に「被包された」強誘電体キャパシタにおいて測定された性能パラメータに対応して、図1図2図3図11図12図19図20図26または図27に見られるように、部分的に形成され「被包されていない」強誘電体キャパシタにおいて測定される。図33図41および図42図50に示される部分的に被包された強誘電体キャパシタに対しては、改善は、十分に形成され部分的に被包された強誘電体キャパシタに類似した大きさの被包されていない参照用のキャパシタ(例えば、図1または図2に見ることができるように構造)に対して測定されなくてはならない。これは、図33図41および図42図50調査から判るように、それの基本となる性能を測定できる部分的に形成され被包されていない強誘電体キャパシタがないからである。

0146

現時点において、電気的な性能における改善に対して信頼できると思われている理論の一つは、上部電極および下部電極間に配置された絶縁物強誘電体層と上部電極との界面において当然のことと考えられる(presumed)ストレス均衡が生じることの結果であるというものである。ストレス均衡が生じることは、部分的にあるいは全体的に上部電極を被包すると共に束縛する2個の強誘電体層によって拘束されているためであると信じられている。

0147

改善された電気的な性能のストレス縮小理論を更に強化することが、図90に関連して記述されている。図90は、試験の目的のために使用され、上部電極のコンタクトの開口34の領域が、大きい上部電極22’の領域に関連して、小さい典型的なディスクリートの強誘電体キャパシタの断面図である。本発明に従うメモリアレイキャパシタが、図9図17図24図32図41図50および図52に示され、コンタクト開口34の領域が図90に示すものと同じである。しかしながら、これらの図面において上部電極22の領域が、図90に示される上部電極22’よりもずっと小さく、そして上部電極22の領域に対するコンタクト開口領域34の比はずっと大きい。研究とデータによれば、電気的な性能における改善は図9図17図24図32図41図50および図52に示されるメモリアレイ強誘電体キャパシタにおいてよりも図90のディスクリート強誘電体キャパシタにおいて大きい。すなわち、図90に示されるディスクリートキャパシタの上部電極22’は、メモリアレイキャパシタにある上部電極22よりも圧迫(constraint)されている可能性がある。

0148

反対状態の電荷
不揮発性半導体メモリ、特に強誘電体メモリの決定的な性能は電源のないときの保持である。保持は、与えられたデータ状態を書き込まれた時と引き続いて読まれる時の間において維持する能力である。あるデータ状態が、強誘電体キャパシタに書き込まれる、すなわち、2トランジスタ、2キャパシタ(「2T−2C」)メモリセルの場合には相補的なデータ状態が書き込まれる。もし望まれるならばある温度において、特定の期間の後に、データ状態は読み出されメモリセルにおいて元のデータ状態が維持されているが否かが決定される。更に、保持は、拡張された期間に対して元のデータ状態を維持した後に、同じ状態(同じ状態は「SS」である)のデータあるいは電荷(Qss)を維持する能力、および反対状態(反対状態は「OS」である)あるいは電荷(Qos)を読み出す能力に特徴づけられる。同じデータ状態を維持する故障は、滅多に生じない。不具合は、通常、強誘電体物質が常誘電体になる傾向にあるキュリー(Curie)点に近傍の上昇された温度における動作に関係している。小さなQos電荷では、反対データの状態を読み出す強誘電体メモリセルの不具合を示す。この不具合の機構は、「インプリント(imprint)」として知られ、しばしば強誘電体メモリにおける不具合の原因である。インプリントとは、一旦初期データ状態が時間および温度のストレスのもとで蓄積されると、反対データ状態を維持する能力がないことであり、つまり元のデータ状態が選ばれ、又は元のデータが強誘電体キャパシタ若しくは強誘電体膜にインプリントされてしまうことである。

0149

反対状態の電荷は、したがって、被包されていない2個の強誘電体キャパシタに対して測定され、150[℃]において88[時間]まで外挿され、完成され被包された形式である同じ2個のキャパシタのための反対状態の電荷に対抗して下記の結果と比較された。
ID=000003HE=030 WI=058 LX=0310 LY=0700
切り替えられた全体の電荷は、両方のキャパシタで増加した。他の関連した試験および研究は、これらの結果を確認する。

0150

反対状態の電荷のエイジング率
一旦、反対状態の電荷が様々な時点で測定されると、時間が立つにつれてこの電荷が低下(decay)していく率が容易に計算できる。また、この「反対状態の電荷エイジング率」は、インプリント劣化として知られているが、強誘電体メモリの性能の別の重要な証拠(indicia)である。反対状態の電荷のエイジング率は、時間の10進の一桁(natural decade of time)当たりの電荷損失百分率で計算できる。計算された量は負の値を有し、なぜなら反対状態の電荷が時間と共に低下し、このため負の傾斜値を有する。

0151

したがって、反対状態の電荷のエイジング率は、2個の被包されていない強誘電体キャパシタに対して計算され、完成され被包された形式での同じ2個のキャパシタのための反対状態の電荷エイジング率に対抗して下記の結果と比較される。
ID=000004HE=030 WI=067 LX=0265 LY=1950
エイジング率、つまり反対状態の電荷の低下の傾きは、両方のキャパシタで低下した。他の関連した試験および研究は、これらの結果を確認する。

0152

反対状態の電荷および関連するエイジング率の測定および試験は、ラムトロン・コーポレーションに付与された2個の共に継続する「PZT強誘電体膜において保持性能を改良するためのカルシウムおよびストロンチウムの使用」特許出願第08/616,856号、「強誘電体膜の保持性能およびインプリント劣化の測定する方法」特許出願第08/616、913号において十分に説明され、権利を請求している。共に参照文献としてここに含まれている。

0153

V(90%)
強誘電体メモリ性能の更なる証拠は、「V(90%)」と称され、切り替えられた電荷(QSW)がそれの最終値の約90%に達する電圧である。切り替えられた電荷は、図91に示されるように強誘電体キャパシタに関連するヒステリシス曲線上にある2つの電荷点Q1およびQ2間で測定された電荷の成分である。V(90%)の値は、図92に示されるように、印加された切り替え電圧に対して切り替えられた電荷をプロットすることによって容易に確認できる。V(90%)は、可能な限り低い方が望ましい。低いV(90%)の電圧は、許容できる低電圧メモリ性能に関連づけられる。

0154

したがって、V(90%)は、2個の被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ2個のキャパシタのためのV(90%)の電圧に対抗して以下の結果と比較される。
ID=000005HE=030 WI=058 LX=1210 LY=1200
V(90%)の電圧は、両方のキャパシタに対して低下した。他の関連した試験および研究は、これらの結果を確認する。

0155

切り替えられた電荷(swtiched charge)切り替えられた電荷は、図91を参照して記述されたが、外部から印可された5[V]の切り替えパルスを使用して測定された。切り替えられた電荷は、2個の被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ2個のキャパシタに対する切り替えられた電荷に対抗して下記の結果と比較される。
ID=000006HE=030 WI=061 LX=1195 LY=2050
切り替えられた電荷は、両方のキャパシタで増加した。他の関連した試験および研究は、これらの結果を確認する。

0156

疲労した切り替えられた電荷(fatigued switched charge)
疲労した切り替えられた電荷は、試験の下にあるキャパシタが繰り返して2つの分局状態の間を切り替えられた後の電荷であり、109切り替えの反復の後に外部から印加された5[V]の切り替えパルスを使用して測定される。疲労した切り替えられた電荷は、2つの被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ2個のキャパシタに対する疲労した切り替えられた電荷に対抗して下記の結果と比較される。
ID=000007HE=030 WI=061 LX=0295 LY=0550
疲労した切り替えられた電荷は、両方のキャパシタに対して増加した。他の関連した試験および研究は、これらの結果を確認する。

0157

本発明の好ましい実施例において本発明の原理を例示し記述したが、そのような原理から離れることなく本発明は配置において細かな点において修正され得ることが当業者によって認識される。例えば、ここに記述された半導体プロセスの下記の側面、絶縁物の型、様々な層の厚さ、強誘電体物質の型、エッチングのプロセス、電極の物質、そしてアニール温度持続時間や回数は必要に応じて変更され得る。また、本発明の強誘電体キャパシタの特定の応用は強誘電体メモリセルに制限されないが、理想的には、それが適している。

図面の簡単な説明

0158

図1図1は、先行技術の集積回路の、トランジスタと強誘電体キャパシタとを含む強誘電体メモリの断面図である。
図2図2は、先行技術の強誘電体キャパシタの拡大図であり、電気的なスイッチング特性の劣化を生じる強誘電性絶縁体層への水素拡散の問題を特に示している。
図3図3は、本発明の第1の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図4図4は、本発明の第1の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図5図5は、本発明の第1の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図6図6は、本発明の第1の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図7図7は、本発明の第1の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図8図8は、本発明の第1の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図9図9は、本発明の第1の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図10図10は、図3から図9に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
図11図11は、本発明の第2の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図12図12は、本発明の第2の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図13図13は、本発明の第2の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図14図14は、本発明の第2の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図15図15は、本発明の第2の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図16図16は、本発明の第2の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図17図17は、本発明の第2の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図18図18は、図11から図17に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
図19図19は、本発明の第3の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図20図20は、本発明の第3の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図21図21は、本発明の第3の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図22図22は、本発明の第3の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図23図23は、本発明の第3の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図24図24は、本発明の第3の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図25図25は、図19から図24に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
図26図26は、本発明の第4の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図27図27は、本発明の第4の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図28図28は、本発明の第4の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図29図29は、本発明の第4の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図30図30は、本発明の第4の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図31図31は、本発明の第4の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図32図32は、本発明の第4の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図33図33は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図34図34は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図35図35は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図36図36は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図37図37は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図38図38は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図39図39は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図40図40は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図41図41は、本発明の第5の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図42図42は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図43図43は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図44図44は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図45図45は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図46図46は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図47図47は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図48図48は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図49図49は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図50図50は、本発明の第6の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
図51図51は、トランジスタおよび強誘電体キャパシタを有する強誘電体メモリセルの回路図である。
図52図52は、完全にメタル配線された(metalized)集積回路強誘電体メモリの断面図である。
図53図53は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図54図54は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図55図55は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図56図56は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図57図57は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図58図58は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図59図59は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図60図60は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図61図61は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図62図62は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図63図63は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図64図64は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図65図65は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図66図66は、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図67図67では、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図68図68では、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図69図69では、強誘電体の電界効果トランジスタ(FET)の第1の実施例を形成するための改良された製造方法を示す一断面図である。
図70図70は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図71図71は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図72図72は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図73図73は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図74図74は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図75図75は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図76図76は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図77図77は、強誘電体の電界効果トランジスタの第2の実施例を形成するための改良された製造方法を示す一断面図である。
図78図78は、電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一断面図である。
図79図79は、電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一断面図である。
図80図80は、電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一断面図である。
図81図81は、電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一断面図である。
図82図82は、電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一断面図である。
図83図83は、電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一断面図である。
図84図84は、電界効果トランジスタの第3の実施例を形成するための改良された製造方法を示す一断面図である。
図85図85は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
図86図86は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
図87図87は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
図88図88は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
図89図89は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
図90図90は、試験の目的のために使用される広い上部電極を有するが、強誘電体メモリアレイキャパシタに使用される電極とほぼ同じ面積の上部電極開口部を有するディスクリートの強誘電体キャパシタの断面図である。
図91図91は、強誘電体キャパシタの振る舞いを切り替える印加電圧に対する電荷を示すヒステリシス・ループ図であり、特に切り替えられた電荷を(QSW)を示している。
図92図92は、強誘電体キャパシタのための切り替えられた電荷に対する印可された切り替え電圧レベルのグラフであり、特にV(90)、すなわち切り替えられた電荷がその最終値のほぼ90%を達成する電圧レベルを示す。

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0159

16…BPSGガラス層、18…下部電極、20、30、30’…強誘電体層
22…上部電極、24…絶縁層、32、34…コンタクト孔、42…切れ込み、100…シリコン基板、102…Nウエル、104…Pウエル、106、108、110…フィールド酸化物領域、111…窪み、112、112A、112B…強誘電体ゲート絶層層、114A、114B…ポリシリコン、116…固いマスクの二酸化シリコン層、118A、118B…ソース/ドレイン領域、122、122A。122B…キャップ層、124…シリコン酸化窒化膜、126…厚い酸化物膜、128、132…ビア、140…強誘電性デバイス

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