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技術 集積回路の製作および試験方法

出願人 グレンジェイ.リーディー
発明者 グレンジェイ.リーディ
出願日 1989年5月15日 (31年6ヶ月経過) 出願番号 1997-289893
公開日 1998年6月2日 (22年5ヶ月経過) 公開番号 1998-150083
状態 拒絶査定
技術分野 電子回路の試験 半導体等の試験・測定
主要キーワード 電気的接続路 上下方向位置決め 光学的位置合せ 相互接続路 プロセス歩留り 標準ゲート 圧電セル メタライゼーション処理
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図面 (17)

課題

本発明は集積回路製作及び試験方法に関し、製造上の歩留りを改善することを目的とする。

解決手段

集積回路を製造する方法において、前記集積回路の個々の論理部相互接続する前に試験し、前記集積回路を動作可能にするように前記論理部を相互接続するように構成する。

概要

背景

概要

本発明は集積回路製作及び試験方法に関し、製造上の歩留りを改善することを目的とする。

集積回路を製造する方法において、前記集積回路の個々の論理部相互接続する前に試験し、前記集積回路を動作可能にするように前記論理部を相互接続するように構成する。

目的

効果

実績

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牽制数
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請求項1

集積回路を製造する方法において、前記集積回路の個々の論理部を、それら論理部を相互接続する前に試験し、前記集積回路を動作可能にするように前記論理部を相互接続する、各段階を含む方法。

請求項2

前記論理部を試験する前記段階が前記論理部のいずれを相互接続する段階にも先行する、請求項1に記載の方法。

請求項3

前記試験段階が、可撓性試験面を、前記試験面へ当がわれる流体圧力手段によって前記論理部と電気的に接触させる段階を含む請求項1に記載の方法。

請求項4

更には、前記集積回路のネット配置リストCAD手段により、改訂して前記試験に合格した論理部だけを前記改訂されたネット配置リストに含める段階を含む、請求項1に記載の方法。

請求項5

更には、薄い導電膜によって前記論理部を相互接続し、前記薄い導電膜を電子ビーム手段によってパターン化する、段階を含む、請求項1に記載の方法。

請求項6

更には、試験に先立って論理部どうしを仮相互接続し、試験の後に前記仮相互接続を除去する、段階を含む、請求項1に記載の方法。

請求項7

前記仮相互接続を導電層および誘電層で形成する、請求項6に記載の方法。

請求項8

前記ネット配置リストの経路指定を改新する段階が、メタライゼーショントレース経路指定の再計算を含んでいる、請求項4に記載の方法。

請求項9

前記ネット配置リストを改訂する段階が、メタライゼーション・トレース経路指定の選択した局部変更を含んでいる、請求項4に記載の方法。

請求項10

前記ネット配置リストの改訂段階をCADリップアップルータを使用して行なう、請求項9に記載の方法。

技術分野

0001

本発明は集積回路製作試験方法に関する。

0002

集積回路(以下、ICという)は所望の機能を遂行するために所定パターン相互接続された、トランジスタダイオード抵抗およびコンデンサ等の能動、受動素子を含んでいる。上記相互接続を行なうのはメタライゼーション層スルーホールである。この「スルーホール」というのは、1つの導電層を別の層あるいは下部の半導体基板の能動または受動領域電気的に相互接続するために導電材をその中に設ける孔である。今日の技術では、半導体ウェハー構造体に重ねた2つのメタライゼーション層を使用するのが一般的になっている。集積回路(IC)や集積された組立体は時を追うにつれより複雑になって来ており、そして論理回路においては、半導体処理技術の向上を反映して、決まったサイズのダイ上の集積回路論理装置(ICLU)および相互接続の個数が実質上大きくなって来ている。このICLUはデバイス(1個のトランジスタ)、ゲート数個のトランジスタ)あるいは25個以上ものトランジスタに相当するもしくはその他の複数デバイスとして使用できる。

0003

論理構造体(例えばゲートアレイ)を製作する標準的な処理では先ず、百万個のゲート/ダイの1/4を含む百万個のトランジスタの1/2もの個数のトランジスタを製造する。各半導体ウェハー(代表的にはシリコン製であるが場合によっては砒化ガリウム等のその他の材料で作られる)は、多くの、例えば数百のダイを含む。例えばある種のゲートアレイにおいては、トランジスタは各ダイ上に行列配設され、各トランジスタにはやはり行列配設された導電接点(代表的には金属製であるが場合によっては多結晶シリコン等のその他の導電材で作られる)が設けられる。

0004

従来技術においては、次の段階で導電層(「メタライゼーション層」と称する場合もある)を形成して個々のゲートアレイ・デバイスを互いに接続する。代表的には2つ、あるいは場合によっては3つのメタライゼーション層を使用する。この後、完成ダイを試験する。ダイ上のデバイスのいずれかに欠陥があると、そのダイは試験が徹底的なものであればその試験で不合格とされてスクラップ化されることになる。従ってトランジスタ個数/ダイが大きくなればなる程製造歩留りは低くなる。場合によっては、回路冗長部分を設けてこれらの部分を、メタライゼーション後に溶融によって回路の欠陥部分代りに用いることもできる。代表的にはそうした冗長部分を回路全体の5%〜10%とすることができる。

0005

本発明の目的は機能ICまたはダイのレベルでの従来の試験に比し、ICLUレベルでの回路試験(以下、「微粒試験」という)による、生産歩留りを高めることのできる、改良されたIC試験方法を提供することにある。

課題を解決するための手段

0006

本発明はメタライゼーションに先立って各ICLUを試験することによって従来技術を改良するものである。欠陥を発見されたICLUに代用するための冗長ICLUをダイ上に設ける。次にメタライゼーション層を、欠陥ICLUを排除し、冗長群からの良好ICLUを代りに用い、回路を動作可能にするように形成する。本発明は、試験の複雑さが低い微粒試験方法を用いる。

0007

本発明の1つの重要点は、1つの実施例において、可撓性二酸化シリコンで作り、多層金属相互接続部と極微の試験点とを有する特製の可撓性試験手段である。この可撓性試験手段は、試験装置に接続され、各デバイスの試験を可能にする試験面を有する。更に、CADコンピュータ使用の設計)手段で各ダイをメタライズし、その金属層を、Eビーム処理等の適当な手段でパターン形成して個別ゲートアレイ・デバイスの不連続な相互接続メタライゼーション層を形成する。

0008

試験面は代表的には低応力気相成長CVD)法で標準的なシリコン・ウェハー上に形成する。また試験面はそれ自体のメタライゼーション層を含む。試験面の片側には、試験中のウェハーの接点に接触する数4個の探触点が設けられる。またこの試験面は試験中のウェハーに柔軟に押圧されて良好な電気的接触をもたらす特別の可撓性酸化シリコン・ダイオードである。

0009

デバイス・レベルで欠陥を排除すればプロセス歩留りは、従来技術によるかなり低い歩留りとは対比的に極めて高く、例えばダイのサイズとは無関係に約90%となる。

発明を実施するための最良の形態

0010

前述のように、従来技術では、ダイ上に複数個のトランジスタを形成し、それらのトランジスタを相互に接続して所望の論理を形成し、ダイ全体を試験して、その論理が働かない場合そのダイをスクラップとする。しかるに本発明によれば、トランジスタの形成は正に従来通りに行なうか、その形成後にトランジスタまたはICLUを個別に試験する。更に、必要であればCAD手段(公知構造のもの)によって相互接続スキームを変更して欠陥トランジスタまたはICLUを迂回し、論理的に言うならば、その代りに交換用ICLUを使用する。次に、メタライゼーション層を形成し、それらを、普通の従来技術のマスキング処理ではなくEビーム電子ビームリングラフ法により、上記の変更した相互接続スキームに従ってパターン形成する。こうして各ダイの相互接続スキームは、各ダイが他のダイと同じ機能を果すためのものであっても、それ自体に独自のものとなる。

0011

本発明の1つの実施例はゲートアレイをシリコンまたはGaAsウェハーに従来のように形成することから始まる。図1(A)に示すようにゲートアレイ・トランジスタをウェハー1の表面に行列で配し、各トランジスタの能動領域に、図1(B)に示すように行列で配された接点2−1〜2−32(図中、全部の接点が付番されている訳ではない)を設ける。被験個別トランジスタまたはICLUの予想歩留りに応じた冗長度で各列に冗長(または余分)デバイスを設ける。

0012

接点どうし段差高が0.5μ以上の場合、0.8〜1.5μ厚のポリイミド硬化層でウェハー1の表面を平面化してもよい。(この場合、接点2−1〜2−32をそのポリイミド層からマスキングしてポリイミドのない各接点にスルーホールを形成し、そのスルーホールに金属を充填する。)
形成した(但し、メタライズではない)ウェハー1をここで試験の準備に付す。この実施例においては1回に各ダイのトランジスタ列1本だけを試験する。但し、毎段1本以上のトランジスタ列を試験できる。代表的な複雑度のダイの場合、この試験では、ステップアンドリピート(各段毎の試験)方式で各ダイを総合試験するには1つの列の約10,000個程の接点2−1〜2−4の全部に対する同時接触および各ダイの100本もしくは200本以上の列を全て横切る歩進が要求される。各接点、例えば2−1、は小さい、通常は4×4μである。各ウェハーは複数個のダイを含み、その個数もウェハーのサイズ次第であるが、代数的には数百個といったところである。

0013

本発明を適用する可撓性試験装置図2に示すように試験面10(後で詳細に述べる)を含んでおり、この試験面10は一連の試験面接点15−1,15−2等(被験ダイの列上の対応接点と1対1で接するように配設されている)と、図3に示すように試験面における各種レベル22,23,24において接点16−1,16−2,16−3等および相互接続路17−1,17−2,17−3等を含む試験接続列からなる配線相互接続部一式とを備える。接点16−1,16−2,16−3を有する試験接続列は、試験中のデバイスに直列または並列アクセスするラインドライバ論理回路を有する従来の試験信号プロセッサ図4(A)に示すように接続している。ラインドライバの論理信号を公知のように別々にプログラム化し、試験接続列の接点16どうしの間で多重化して、試験中のトランジスタまたはICLUへ診断信号を供給するプログラミング可能な入力/出力手段を得る。従って、1本の列上のすべてのウェハー接点は被試験トランジスタまたはICLUの1つの物理的接触後においてアクセスできる。

0014

試験のために、被試験ウェハー1および試験面10を図4(A)に示すように支持体26の上に置き、試験面10上の接点とウェハー1上の対応接点とを電気的に接続する。図4(B)はプロセス・フローの形で試験手順を示す。流体溜めまたは流体袋(図示せず)を使用して可撓性試験面10(図4(A))全体にわたって均一圧力を加えてその試験面を被験ウェハー1の表面に密着させかつ試験面10およびウェハー1の多数の対応の接点が互いに合わさって確実に電気的に接触させる。これが可能なのは、代表的には被験ウェハー1の表面が、その全面にわたる総合ランアウト平坦度を6〜10μ以内に調整されているからである。第2に、試験面10の厚みが15μ以下で、代表的には1.5μであって、低応力の二酸化シリコン等の極めて可撓性の高い材料で作られているからである。また第3には、金属接点が試験面10またはウェハー1の表面のいずれかにおいてその隆起度が最も大きくなっており、またその均一高さが代表的には2〜6μの範囲内に調整されていることがあげられる。

0015

図4(A)に示すように、被験ウェハー1をx−y移動テーブル(図示せず)に載置する。このテーブルをx−y方向に移動させると、試験面10(図2)の接点15−1,15−2等が被験ウェハー1の対応デバイス接点2−1,2−2等に位置合せすることによりそのウェハーが位置決めされる。図4(A)に示す試験手順においては、被験ウェハー1を図4(A)、図5に示す支持体26によって実質的に平坦な固定位置に吸込みで保持する。ウェハーを吸込みで所定位置に保持することは公知されている。そして試験面10を支持リング36(後述する)に載置して図5に示すように機械的支持電気的接続とを得る。次に試験面10の直ぐ背後の流体溜めまたは流体袋38によりその試験面10を被験ウェハー1に向って均一に押圧する。試験面10へ、流体溜め38内の流体によって加えられる圧力を微調整するために電磁弁(図示)が設けられている。流体溜め38の深さは100ミル以下である。この深さというのは試験面10の背部圧電圧セル40との間の距離である。

0016

上記の圧電圧力セル40は、圧電材電圧印加すると約1/2μだけ膨張する、1インチの約5/100(1mm)の厚みをもった材料の層からなっている。また試験面10の背部に加えられる圧力はわずか数g/cm2 にすぎない。圧電圧力セル40は流体および従って試験面10の背部に加わる圧力を最終的に増し、試験面10の接点15−1,15−2等とウェハー1の接点2−1,2−2等とを良好に電気接触させる。流体は、流体タンク(図示せず)に接続した流体ポート46を通って全体へ供給される。上記支持リング36はコンピュータ・ケーブル接続部48とマルチプレクサ回路50とを含んでいる。この支持リングの構造については後で詳細に述べる。

0017

上記のように、機械的位置決め部材(すなわち、x−yテーブル位置合せ装置、従来の機械的な上下方向位置決め装置、図示せず)によりウェハー1は試験面10まで数ミルのところまで移動させられ、また従来の光学的位置合せ装置(図示せず)を介して接点が互いに先ず概略位置合せされる。この光学的位置合せは被験ウェハー1および試験面10の両方の上の所定位置に位置合せパターンを使用することにより現在の半導体マスク位置合せ装置によると同じように行なわれる。流体の圧力のみにより試験面10が1または2μだけ移動させられ、この距離だけ試験面10と被験ウェハー1とが分離させられ、物理的接触が得られる。図6は分解図であって、ウェハー1と試験面10とを流体溜め38からの流体圧力によって、ウェハーの接点2−1,2−2等が試験面の対応接点15−1,15−2等に接触する直前に移動させるところを示している。

0018

別の位置合せ方法においては、ウェハー1および試験面10の両方の上の2個所もしくは3個所の対応位置合せ部位に1ミル(25μ)平方までの各種サイズの位置合せ用接点が位置している小さい部域(図示せず)を、上記の場合、電気回路フィードバック系として用いる。各部位における最大接点から始まり、最小接点まで徐々に到るこのフィードバック系によれば、位置合せを正確に行なえ、かつサブミクロンというx−y方向位置合せ精度以内までのコンピュータ制御下でミクロン代の適正調整精度を得ることができる。

0019

上記実施例においては、試験面装置の流体はデュポン社製のフロリナート(Florinert)を使用する。非導電性非反応性が同様であればこれ以外の流体もこれに代って使用できる。ウェハー1全体の試験が終った後、そのウェハーを取除き、別のウェハーを所定位置へ移して試験する。

0020

試験信号プロセッサからは各欠陥トランジスタまたはICLUの場所のリストがデータとして出される。このリストは図4に示すように試験信号プロセッサから従来のCAD手段へ自動的に送られる。すると、そのCAD手段は特別のソフトウェアアルゴリズムで各ダイに対する相互接続計画を作成する。従って、ネットリストマスター配置スキームは、欠陥ICLUを迂回して冗長ICLUのストックからの無欠陥ICLUを相互接続するように欠陥ICLUの配置の点で変更される。

0021

本発明では、どちらかを選んで使用すべき2種類のソフトウェア・アルゴリズムを用いる。すなわち、メタライゼーション・トレース経路指定の再計算およびCADリップアップルータである。第1のソフトウェア・アルゴリズムは公知されており、しかも市販されている、試験後の特定ICのすべての、影響を受けた層に対するメタライゼーション・トレース経路指定の再計算である。このルーチングCADソフトウェアで自動的に行なわれる。またこの経路指定手順では、ICLUのマスター配置において十分な無欠陥冗長ICLUが割当てられており、また、多数のメタライゼーション層が有するおそれのある潜在的制約を与えた回路の中へ冗長ICLUを経路指定することができなければならない。この処理に先行するソフトウェアにより、欠陥ICLUの、利用可能な冗長ICLUとの代替を指示するネット配置リスト変更コマンドCAD装置登録される。これらの変更コマンドは、使用するために選ばれるCAD装置に固有であり、しかも発行されるコマンドは、ゲートアレイを使用する時の設計変更でICLU配置を選択する際に回路設計者が入力するコマンドと同様のものである。

0022

この再計算による経路指定の方法では計算資源が実質上要求される。しかし、現在利用できるスーパマイクロコンピュータで十分にその計算要求を満たすことができる。上記第2のソフトウェア・アルゴリズム、すなわちCADリップアップ・ルータは、現在の大容量シリコン半導体の製造プロセスにおいて発生する欠陥が殆どなくしかも欠陥の場所を求める(すなわち、欠陥が影響を及ぼすのは特定の欠陥部位にある1つもしくは2つのICLUだけである)ことができ、また微粒ICLU構造の点で有利である。微粒レベルの試験では、冗長ICLUに対する必要部域や、欠陥ICLUの補修のために行なわなければならない配置や経路指定の変更の複雑さが最小化される。試験装置によって試験した時に、通常より多くの欠陥あるいは影響を受ける部域の大きい欠陥のあるウェハーまたは大きなICがあれば、それが原因でウェハーは、既存のIC生産ライン全部に典型的な受入れ可能な大量製造標準から外れるとして不合格排除されることになる。標準的な利用可能シリコン・ウェハーで予想される欠陥の個数は現在約5個/cm2 である。つまり、cm2 あたり約5個以下のICLUが欠陥をもっと予想できる。cm2 あたりの欠陥個数はデバイスの特徴サイズが小さくなると大きくなるが、その増大は、やがて限定生産になる4メガビットメモリーに対する現在の、0.5μ構造の使用が示すように顕著なものではない。

0023

上記のソフトウェア・アルゴリズムのリップアップ・ルータ方法はCADリップアップ・ルータを用いればそのウェハーICLUの欠陥密度特性が利点となる。このCADソフトウェア・リールは今日になってようやく利用できるようになったが、これまでは設計や計算の時間を節約しようとして大きいICの設計段階でのみ使用された。リップアップ・ルータは既存のICメタライゼーション・レイアウトに対して局部的な変更を行ない、従って完全なICメタライゼーション・トレース経路指定の再計算が失なわれるのを避けようとするものである。このリップアップ・ルータは自動ツールである。これはICLU配置ネットリストに対する変更コマンドを受け入れて、ICのメタライゼーション・データベースに対する変更を計算する。この変更されたICメタライゼーション・データベースは処理されたEビーム・リングラフ装置へ入力される。この処理ソフトウェアはEビーム・リソグラフ装置を駆動するのに使用する標準ソフトウェアである。局部的なリップアップ・ルートを変更するのに必要なコンピュータの処理時間を測定したところ、低コストの32ビットミニコンピュータの場合で代表的には1〜2秒であることが解った。

0024

変更したネットリストは次に、Eビーム手段を用いてウェハー上の所望の相互接続パターンのデータベースを作成するのに使用する。メタライゼーション処理は本発明の1つの実施例においては、2層メタライゼーションである。もっとも、単一層のメタライゼーションまたは3層以上のメタライゼーションも使用できる。この処理は、ウェハー表面全体にわたって代表的には約1μ厚のシリコン・二酸化シリコン等の絶縁層を形成し、ウェハー表面上の接点部位二酸化シリコン層を貫通したスルーホールをマスクによって形成する。次に、代表的にはアルミである金属層を二酸化シリコン上に形成する。更にホトレジスト層を形成して、それを例えばEビーム(マスクレス)・リソグラフ法によってパターン形成する。EビームをCADデータベース手段およびその変更されたネットリストによって制御して、試験結果に従って補正した所望の相互接続パターンを形成する。次にホトレジスト現像して、Eビームを浴びない部位において除去し、所望の相互接続部を残す。

0025

更にはメタライゼーション処理を第2のメタライゼーション層およびそれに続くメタライゼーション層の形成のためにも行なう。このメタライゼーション処理は公知の技術であり、この技術の革新された点は、各ダイにおいて実現さるべき機能が変っていないとしてもネットリストをダイ毎に変更していることである。この時点でウェハーは完成しており、通例のようにスクライビングパッケージングおよび最終試験を施すことができる。

0026

上記のように試験面は本発明の重要要素である。試験面は高等半導体製造方法によって特別に形成する。図7に示すように最初は代表的には従来の5″または6″のシリコン・ウェハー基板101(その上には回路がまだ形成されていない)であり、この基板101の表面にKBrあるいはその他の離型剤の層102を形成し、これに続いて約1000Å(6.1μ)厚の金の層103をその上に形成する。更に約1μ厚の酸化シリコン層104をCVD法によってウェハー101の表面に形成する。これは、例えばアイニック・システムズ(Ionic Systems)社(Milpitas,CA)またはASMリソグラフィ(Lithography),Inc.(Tewpe,Az)から市販されているシステムによって約100°Fの温度で形成される低応力層である。二酸化シリコン層104の表面応力は約105ダイン/cm2であり、このために同層が可撓性が極めて高い。更に、上記のように従来のマスキング方法およびホトレジスト層106 を用いて二酸化シリコン層104の中に金の層までスルーホール108等をエッチング形成して探触(プローブ)点を形成する。これらのスルーホール108等は直径が2〜4μである。

0027

本発明の適実施例における試験面はウェハー上面に2つの同様な金メタライゼーション層を有する。第1のメタライゼーション層は先ず、KBr層102の上に、エッチングを止めるものとして1000〜2000Å(0.1〜0.2μ)厚のシリサイド層(図示せず)を付着させて形成する。次にスルーホール108を除く全体からシリサイド層を除去する。ニクロム/金メタライゼーションI層112を1000〜2000Åの厚みまで形成し、そして第1層金属のマスキングおよびエッチングで、トレースを形成することにより相互接続線画成する。

0028

更に、やはり1μ厚の第2二酸化シリコン層114を形成し、これに続いて第2層のスルーホール116をマスキングし、第2層のスルーホールをエッチングし、ニクロム/金メタライゼーション層II118および第2層金属を図9に示すようにマスキング、エッチングする。次に、メタライゼーションII層118に、図10の側面図に示すように、カスタム化マルチプレクサ回路120−1,120−2等を付着させる。これらのマルチプレクサ回路120−1,120−2等は個別のダイであり、メタライゼーション層118のトレースに必要に応じて接触して試験信号プロセッサへの電気的接続をもたらす。またこれらマルチプレクサ回路120−1,120−2等はウェハー101上のメタライゼーションII層118の外側部分の回りに分散配置され、プログラミング自在の入力/出力手段の役割を果す。

0029

次に、図11の上面図および図12の側面図に示す支持リング122と称する機械的構造体をウェハー101上部のメタライゼーションII層118にエポキシ樹脂接着剤接合する。その支持リング122は代表的にはウェハー基板101と同じ外径および1〜2インチの内径を有する石英リングである。この石英製支持リング122は本発明の1つの実施例においては0.1インチ厚である。その内径部124は試験面の接触部域である。支持リング122はこうして実際の接触部域124を支持し、試験装置のその他の部分への電気的接続をもたらす。また支持リング122には孔126−1,126−2等(図11図12)が加工形成されていて図12に示すようにマルチプレクサ回路120−1,120−2等を収容する。

0030

上記支持リング122およびその下方にある二酸化シリコン層および金属層をここで、図9に示す下方のシリコン・ウェハー101から切離す。離型剤KBr(または同様の材料)はウェハー101の上に最初に付着させた材料である。離型材のために、支持リングの縁部の囲りをスクライビングし、かつ図12に示すように全体を水に浸漬すれば二酸化ダイオード層がウェハー101から剥離される。これとは別に、KBrを使用しなくとも、エチレンジアミン溶液に浸漬してウェハー101をエッチングすれば上記二酸化シリコン層を切離すことができる。

0031

次に、試験面をウェハー101から自由な状態にして、図7に示す第1金付着層103を剥離させて、図9に示すように、離型表面130に露出した金充填スルーホール108等を残す。試験面を完成するために探触(プローブ)点を離型面上に生長させて、それらの探触点がスルーホール108等から脱するようにする。探触点を成長させるために、支持リング122およびその付着層をフロート(図示せず)の中に入れ、そのフロートを、図9に示すスルーホール108の露出端を金を含む電解液に浸漬させた状態で、その電解液の中に入れる。電圧を印加すると、探触点132点がスルーホール108の端部に電気分解によって生長する。

0032

数種類の探触点132を形成できる、本発明の別の実施例においては探触点の高さをマスクによって決める。マスキングされた探触点を形成するためには、表面130上の、探触点部位に、スルーホールを含むマスクを形成し、次にそれらのスルーホールの中で探触点を生長させ、更にマスクを除去する。探触点はアルミまたはその他の適当な金属または導電性材料で作ることができる。

0033

試験面そのものは、圧縮して被験デバイスまたはICLUの接点と接触して探触点間隔を短かくするあるいは試験面の可撓性をより高くすることのできる導電性ドーピングしたポリアセチレン(Mac Diarmid、ペンシルニア大学)等のエラストマー探触点で形成してもよい。このようなエラストマー材料の塗布とエッチングはすでに確立した技術で行なう。

0034

試験面を形成するための、上記とは若干異なった方法では、基板のウェハーを先ずエッチングしてその中心に直径1〜2インチ、深さが代表的には20μの円形の凹部を形成する。この凹みによって試験の外側部分が徐々に延長させられ、その結果、仕上げられた表面の中心部が周囲の試験面の若干下方に延びることになる。

0035

別の試験面を図15に示す。この例においてはマルチプレクサ回路や試験論理を試験面に集積形成する。図13は、従来のように、標準的な半導体ウェハー133から始めて、ウェハー133の表面上にマルチプレクサや試験論理の回路134を形成する方法を示している。次に、上記のように、ウェハー133の中心に凹部135をエッチング形成する。この凹部135も直径が1〜2インチ、深さが代表的には20μである。更には、図14に示すように、ウェハー上に上記凹部135および論理回路134の部位に二酸化シリコンおよびメタライゼーションの層136を数層形成する。この実施例においては試験面の探触点アレイ部位138をウェハー133表面の凹部にエッチング形成して、そのエッチングした探触点部位138にメタライゼーションにより充填を行なって探触点を予形成することも任意選択で可能である。

0036

ウェハー133上に試験面136(図14)を全体的に形成した後、その試験面136を、ウェハー133の選択的エッチングでウェハー133から従来のように分離させる。(この場合は、論理部位134を含むウェハー133の部分を試験面136の一部として残さなければならないので離型剤の使用はできない。)ここで試験面136を図15に示すように支持リング150に付着させ、前記と同様にして、設備された流体溜め152および圧電圧力セル154での処理に供する。

0037

上記各種実施例における探触点132等はその形状や材料により異なるが、被験ウェハーを探るのに使用すると機械的摩耗を示す。その摩耗許容差以下であれば探触点を、生水に浸漬してそれらを除去することにより磨き直し、そして前記のように電気分解法により回復して再生面を作ることができる。本発明の実施例の上記記述は説明のためのものでなって限定的なものでない。例えば、図16に示すようにウェハー152の上に9個の隣接したダイ240〜249(3×3アレイで)を試験しかつメタライズし、実にその9個のダイを相互接続して1つのスーパ・ダイ254を形成することによって極めて規模の大きい回路を作ることができる。

0038

これとは別に、本発明はトランジスタ・レベルのみならず、標準ゲートカスタム・ゲートあるいは記憶装置等のICLU・レベルでも実施できる。この場合は接点がより少なくなるが、交換する欠陥ICLUに対するゲートまたはゲート群を余分に設けることが要求される。本発明はまたゲート・アレイに限定されず、いかなる種類のIC(例えばカスタム論理またはDRAM)にも実施できる。

0039

試験面の探触点を2×2ミル〜4×4ミルのサイズに拡大する場合は、試験面には、回路製造を完了した後でダイを分類するための機能的回路テスターとしての機能が追加されることになる。この例ではピンカウント密度が現在の技術よりも高くなる。試験面は、スルーホールや導電トレース物理的に支持するものであれば窒化シリコンまたはポリマー等の二酸化シリコン以外の可撓性材料で形成することもできる。

0040

上記以外の実施例においては、試験用相互接続部を被験ウェハーの表面上に形成する。この実施例においては、試験面上に、相互接続されるメタライゼーション層を形成した格子状のN×M個の試験点からなる試験面を形成しないで、ウェハー表面に相互接続メタライゼーション部を形成し、(ICLUの接点に対する直接メタライゼーション接触部を形成し)、探触点をそのウェハー上試験相互接続構造体の囲りにリング状に配設する。この方法によれば、前記実施例におけると同じ電気的接続路が被験ICLUに対して形成される。この実施例の利点はかなり小さいICLUまたは接点にも接近可能であることであり、あるいはこの実施例によれば試験面の接点の間隔を広げることができると共に接点の個数が少なくて済む、すなわちわずかN+M個の接点でよくなる。この実施例によれば、ウェハー上メタライゼーション構造処理コストをほんの少し増すだけで本発明の潜在的使用範囲を大きく増大することができる。ウェハー上メタライゼーション構造は一時的なものである。これはアルミや、分離用レジスト誘電層等の金属で形成される。試験面によってICLUまたはデバイスを試験するのにウェハー上相接続構造をいったん使用した後、通常のウェハー清掃方法によってウェハー表面から相互接続構造をエッチングで除する。

図面の簡単な説明

0041

図1ゲートアレイ・ウェハーの表面(A)、及びデバイス接点(B)の説明図である。
図2試験面の一部の上面図である。
図3試験面の一部の側面図である。
図4(A),(B)は試験手順の説明図である。
図5液体圧力式試験装置の構成図である。
図6ウェハー及び試験面の分解図である。
図7試験面の形成段階(その1)の説明図である。
図8試験面の形成段階(その2)の説明図である。
図9試験面の形成段階(その3)の説明図である。
図10試験面の形成段階(その4)の説明図である。
図11試験面の形成段階(その5)の説明図である。
図12試験面の形成段階(その6)の説明図である。
図13試験面の別の実施形態の形成段階(その1)の説明図である。
図14試験面の別の実施形態の形成段階(その2)の説明図である。
図15試験面の別の実施形態の形成段階(その3)の説明図である。
図169つのダイで1つのスーパー・ダイを形成する方法の説明図である。

--

0042

1…ウェハー
2…接点
10…可撓性試験面
15,16…試験面接点
17…相互接続路
26…支持体
36…支持リング
38…流体袋
40…圧電セル
46…流体ポート
50…マルチプレクサ回路
101…基板
102…層
114…シリコン層
120…マルチプレクサ回路
122…支持リング
130…表面

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