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技術 誘電体の望ましくない水分保持と引き続く水素の放出拡散の影響とを減少させる、集積回路のプロセスのための歩留り向上技術

出願人 ラムトロン・インターナショナル・コーポレーション
発明者 スタンレイシー.ペリノサンジェイミトラジョージアルゴス,ジュニアホリハーパー
出願日 1997年10月8日 (23年8ヶ月経過) 出願番号 1997-276032
公開日 1998年5月29日 (23年0ヶ月経過) 公開番号 1998-144681
状態 未査定
技術分野 不揮発性半導体メモリ 半導体メモリ 不揮発性半導体メモリ 絶縁膜の形成
主要キーワード ヒステリシス特性曲線 アニール操作 通過トランジスタ 層堆積ステップ 温度ステップ 硬質セラミック 熱アニールステップ 層間層
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図面 (4)

課題

集積回路プロセスのための歩留り向上技術であって、従来の誘電体膜に吸収されて、CERDIPパッケージで受けるような相対的に高い温度に集積回路ダイが引き続いてさらされる場合に、望ましくない後続水素の放出拡散をもたらすH2Oの汚染の影響を低減する。

解決手段

集積回路上のデバイスを少なくとも部分的に取り囲む、易吸水性層間誘電体層(例えば、7.5%のリンをドープしたTEOS)を形成され、次いでその層に対して、その中に含まれる水分を少なくとも一部を除去するアニール操作を施す。引き続き、相対的に低い易吸水性の第2の誘電体層UTEOS等)が層間誘電体層と少なくとも部分的に連結させて積層され、次いで上に横たわるパッシベーション層(UTEOS等)が集積回路の処理完了に先立ち、また後続のパッケージ組み立て操作に先立って集積回路に積層される。

概要

背景

ある化学的気相成長(「CVD」)で堆積させた二酸化ケイ素(SiO2)およびガラス膜誘電体内へ水分(moisture)(H2O)が吸収されることは、膜応力に対する温度の特性の分析によってH2Oの存在が当然のごとく推定されることから、周知の現象である。後続ウェーハ処理摂氏200度(℃)を超す温度にさらされる(subject)とき、H2O汚染(contamination)は、誘電体膜から外部に拡散してアルミニウム(Al)や窒化チタン(TiN)等の隣接する金属と反応し、反応副産物水素と共に金属酸化物を生成することも周知である。(即ち、3H2O+2Al=Al2O3+3H2)。また、水分のこの吸収と後続の解放は、アルミニウムの腐蝕コンタクトを「汚染するもの(poisoning)」、望ましくない「ホットキャリヤ」の各作用、増加した漏洩電流閾電圧(「Vt」)のシフト、増加した金属抵抗等を通じて、標準的なMOSおよびCMOS半導体集積回路デバイス不安定性問題を引き起こすことも知られている。強誘電体集積回路メモリデバイススイッチング特性に関するH2の有害な影響も知られている。

集積回路デバイスであるFRAM(登録商標ファミリのような強誘電体メモリデバイスは、二進数を記憶するために一方向または他方向に分極化され得る強誘電性誘電体材料の使用を通して、不揮発性のデータの保管装置(storage)を提供する。この強誘電効果によると、印加電界(applied field)がなくても、誘電体材料のペロブスカイト型結晶内の内部双極子整列に起因して、安定した分極の保持が可能である。この整列は、材料の保磁電界(coercive field)を超える電界を印加することにより、選択的に達成できる。逆に、印加電界を反転させると、内部双極子が反転する。

ヒステリシス曲線プロットでき、そこでは横座標縦座標がそれぞれ印加電圧(「V」)および生じた分極(「Q」)を示していて、印加電圧に対する強誘電体キャパシタの分極の応答を示す。このヒステリシス特性曲線のもっと完全な記述は、例えば、本発明の譲受人に譲渡された、米国特許第4,914,627号および第4,888,733号に開示されており、その開示をここに引用して特に組み込む。

強誘電体メモリセル内に蓄積されたデータは、セルキャパシタに電界を印加することによって「読出」される。その電界が内部双極子を切り替える方向に印加された場合、内部双極子を反転させない場合よりも多くの電荷が移動する。結果として、センス増幅器セルビット線に加えられる電荷を計測でき、Qが十分大きいことを条件に、ロジック「1」あるいは「0」のどちらかをIC出力ピンに生成できる。従来の2トランジスタ/2キャパシタ(2T/2C)強誘電体メモリセルでは、一組の2個のデータ蓄積素子が使用され、それぞれ反対方向に分極化されている。2T/2Cメモリセルの状態を「読出す」には、両素子には同一方向に極性を与え、センス増幅器がセルから一対の相補型ビット線転送された電荷量の間の差を計測する。何れの場合においても、強誘電体メモリへの「読出し」は破壊的操作であるので、その後、正しいデータをセルに復帰させる。

強誘電体メモリセル構造については、1989年10月10日発行の米国特許第4,873,664号「自己復帰する強誘電体メモリ」、1995年1月10日発行の第5,381,364号「ビット線の静電容量隔離を含む強誘電体ベースのRAMセンススキーム」、1996年6月11日発行の第5,525,528号「強誘電体キャパシタの更新方法」、1996年6月25日発行の第5,530,668号「ロジック1の電圧に予め充電されたビット線を用いる強誘電体メモリセンススキーム」、そして、1996年7月2日発行の第5,532,953号「個別の読出電圧および書込電圧を用いる強誘電体メモリセンス方法」に開示されており、その全ては、本発明の譲受人である、コロラド州コロラドスプリングスのラムトロンインターナシナルコーポレーションに譲渡され、何れの開示も引用して本明細書に組み込む。

概要

集積回路プロセスのための歩留り向上技術であって、従来の誘電体膜に吸収されて、CERDIPパッケージで受けるような相対的に高い温度に集積回路ダイが引き続いてさらされる場合に、望ましくない後続の水素の放出拡散をもたらすH2Oの汚染の影響を低減する。

集積回路上のデバイスを少なくとも部分的に取り囲む、易吸水性層間誘電体層(例えば、7.5%のリンをドープしたTEOS)を形成され、次いでその層に対して、その中に含まれる水分を少なくとも一部を除去するアニール操作を施す。引き続き、相対的に低い易吸水性の第2の誘電体層UTEOS等)が層間誘電体層と少なくとも部分的に連結させて積層され、次いで上に横たわるパッシベーション層(UTEOS等)が集積回路の処理完了に先立ち、また後続のパッケージ組み立て操作に先立って集積回路に積層される。

目的

効果

実績

技術文献被引用数
0件
牽制数
4件

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請求項1

集積回路の製造プロセスにおいて歩留まりを向上させる方法であって、前記集積回路の1個の素子を少なくとも部分的に取り囲む、他と比べて汚染物の吸収性のある第1の層を供給する第1の供給ステップと、十分な温度に前記第1の層を含む前記集積回路をさらし、それによって吸収されたあらゆる汚染物の少なくとも一部分を追い出す温度ステップと、前記第1の層に少なくとも部分的に連なる他と比べて汚染物の低い吸収性の第2の層を更に供給する第2の供給ステップと、前記第1の層および前記第2の層を含む前記集積回路をパッシベートするパッシベートステップであって、前記第2の層に存在する前記汚染物のどれもが前記第1の層によって吸収されることと、を備える方法。

請求項2

前記第1の供給ステップは、水分を吸いやすい絶縁膜によって実行される、請求項1に記載の方法。

請求項3

前記水分を吸いやすい絶縁膜は層間誘電体を備える、請求項2に記載の方法。

請求項4

前記層間誘電体はPTEOSを備える、請求項3に記載の方法。

請求項5

前記層間誘電体はPZTを備える、請求項3に記載の方法。

請求項6

前記PTEOSはリンがドープされている、請求項4に記載の方法。

請求項7

前記リンは実質的に5%から10%の間の前記PTEOSを構成する、請求項6に記載の方法。

請求項8

前記リンは実質的に7.5%の前記PTEOSを構成する、請求項7に記載の方法。

請求項9

前記温度ステップは、実質的に1時間、550℃において前記集積回路をアニールするアニールステップ、によって行われる請求項1に記載の方法。

請求項10

前記アニールステップは、O2雰囲気中で行われる、請求項9に記載の方法。

請求項11

前記第2の供給ステップ及び前記パッシベートステップは、UTEOSの堆積によって行われる、請求項1に記載の方法。

請求項12

前記第2の供給ステップ及び前記パッシベートステップは、PZTの堆積によって行われる、請求項1に記載の方法。

請求項13

その上にモノリッシック集積された複数のデバイスを含む集積回路であって、相対的に水分を吸いやすい物質に吸収されたあらゆる水分の少なくとも一部を追い出すために十分な温度にさらされる前記水分を吸いやすい物質で形成されると共に、前記複数のデバイスの1個を少なくとも部分的に取り囲む層間誘電体層と、前記層間誘電体層に少なくとも部分的に水分の伝導(moisture contamination)をとっている別の誘電体層と、前記層間誘電体層および前記別の誘電体層を含む前記集積回路上に横たわるパッシベーション層と、それによって、前記別の誘電体層に存在する可能性がある前記水分の少なくとも一部が前記層間誘電体層に伝導され、且つ前記層間誘電体層によって保有される、集積回路。

請求項14

前記層間誘電体層は、実質的に5%〜10%の間のリンがドープされたTEOSを備える、請求項13に記載の集積回路。

請求項15

前記層間誘電体層は、実質的に7.5%のリンがドープされたTEOSを備える、請求項14に記載の集積回路。

請求項16

前記層間誘電体層は、実質的に厚さ2000〜5000オングストロームの間である、請求項13に記載の集積回路。

請求項17

前記層間誘電体層は、実質的に厚さ3000オングストロームである、請求項16に記載の集積回路。

請求項18

前記層間誘電体層は、PZTを備える、請求項13に記載の集積回路。

請求項19

前記別の誘電体層は、UTEOSを備える、請求項13に記載の集積回路。

請求項20

前記別の誘電体層は、実質的に厚さ2000〜5000オングストロームの間である、請求項13に記載の集積回路。

請求項21

前記別の誘電体層は、実質的に厚さ3500オングストロームである、請求項20に記載の集積回路。

請求項22

前記別の誘電体層は、PZTを備える、請求項13に記載の集積回路。

請求項23

前記パッシベーション層は、UTEOSを備える、請求項13に記載の集積回路。

請求項24

前記パッシベーション層は、PZTを備える、請求項13に記載の集積回路。

請求項25

前記パッシベーション層は、実質的に厚さ7000オングストロームである、請求項23に記載の集積回路。

請求項26

少なくとも1個の通過トランジスタと、与えられた論理レベルを指示する値をその中に蓄積するための少なくとも1個の関連付けられた強誘電体キャパシタと、を有するメモリセルの複数を含む強誘電体メモリデバイスであって、相対的に水分を吸いやすい物質に吸収されたあらゆる水分の少なくとも一部を追い出すために十分な温度にさらされる前記水分を吸いやすい物質を備えると共に、前記少なくとも1個の通過トランジスタと前記少なくとも1個の関連付けられた強誘電体キャパシタとの上に横たわる第1の誘電体層と、前記少なくとも1個の通過トランジスタと、前記少なくとも1個の関連付けられた強誘電体キャパシタとを相互接続する導電層と、前記第1の誘電体層よりも相対的に水分を吸いにくい(lesser hydrophilic)物質を備えるる共に、前記導電層および前記第1の誘電体層の上に横たわる第2の誘電体層と、前記第2の誘電体層の上に横たわるパッシベーション層と、を備える強誘電体メモリデバイス。

請求項27

前記第1の誘電体層は、実質的に5%〜10%の間のリンがドープされたTEOSを備える、請求項26に記載の強誘電体メモリデバイス。

請求項28

前記第1の誘電体層は、実質的に7.5%のリンがドープされたTEOSを備える、請求項27に記載の強誘電体メモリデバイス。

請求項29

前記第1の誘電体層は、実質的に厚さ2000〜5000オングストロームの間である、請求項26に記載の強誘電体メモリデバイス。

請求項30

前記第1の誘電体層は、実質的に厚さ3000オングストロームである、請求項29に記載の強誘電体メモリデバイス。

請求項31

前記第2の誘電体層は、UTEOSを備える、請求項26に記載の強誘電体メモリデバイス。

請求項32

前記第2の誘電体層は、実質的に厚さ2000〜5000オングストロームである、請求項26に記載の強誘電体メモリデバイス。

請求項33

前記第2の誘電体層は、実質的に厚さ3500オングストロームである、請求項32に記載の強誘電体メモリデバイス。

請求項34

前記導電層は、窒化チタンを備える、請求項26に記載の強誘電体メモリデバイス。

請求項35

前記パッシベーション層は、UTEOSを備える、請求項26に記載の強誘電体メモリデバイス。

請求項36

前記パッシベーション層は、実質的に厚さ7000オングストロームである、請求項26に記載の強誘電体メモリデバイス。

請求項37

集積回路を形成するプロセスであって、少なくとも1個の能動素子(active element)をその中に有する半導体下地層を含む集積回路の構造を供給する供給ステップと、前記集積回路の構造上の、前記少なくとも1個の能動素子を隣接する少なくとも1個の受動素子(passive element)を形成する形成ステップと、前記少なくとも1個の受動素子と前記少なくとも1個の能動素子の上に横たわる層間誘電体層を堆積する層間層堆積ステップと、前記層間誘電体層に存在するあらゆる水分の少なくとも一部を追い出すために十分な温度に前記集積回路を加熱する加熱ステップと、前記少なくとも1個の受動素子および前記少なくとも1個の能動素子を電気的に結合する導電層を堆積する導電層堆積ステップと、前記導電層の上に横たわる追加の誘電体層を堆積する誘電体堆積ステップと、前記層間誘電体層と前記追加の誘電体層とを貫通するコンタクト孔を形成し、前記少なくとも1個の受動素子および前記少なくとも1個の能動素子の少なくとも1個の端子へ電気的な接続を提供する孔形成ステップと、前記追加の誘電体層の上に横たわって障壁層を形成する障壁形成ステップと、前記集積回路をパッシベートするパッシベートステップと、を備えるプロセス。

請求項38

前記供給ステップは、下地層に形成された複数のトランジスタを有するCMOSの下地層によって行われる、請求項37に記載のプロセス。

請求項39

前記形成ステップは、前記受動素子の下部電極を堆積する第1の堆積ステップと、前記受動素子の強誘電性の誘電体層を堆積する第2の堆積ステップと、前記受動素子の上部電極を堆積する第3の堆積ステップと、を備える請求項37に記載のプロセス。

請求項40

前記第1の堆積ステップは、チタン及び白金を堆積するステップによって行われる、請求項39に記載のプロセス。

請求項41

前記第2の堆積ステップは、ジルコン酸チタン酸鉛を堆積するPZT堆積ステップによって行われる、請求項39に記載のプロセス。

請求項42

前記PZT堆積ステップは、前記集積回路を急速熱アニールステップさらすRTAステップ、を備える請求項41に記載のプロセス。

請求項43

前記RTAステップは、前記集積回路を、O2雰囲気中において実質的に650℃へ実質的に5秒間、加熱する最初の加熱ステップと、前記集積回路を、O2雰囲気中において実質的に850℃へ実質的に5秒間、加熱する第2の加熱ステップと、を備える請求項42に記載のプロセス。

請求項44

前記第3の堆積ステップは、白金を堆積するステップによって行われる、請求項39に記載のプロセス。

請求項45

前記層間堆積ステップは、実質的に3000オングストロームの7.5%のリンがドープされたTEOSによって行われる、請求項37に記載のプロセス。

請求項46

前記加熱ステップは、O2雰囲気中において60分間で実質的に550℃の回復アニール操作へ前記集積回路をさらすステップを、備える請求項37に記載のプロセス。

請求項47

前記導電層堆積ステップは、実質的に800オングストロームの窒化チタンによって行われる、請求項37に記載のプロセス。

請求項48

前記誘電体堆積ステップは、実質的に3500オングストロームのUTEOSによって行われる、請求項37に記載のプロセス。

請求項49

前記孔形成ステップは、前記少なくとも1個の受動素子および前記少なくとも1個の能動素子の上に横たわる前記追加の誘電体層および前記層間誘電体層の選択された部分をフォトリソグラフィにより(photolithographically)除去することによって行われる、請求項37に記載のプロセス。

請求項50

前記障壁形成ステップは、前記追加の誘電体層の上に横たわる障壁層を堆積する障壁堆積ステップと、前記障壁層を酸化工程にさらす酸化ステップと、前記窒化チタン障壁層の上に横たわる中間層を堆積する中間層堆積ステップと、前記中間層上にキャップ層を堆積するキャップ堆積ステップと、を備える請求項37に記載のプロセス。

請求項51

前記障壁堆積ステップは、実質的に1500オングストロームの窒化チタンを堆積することによって行われる、請求項50に記載のプロセス。

請求項52

前記酸化ステップは、急速熱アニールによって行われる、請求項50に記載のプロセス。

請求項53

前記中間層堆積ステップは、実質的に8000オングストロームのアルミニウムシリコン・銅によって行われる、請求項50に記載のプロセス。

請求項54

前記キャップ堆積ステップは、実質的に300オングストロームの窒化チタンによって行われる、請求項50に記載のプロセス。

請求項55

前記パッシベートステップは、実質的に7000オングストロームのUTEOSによって行われる、請求項37に記載のプロセス。

技術分野

0001

本発明は、一般に、集積回路プロセス技術の分野に関する。詳細には、本発明は、本発明の譲受人である、コロラド州コロラドスプリングス(Colorado Springs)のラムトロンインターナシナルコーポレーション(Ramtron International Corporation)より入手可能な集積回路デバイスであるFRAM(登録商標ファミリによって実現化された、強誘電体ランダムアクセスメモリデバイスのような半導体メモリを含むセラミックデュアルインラインパッケージ(「CERDIP」)の集積回路デバイスの製造、プロセス及びパッケージ組み立て(packaging)に関連する特に有用な歩留り向上技術に関する。

背景技術

0002

ある化学的気相成長(「CVD」)で堆積させた二酸化ケイ素(SiO2)およびガラス膜誘電体内へ水分(moisture)(H2O)が吸収されることは、膜応力に対する温度の特性の分析によってH2Oの存在が当然のごとく推定されることから、周知の現象である。後続ウェーハ処理摂氏200度(℃)を超す温度にさらされる(subject)とき、H2O汚染(contamination)は、誘電体膜から外部に拡散してアルミニウム(Al)や窒化チタン(TiN)等の隣接する金属と反応し、反応副産物水素と共に金属酸化物を生成することも周知である。(即ち、3H2O+2Al=Al2O3+3H2)。また、水分のこの吸収と後続の解放は、アルミニウムの腐蝕コンタクトを「汚染するもの(poisoning)」、望ましくない「ホットキャリヤ」の各作用、増加した漏洩電流閾電圧(「Vt」)のシフト、増加した金属抵抗等を通じて、標準的なMOSおよびCMOS半導体や集積回路デバイスに不安定性問題を引き起こすことも知られている。強誘電体集積回路メモリ・デバイスのスイッチング特性に関するH2の有害な影響も知られている。

0003

集積回路デバイスであるFRAM(登録商標)ファミリのような強誘電体メモリデバイスは、二進数を記憶するために一方向または他方向に分極化され得る強誘電性誘電体材料の使用を通して、不揮発性のデータの保管装置(storage)を提供する。この強誘電効果によると、印加電界(applied field)がなくても、誘電体材料のペロブスカイト型結晶内の内部双極子整列に起因して、安定した分極の保持が可能である。この整列は、材料の保磁電界(coercive field)を超える電界を印加することにより、選択的に達成できる。逆に、印加電界を反転させると、内部双極子が反転する。

0004

ヒステリシス曲線プロットでき、そこでは横座標縦座標がそれぞれ印加電圧(「V」)および生じた分極(「Q」)を示していて、印加電圧に対する強誘電体キャパシタの分極の応答を示す。このヒステリシス特性曲線のもっと完全な記述は、例えば、本発明の譲受人に譲渡された、米国特許第4,914,627号および第4,888,733号に開示されており、その開示をここに引用して特に組み込む。

0005

強誘電体メモリセル内に蓄積されたデータは、セルキャパシタに電界を印加することによって「読出」される。その電界が内部双極子を切り替える方向に印加された場合、内部双極子を反転させない場合よりも多くの電荷が移動する。結果として、センス増幅器セルビット線に加えられる電荷を計測でき、Qが十分大きいことを条件に、ロジック「1」あるいは「0」のどちらかをIC出力ピンに生成できる。従来の2トランジスタ/2キャパシタ(2T/2C)強誘電体メモリセルでは、一組の2個のデータ蓄積素子が使用され、それぞれ反対方向に分極化されている。2T/2Cメモリセルの状態を「読出す」には、両素子には同一方向に極性を与え、センス増幅器がセルから一対の相補型ビット線転送された電荷量の間の差を計測する。何れの場合においても、強誘電体メモリへの「読出し」は破壊的操作であるので、その後、正しいデータをセルに復帰させる。

0006

強誘電体メモリセル構造については、1989年10月10日発行の米国特許第4,873,664号「自己復帰する強誘電体メモリ」、1995年1月10日発行の第5,381,364号「ビット線の静電容量隔離を含む強誘電体ベースのRAMセンススキーム」、1996年6月11日発行の第5,525,528号「強誘電体キャパシタの更新方法」、1996年6月25日発行の第5,530,668号「ロジック1の電圧に予め充電されたビット線を用いる強誘電体メモリセンススキーム」、そして、1996年7月2日発行の第5,532,953号「個別の読出電圧および書込電圧を用いる強誘電体メモリセンス方法」に開示されており、その全ては、本発明の譲受人である、コロラド州コロラド・スプリングスのラムトロン・インターナショナル・コーポレーションに譲渡され、何れの開示も引用して本明細書に組み込む。

発明が解決しようとする課題

0007

単純な「書込み」動作では、セル・キャパシタに電界が印加され、セル・キャパシタを所望する状態に分極される。要約すると、2T/2Cメモリセルに対する従来の書込機構は、一方のセル・キャパシタ上で双極子を反転させ、保磁電圧(coercive voltage)より高い正電圧へ電極またはプレート公称で100ナノ秒(nsec.)の期間、保持することを含む。次いで、書込まれる他方のセル・キャパシタに対して回路接地に電極を追加の公称100ナノ秒の間、戻す。何れにせよ、デバイスのスイッチング分極(「QSW」)は、センス増幅器に提供される(presented)信号を正確に読み出すためには十分大きくなければならず、万が一にも信頼できる動作に対してQSWが低すぎると、デバイスの性能は急激に劣化する。

0008

先に記載したように、強誘電体ランダム・アクセス・メモリ・デバイスは、上記の水素の放出拡散に対して特に敏感であることが知られており、これはラムトロン・インタナショナル・コーポレーションが専有するジルコン酸チタン酸鉛(lead zirconate titanate:「PZT」)膜のような特定の強誘電性の誘電体(dielectric)と白金(Pt)との間の界面において示される相対的に弱い密着特性を、少なくとも部分的に悪化させる可能性があると考えられる。この機構は現在、特にCERDIPパッケージ組み立て、あるいは摂氏440度のアニールステップを要する他のパッケージ組み立てプロセス若しくはプロセスステップに次いで起こる、観測されたQSWスイッチングの劣化の原因であると考えられている。場合によっては、もっともな可能性とて、水分および水素またはそのいずれかのガス放出によるものと信じられている0%を僅かに超える歩留りに直面することもあった。

課題を解決するための手段

0009

集積回路プロセスのための歩留り向上技術が本明細書に開示され、この技術は従来の誘電体膜によって吸収され、その後にCERDIPのパッケージ組立において経験するような相対的に高い処理温度集積回路ダイ(die)が引き続きさらされると、望ましくない水素の放出拡散をもたらすであろう、水分汚染の有害な影響を低減する。開示した技術は、集積回路上のデバイスを少なくとも部分的に取り囲む水分を吸いやすい(あるいは、易吸水性の:hydrophilic)層間(interlevel)の誘電体層(例えば、7.5%のリンをドープしたテトラエチルオキシ・シリケイト「PTEOS」を用いて堆積させたSiO2)を形成することを含み、その層は、次いで、層中に存在する水分の少なくとも一部分を追い出す(drive off)ためのアニール操作にさらされる。引き続き、(ドープされないテトラエチル・オキシ・シリケイト「UTEOS」を用いて堆積されたSiO2のような)相対的に低い易吸水性の第2の誘電体層が、層間の誘電体層と少なくとも部分的に連なって積み重ねられ(overlay)、次いで上に横たわる(overlie)パッシベーション層(UTEOS等)が、集積回路処理の完了と後続のパッケージ組み立て操作とに先だって集積回路に適用される(apply)。

0010

ここで理解されるように、アニールされた易吸水性の層は、後続のアニールされない誘電体層からの放出拡散に対する「ゲッタ(getter)」として機能し、易吸水性の層のリン含有量が多ければ多いほど、水分に対する飽和は高くなる。後続の、相対的に低い易吸水性の誘電体層とパッシベーション層は、(アニールされない)UTEOSから形成してもよく、PTEOS膜よりもかなり少ない水分を保持する。

0011

ここで特に開示するのは、集積回路の製造プロセスにおける歩留り向上のための方法であって、集積回路のひとつの素子を少なくとも部分的に取り囲む、相対的に汚染物の吸収性のある(absorbent)第1の層を提供するステップと、第1の層により吸収されたあらゆる汚染物質の少なくとも一部を追い出すのに十分な温度に第1の層を含む集積回路をさらすステップと、を備える。更に、少なくとも部分的に第1の層と連なり、相対的に低い汚染物の吸収性のある第2の層を更に提供するステップと、第1と第2の層を含む集積回路をパッシベートする(保護膜をかぶせる:passivate)ステップとを有し、ここで第2の層に存在する汚染物のどれもが第1の層によって少なくとも部分的に吸収される。

0012

ここに開示する方法の特定の実施例において、第1の層は、例えば、二酸化ケイ素、窒化ケイ素(Si3N4)、またはPZTのような強誘電体層を備える層間の誘電体のような相対的に易吸水性の絶縁層を備える。ここに開示する歩留り向上技術の好適な実施例では、層間の誘電体に、約5%から10%の間のリン、好ましくは実質的に7.5%のリンをドープしてもよい。

発明を実施するための最良の形態

0013

添付図面に関連して採用された好適な実施例の以下の記述を参照することによって、本発明の上記の特徴および目的、その他の特徴および目的、そしてそれらを達成する方法(manner)はより明白になり、また本発明自体も最も良く理解できる。

0014

以下に記述されると共に示される好例のプロセス・フローは、従来の複数の2T/2Cメモリセルを備える強誘電体集積回路記憶デバイス大規模メモリアレイの一部を形成するそのメモリセルを形成するために利用できるものである。この従来の2T/2Cセルでは、トランジスタと強誘電体キャパシタとの相補的ペアが利用され、セルの各部分はそれぞれ、ビット線(「BL」または「BL\(BLの相補信号)」)に接続される一方の端子と、強誘電体キャパシタの一方の端子に接続される別の端子とを有する通過(pass、パス)トランジスタを備える。各通過トランジスタゲート端子は、ワード線(WL)に接続され、強誘電体キャパシタの他方の端子はプレート線PL)に接続される。

0015

特に、図1(a)には、本発明の技術に一致してFRAM(登録商標)記憶デバイスを製造するための可能なプロセス・フローの初期の図が示され、そこでは本明細書に開示される歩留り向上技術を利用する集積回路10の一部が示されている。集積回路10は、一対の通過トランジスタ12,14と共に、ポリシリサイド導体16を含む。各トランジスタ12,14は、ソースドレイン領域18と、中間のゲートおよび上に横たわるゲート20を含む。フィールド酸化物領域22は、トランジスタ12,14を分離するだけでなく、導体16の下にある(underlie)。ゲート酸化物24は、トランジスタ12,14のゲート20の下にある。特定の実施例において、標準の相補型金属酸化物半導体(CMOS)プロセスで上記の構造を完結できる。

0016

約2000オングストローム(Å)を除去するためにエッチバック操作を後に受ける高密度化リフローされたボロン・リン・シリコンガラス(BPSG)層26が上記の構造の上に横たわる。この時点で、集積回路10は、現存の集積回路10から水汚染(water contamination)の可能性を除去するために役立つ脱水ベーク(dehydration bake)操作にさらされる(subject)。その後、チタン(Ti)/白金(Pt)の下部電極(BE)層28が堆積され、BPSG層26の上に横たわる。BE層28は、Ti約200オングストローム(Å)およびPt約1750オングストローム(Å)を備えていてもよい。この時点で、本発明の譲渡人であるラムトロン・インターナショナル・コーポレーションが開発して所有するセラミック薄膜のような、例えばジルコン酸チタン酸鉛(「PZT」)や、別の適切な強誘電性の誘電体材料を備えていてもよい。強誘電性の誘電体層30が堆積される。PZT誘電体材料を利用する場合、強誘電体層30を形成するために約3000オングストローム(Å)を堆積させてもよい。

0017

この時点で、第1のアニール操作(急速熱アニール、rapid thermal anneal:「RTA」)が行われ、この操作は酸素(O2)雰囲気中で摂氏650度(℃)における5秒間のベークに次いで、O2雰囲気中で850℃における5秒間のべークという、2ステッププロセスを備えていてもよい。また、別のアニール技術が、RTA操作の代わりに利用されてもよい。第1のアニール操作に続いて、好ましい実施例においては、Pt約1750オングストローム(Å)の上部電極(TE)層32を堆積する。

0018

ここで、図1(b)を加えて参照すると、より詳細に以下説明するような後続のプロセス・ステップを経た、図1(a)の集積回路10が示されている。先ず、集積回路10は、先行する図面に示された構造の選択された部分を除去するために、上部電極のフォトリソグラフィ操作を必要とし、上部電極のエッチングおよび洗浄ステップが続く。その後、第2のアニール操作が行われて、後続の強誘電体フォトリソグラフィ操作が実行されキャパシタ構造を規定して、次いでPZTエッチングおよび洗浄操作が後に続く。この時点で、下部電極のフォトリソグラフィ操作を行いキャパシタの下側のプレートを規定して、下部電極の後続するエッチングおよび洗浄ステップが後に続く。

0019

これらのステップに続いて、強誘電性酸化物(FEO)ガラスの堆積ステップが行われ、実質的に2000オングストロームから5000オングストロームの間(好ましくは約3000オングストローム)のFEOガラス34の堆積になる。特定の実施例においては、FEOガラス34は、実質的に7.5%のリンがドープされたTEOSの好ましい値を持つ5〜10%のリンがドープされたテトラエチル・オキシ・シリケイト(「PTEOS」)から構成されてもよい。実質的に550℃のO2雰囲気中で1時間の第1の回復アニール操作が、FEOガラス34の堆積の次に続く。この回復アニール操作は、相対的に高い易吸水性のPTEOSガラスによって前もって吸収されてきた水分の少なくとも一部を除去するために役立つ。次いで、アクティブ・コンタクト・ウィンドウ(ACW)フォトリソグラフィ操作が行われる。その後、アクティブ・コンタクト・エッチングおよび洗浄ステップでは、アクティブ・コンタクト・シリサイデーション(silicidation)・ステップが後に続くコンタクト開口部36と、シリサイドを有するACWコンタクト38とを形成する。

0020

ここで、加えて図1(c)を参照して、下記において詳細に説明されるような後続のプロセス・ステップに従属した(subjection)後の先行する図の集積回路10が示されている。これについて、集積回路10には、FEOガラス34の選択された部分を介する電気的な接続を達成するために、上部電極および下部電極のコンタクト(「TEC」)のフォトリソグラフィ操作を受け(undergo)、次いでTECコンタクト・エッチングおよび洗浄ステップが続く。次いで、集積回路10は回復アニール操作にさらされ(subject)、約800オングストロームの窒化チタン(「TiN」)を局所的な相互接続の堆積がその後に続く。これらのステップにより、局所的な相互接続の導体42だけでなく上部電極のコンタクト44および下部電極のコンタクト46を備える相互接続層40を設けること(laying down)になる。

0021

ここで、加えて図2(a)を参照して、より詳細に以下で記述されるような、追加の後続プロセス・ステップの後の集積回路10を示す。図示の通り、局所的な相互接続の導体42を備える相互接続層40は、局所的な相互接続(LI)のフォトリソグラフィ・ステップを受け、その選択部分を除去する。局所的な相互接続のフォトリソグラフィ・ステップに続いて、局所的な相互接続のエッチングおよび洗浄操作が実行される。これらの操作により、上部電極のコンタクト領域内にLIストラップ(strap)48の形成がなされると共に、シリサイドを持つACWコンタクト38と接触するLIパッドの形成がなされる。次いで、約2000オングストロームから5000オングストローム(好ましくは3500オングストローム)のLIOガラス52の局所的な相互接続の酸化物が、LIストラップ48とLIパッド50の上に横たわって堆積される。好ましい実施例においては、LIOガラス52は、ドープされないテトラエチル・オキシ・シリケイト(「UTEOS」)から構成されてもよい。

0022

ここで、図2(b)を参照して、ここでも、より詳細に以下で記述される後続プロセス・ステップの後の集積回路10が示される。図示の通り、集積回路10は、コンタクト・エッチングおよび洗浄操作がその後に続くコンタクト・フォトリソグラフィ・ステップにさらされ、LIOガラス52内における、下部電極へ接触させるためのコンタクト孔54と、ACW(LIパッド上で止まる)へ接触させるためのコンタクト孔56と、ポリサイドへ接触させるためのコンタクト孔58との形成となる。

0023

ここで、加えて図3(a)を参照して、より詳細に以下に記述されるような追加の後続プロセス・ステップの後の、先行する図の集積回路10が示されている。これについて、集積回路10は、約1500オングストロームのTiNを堆積するTiN障壁バリア、barrier)堆積プロセスにさらされる。次いで、TiNバリヤ酸化(RTA)ステップが着手される。このTiNバリヤ酸化ステップに続いて、約8000オングストロームのアルミニウム(約98.5%)・シリコン(約1%)・銅(約0.5%)(「AlSiCu」)の堆積が着手され、結果としてAlSiCu層60となる。約300オングストロームのTiNが堆積されAlSiCu60層上にTiNキャップ62を形成する後続のTiNキャップ堆積プロセスが引き続き実行されることができる。

0024

ここで、図3(b)において、最終のメタライゼーション・フォトリソグラフィ・ステップ、メタライゼーションおよび洗浄ステップの後の本発明の集積回路10が示され、ここで多数の領域64がTiNバリヤ層、AlSiCu60、上に横たわるTiNキャップ62の選択された部分を除去することによって形成される。次いで、好ましい実施例においては、約7000オングストロームのUTEOSパッシベーション層66の形成することを備えるパッシベーション堆積が引き続き実行される。

0025

特に水分/水素の放出拡散(out-diffusion)に対する強誘電体キャパシタおよびデバイスの明らかな敏感性は、様々な製品ウェーハを、N2雰囲気中での440℃における10分間の第1のベーク操作とN2雰囲気中での440℃における1時間の第2のベーク操作とを含む、模擬される(simulate)CERDIPベークにさらすことによる評価に帰着する。実験に基づくと、以下の膜の組合せ、FEOガラス34(リンを7.5%ドープしたTEOS)、LIOガラス52(UTEOS)およびパッシベーション層66(7000オングストローム(Å)のUTEOS)は、Qsw損失最小値を生じさせることが判明した。

0026

ここで理解されるように、実験では、FEOガラス34は、水素/水分のトラップ(trap)として機能し、このため拡散障壁として機能することを示すことに役立つ(tend to)。これまで説明したように、易吸水性が相対的にあるこの膜は、O2雰囲気中で摂氏550度において1時間のアニールがされ、従って相対的に水分不足である。次いで、その膜は、後続のアニールされていない酸化物またはガラス誘電体層からの放出拡散に対する「ゲッタ」として機能する。リン含有量が多ければ多いほど、水分に対する飽和は高くなる。また、LIOガラス52とパッシベーション層66の膜は、典型的なプロセスフローでの特定の要求のため、アニールされない(即ち、440℃を超える温度にさらされない)。UTEOS(もしくはドープされない)膜は、PTEOS膜よりもはるかに少ない水分の量を保持する。

0027

強誘電体集積回路の2T/2Cメモリセルの製造を特に引用して開示して、これまで説明してきたが、ここで提供する歩留り向上技術は、また強誘電体集積回路1T/1Cメモリセルの構成にも役立てることができる。ここで、そのメモリセル構造は、単体の強誘電体キャパシタに結合した単体の通過トランジスタのみを利用する標準的なダイナミック・ランダム・アクセス・メモリ(DRAM)セルの構造に類似している。強誘電体メモリセルは、従来の揮発性DRAMのセルとは、キャパシタ・プレートにおける第3の活性化線の提供という点で異なり、示された2T/2Cのような相補型セル構造の代わりに、単一のビット線がトランジスタの一方の端子に結合され、ワード線がトランジスタのゲートに結合されている。1T/1Cセルの内容を読出す場合、キャパシタに極性が与えられ、転送された電荷は標準セルベルまたは他の固定レベルと比較され、この比較結果により、ロジック「1」もしくは「0」がセルに記憶されたかどうかを判断される。

0028

特定の半導体集積回路メモリおよびプロセス技術と関連して、本発明の原理を上で説明したが、上記説明は単なる例を示しただけであり、本発明の適用を限定するものではないことが明確に理解されるべきである。例えば、本発明の原理は、従来のバイポーラ、(NMOS、CMOS等の)MOS、および水分汚染および水素の放出拡散またはそのいずれかが潜在的な問題となる他の技術を含む、強誘電体素子またはメモリセルを利用するもの以外の集積回路技術およびデバイスにも同様に適用可能である。更に、CERDIPパッケージを利用する集積回路プロセスに特定して適用可能であるが、本発明の原理はプラスチック被包(plastic encapsulation)のパッケージ組み立て技術、並びに水分および水素の放出拡散またはそのいずれかの放出拡散が潜在的な問題となる他のパッケージ組み立て技術にも同様に適用できる。

0029

既に述べた様々な誘電体層およびパッシベーション層は、図示例のプロセス・フローにおいてSiO2を備えるものとして示したが、PZTのような強誘電性の誘電体を利用して提供されるものであってもよい。強誘電体パッシベーション技術および層間の誘電体の技術は、ラムトロン・インターナショナル・コーポレーションに譲渡された、1995年8月1日発行の米国特許第5,438,023号「硬質セラミック材料等を用いた、強誘電体集積回路のためのパッシベーション方法および構造」と、1996年8月20日出願の米国特許出願第08/700,076号「強誘電体キャパシタの、一部または全体が被包された上部電極」とに開示されており、何れの開示も引用して本明細書に組み込む。

0030

特に、これまでの開示の教示が関連技術に精通する者に他の変更を示唆しているということを承知している。そのような変更は、それ自体では(per se)既知である特徴や、そして既にここで述べた特徴の代わりに、あるいはそれに加えて用いられるかもしれない他の特徴を伴ってもよい。特許請求の範囲は本出願において特徴の特定な組合せを系統立てて記しているが、開示の範囲は、ここで何れかの請求項に請求されている発明と同等の発明に関連しようが、しまいが、本発明が直面するような同等の技術的な問題の一部あるいは全てを解消しようが、しまいが、明示にもしくは黙示に開示された全ての新しい特徴若しくは全ての新しい特徴の組合せ、および関連技術に精通する者にとって明らかなそれらの一般化若しくは変更を含む。出願人はここで、本出願の手続過程で、あるいはそれから導かれる更なる全ての出願の手続過程で、そのような特徴およびそのような特徴の組合せまたはそのいずれかに対して新しい請求項を系統立てて述べる権利留保する。

図面の簡単な説明

0031

図1図1(a)は、従来のCMOS下地層(underlayer)上に本発明の歩留り向上技術を実施する代表的なプロセス・フローを図解すると共に、強誘電体キャパシタの下部電極、強誘電体、上部電極の各堆積ステップを行った後のメモリセルおよび関連構造を示す、2トランジスタ/2キャパシタ(2T/2C)の強誘電体集積回路メモリセルの部分的な側立面の断面図である。図1(b)は、メモリセルの強誘電体キャパシタ構造境界を規定する(define)フォトリソグラフィック操作と、堆積操作と、強誘電性の酸化物(FEOガラス)層を形成する後続のフォトリソグラフィック操作との後に続く、図1(a)のメモリセルのその後の構造の図解に続く側立面の断面図である。図1(c)は、メモリデバイスの強誘電体キャパシタに対する上部電極と下部電極のコンタクトの境界を規定する追加のフォトリソグラフィック操作と、後に続く回復アニール操作と、キャパシタの上部電極および下部電極への電気的な接続部と共に局所的な相互接続の導体を形成する窒化チタン層の堆積との後に続く、図1(b)のメモリセル構造の図解に続く側立面の断面図である。
図2図2(a)は、窒化チタン層の選択された部分上の更なるフォトリソグラフィック操作と、局所的な相互接続の酸化物(LIOガラス)層の堆積との後に続く、図1(c)のメモリセルのその後の更なる構造を示す側立面の断面図である。図2(b)は、様々なメモリセルの要素(element)へ後続の電気的な接続を与えるためにLIO層を貫通する多数のコンタクト孔を形成する、局所的な相互接続の酸化物層の選択された部分上の追加のフォトリソグラフィック操作の後の、図2(a)のメモリセルのその後の構造を示す側立面の断面図である。
図3図3(a)は、窒化チタン堆積ステップおよび酸化ステップの実施と、アルミニウム・シリコン・銅の堆積と共に窒化チタンキャップ層との形成の後の、図2(b)のメモリセルのその後の更なる構造を示す側立面の断面図である。図3(b)は、窒化チタン層、アルミニウム・シリコン・銅層と、窒化チタンキャップ層の選択された部分上における引き続くフォトリソグラフィ操作と、メモリセル構造がボンディングパッドをフォトリソグラフィにより設けるための状態にある、上に横たわるパッシベーション層の堆積との後の、図3(a)のメモリセルのその後の最終構造を示す側立面の断面図である。

--

0032

10…集積回路、12、14…通過トランジスタ、16…ポリ・シリサイド導体、18…ソース/ドレイン領域、20…ゲート、22…フィールド酸化物領域、26…BPSG層、28…チタン/白金の下部電極(BE)層、30…強誘電体層、32…上部電極(TE)層、34…強誘電性酸化物(FEO)ガラス、36…コンタクト開口部、38…アクティブ・コンタクト・ウィンドウ(ACW)コンタクト、40…相互接続層、42…局所的な相互接続の導体、44…上部電極のコンタクト、46…下部電極のコンタクト、48…LIストラップ、50…LIパッド、52…LIOガラス、54…下部電極へのコンタクト、56…ACW(LIパッド上で止まる)へのコンタクト、58…ポリサイドへのコンタクト、60…AlSiCu、62…窒化チタンキャップ、

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