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技術 出力バッファ回路

出願人 川崎マイクロエレクトロニクス株式会社
発明者 佐藤武久
出願日 1996年10月28日 (24年6ヶ月経過) 出願番号 1996-285186
公開日 1998年5月22日 (22年11ヶ月経過) 公開番号 1998-135813
状態 特許登録済
技術分野 論理回路II
主要キーワード 外部抵抗素子 出力最終段 電気特性変化 外部容量 信号伝達特性 最終段トランジスタ 信号線接続 PMOS型トランジスタ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1998年5月22日)のものです。
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図面 (9)

課題

プルアップ抵抗プルダウン抵抗出力端子に接続されている場合においてもほぼ同一の伝達特性を実現可能な出力バッファ回路を提供する。

解決手段

正側の最終段トランジスタM1と同様の電気特性を有するトランジスタM7を設ける。この監視トランジスタとしてのトランジスタM7がON動作することによりインバータを構成するトランジスタM8及びM9が動作し、信号Vn4が「H」レベルに初めて移行できる。この信号Vn4が「H」になることにより、トランジスタM6がON動作し、信号Vn5が「L」となる。この結果、負側の最終段トランジスタであるトランジスタM2がOFF動作する。従って、正側の最終段トランジスタM1がON動作することを確認してから負側の最終段トランジスタM2がOFF動作をする。従って、両トランジスタが同時にOFF動作している瞬間がないため、外部にプルアップ抵抗R1の有無に拘わらず、ほぼ同一の信号波形を出力することが可能である。

概要

背景

電子機器を構成する場合に、所定のボード上に複数の半導体チップを載置し、これら複数の半導体チップ間をボード上の配線によって接続することにより、電子機器を構成する手法が広く用いられている。

このように、ボード上に半導体チップを複数載置する場合に、各半導体チップチップとの間、またはあるボードと別のボートとの間の配線において、いわゆるバス配線を利用した信号線接続が用いられる場合がある。このようなバス配線は、電子機器相互の間でも用いられる。

このようなバス配線は、通常、多ビット化したデータ線などに用いられる場合が多く、このようなバス配線においてはバスを構成する各信号線信号伝達特性は同一であることが望ましい。このようなバス配線を表す概念図が図5に示されている。図5に示されているように、ボード10の上には複数の半導体チップ、例えばLSI−1,LSI−2,LSI−3が載置されている。そして、これらの半導体チップは、バス12の信号線によって相互に接続されている。

概要

プルアップ抵抗プルダウン抵抗出力端子に接続されている場合においてもほぼ同一の伝達特性を実現可能な出力バッファ回路を提供する。

正側の最終段トランジスタM1と同様の電気特性を有するトランジスタM7を設ける。この監視トランジスタとしてのトランジスタM7がON動作することによりインバータを構成するトランジスタM8及びM9が動作し、信号Vn4が「H」レベルに初めて移行できる。この信号Vn4が「H」になることにより、トランジスタM6がON動作し、信号Vn5が「L」となる。この結果、負側の最終段トランジスタであるトランジスタM2がOFF動作する。従って、正側の最終段トランジスタM1がON動作することを確認してから負側の最終段トランジスタM2がOFF動作をする。従って、両トランジスタが同時にOFF動作している瞬間がないため、外部にプルアップ抵抗R1の有無に拘わらず、ほぼ同一の信号波形を出力することが可能である。

目的

本発明は、かかる課題に鑑みなされたものであり、その目的は、出力端子に接続される外部抵抗素子の有無に拘わらず、信号伝達特性をほぼ同時にすることが可能な出力バッファ回路を提供することである。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記正側最終段トランジスタを駆動するドライバ回路と、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがON動作することを検出した直後に、前記負側最終段トランジスタがOFF動作するような制御機能を有する前記負側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。

請求項2

正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記負側最終段トランジスタを駆動するドライバ回路と、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがON動作することを検出した直後に、前記正側最終段トランジスタがOFF動作するような制御機能を有する前記正側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。

請求項3

正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがON動作することを検出した直後に、前記負側最終段トランジスタがOFF動作するような制御機能を有する前記負側最終段トランジスタを駆動するドライバ回路と、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがON動作することを検出した直後に、前記正側最終段トランジスタがOFF動作するような制御機能を有する前記正側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。

技術分野

0001

本発明は、出力バッファ回路に関する。特に、信号伝達特性を改善した出力バッファ回路に関する。

背景技術

0002

電子機器を構成する場合に、所定のボード上に複数の半導体チップを載置し、これら複数の半導体チップ間をボード上の配線によって接続することにより、電子機器を構成する手法が広く用いられている。

0003

このように、ボード上に半導体チップを複数載置する場合に、各半導体チップチップとの間、またはあるボードと別のボートとの間の配線において、いわゆるバス配線を利用した信号線接続が用いられる場合がある。このようなバス配線は、電子機器相互の間でも用いられる。

0004

このようなバス配線は、通常、多ビット化したデータ線などに用いられる場合が多く、このようなバス配線においてはバスを構成する各信号線の信号伝達特性は同一であることが望ましい。このようなバス配線を表す概念図が図5に示されている。図5に示されているように、ボード10の上には複数の半導体チップ、例えばLSI−1,LSI−2,LSI−3が載置されている。そして、これらの半導体チップは、バス12の信号線によって相互に接続されている。

発明が解決しようとする課題

0005

このようなバス配線を構成する信号線の一部について、外部抵抗素子によりプルアップ又はプルダウンする場合がある。このように、バス配線の中の一部の配線を抵抗素子により例えばプルアップした例が図6に示されている。図6の例では、バスを構成する1つの配線がプルアップ抵抗14によりプルアップされている。

0006

このように、一部の信号線のみがプルアップされるのは、バス規格によっては、動作状態の検出等の目的に基づいて、一本の信号線をプルアップするよう要求される場合があるからである。このような規格としては、PCIバスの規格や、ISAバスの規格、その他の規格などがある。このような規格においては、その電子機器の動作状態(モードと呼ばれる場合が多い)の識別などの目的により図6に示されているようにバス配線の中の一部の配線のみをプルアップしたり、又はプルダウンすることを要求する規定が設けられている場合がある。

0007

一方、上述したように、バスを構成する各配線はそれぞれの配線の信号伝達特性が同一であることが望ましい。しかし、図6に示されているようにバス配線を構成する信号線の一部のみを外部抵抗によりプルアップした場合などにおいては、この外部抵抗素子の有無によってその信号線の伝達特性がその他の信号配線とは異なってしまうという問題が発生する。

0008

この外部抵抗素子の有無によって、信号伝達特性が変わる様子について以下説明する。

0009

例えば、従来の典型的な出力バッファ回路図が図7に示されている。図7に示されているように、出力バッファ20は、入力信号を受信する2つのインバータ22と24とを有している。インバータ22の出力信号PMOS型トランジスタM1のゲート端子に供給され、インバータ24の出力信号はNMOS型トランジスタM2のゲート端子に供給されている。PMOS型トランジスタM1は、電源Vdd側に接続され、NMOS型トランジスタM2は、接地側に接続されている。そして、出力信号はこのPMOS型トランジスタM1と、NMOS型トランジスタM2の接続点から取り出されている。更に、この2つのトランジスタM1、M2はいわゆるCMOS構成をなしている。

0010

出力バッファ20の出力信号は外部のバスに供給されるが、このバスの信号線の等価回路として図7においては外部容量C1と、プルアップ抵抗R1とが示されている。

0011

この図7に示されているような出力バッファ22における各部の信号波形図8グラフに示されている。以下、図7及び図8に基づき出力バッファ20の動作について説明する。

0012

通常、出力バッファ20においては大きな出力電流を取り出すため、PMOS型トランジスタM1及びNMOS型トランジスタM2は、共に大型のトランジスタが用いられる。この両トランジスタM1、M2は流れる電流が大きいため、両トランジスタが同時にON動作する場合を防止する必要がある。これは、PMOS型トランジスタM1とNMOS型トランジスタM2が同時にON動作をしてしまうと、電源Vddから接地に対し極めて大きな貫通電流が流れてしまい、ノイズ誤動作の原因となってしまうからである。特にこの両トランジスタM1、M2はその大きさが大きいため、その影響も大きなものとなってしまう。

0013

従って、この出力バッファ20の出力信号が「L」から「H」に変化する場合には、NMOS型トランジスタM2がON動作からOFF動作移行してからPMOS型トランジスタM1がOFF動作からON動作へ移行しなければならない。つまり、出力バッファ20の出力信号Voutが「L」から「H」に変化する場合には、PMOS型トランジスタM1、NMOS型トランジスタM2が共に、OFF動作する瞬間が生じる。従って、出力バッファ20の出力端子26にプルアップ抵抗R1が接続されている場合には、このプルアップ抵抗R1が接続されていない場合と比較して、以下に示すような波形の変化が生じてしまう。

0014

まず、図8(1)のグラフに示されているように、入力信号Vinは時間と共に「L」から「H」と変化する。なお、このグラフにおいて横軸は時間であり、縦軸信号電圧を表す。以下のグラフにおいても同様に横軸は時間を表し、縦軸は電圧を表す。なお、図8の(1)から(4)までの各グラフの時間軸はすべてそろえられて表示されている。図8(1)のグラフに示されているように入力信号が「L」から「H」へ変化するに伴い、図8(2)のグラフに示されているように、インバータ24の出力信号が「H」から「L」へと変化する。これに従って今までこの出力バッファ20の出力レベル「L」を供給していたNMOS型トランジスタM2がOFF動作に移行する。

0015

NMOS型トランジスタM2がOFF動作するタイミングが図8(2)において「M2OFF」で表されている。このNMOS型トランジスタM2がOFF動作するタイミングにおいては、PMOS型トランジスタM1はまだON動作には移行していない。PMOS型トランジスタM1がON動作に移行するタイミングは図8(3)のグラフに示されている。

0016

図8(3)のグラフにはインバータ22の出力信号であるVn1の変化が示されている。このインバータ22の出力信号であるVn1はインバータ24の出力信号Vn1より遅れて「H」から「L」へ移行する。この結果、図8(2)及び(3)から理解されるように、PMOS型トランジスタM1は、NMOS型トランジスタM2がOFF動作に移行してから、所定時間遅れてON動作に移行する。

0017

ところが、プルアップ抵抗R1が出力端子26に接続されている場合には、NMOS型トランジスタM2がOFF動作すると、このプルアップ抵抗R1からの外部容量C1への充電電流によって、PMOS型トランジスタM1がON動作していなくとも出力端子26の電位は上昇する。従って図8(4)のAで示されているようにプルアップ抵抗R1がある場合にはPMOS型トランジスタM1がON動作する前に信号波形が立ち上がってしまう。所定の時間が経過しPMOS型トランジスタM1がON動作に移行すると、外部容量C1への充電電流はプルアップ抵抗R1からだけでなく、PMOS型トランジスタM1からも供給されることになる。従って、図8(4)のBで示されているように出力端子26の信号波形の傾き(変化率)に変化が生じる。

0018

従って、結果として、図8(4)のグラフに示されているようにプルアップ抵抗R1がある場合には出力バッファ20の出力波形段差が生じてしまうという問題がある。なお、図8(4)においてはプルアップ抵抗R1がない場合の信号波形が実線で示されており、プルアップ抵抗R1がある場合の信号波形が破線で示されている。

0019

このように、NMOS型トランジスタM2とがOFF動作するタイミングと、PMOS型トランジスタM1がON動作するタイミングとは完全に一致しないため、外部容量C1に対する充電電流がプルアップ抵抗R1のみによる場合と、プルアップ抵抗R1とPMOS型トランジスタM1との双方により充電がされる場合との2つの期間が発生してしまい、両者において波形の変化率すなわち傾きに変動が生じてしまう。その結果、図8(4)のグラフにおいて説明したように出力波形に段差が生じてしまうのである。

0020

以上述べたように、従来の出力バッファの回路構成においては、外部抵抗素子の有無によって信号伝達特性が変化してしまうという問題が生じていた。

0021

本発明は、かかる課題に鑑みなされたものであり、その目的は、出力端子に接続される外部抵抗素子の有無に拘わらず、信号伝達特性をほぼ同時にすることが可能な出力バッファ回路を提供することである。

課題を解決するための手段

0022

本発明は、基本的には、上記課題を解決するために、最終出力段のPMOS(NMOS)型トランジスタがON動作した瞬間に、NMOS(又はPMOS)型トランジスタをOFF動作させることにより、外部抵抗素子の有無により伝達特性の差をほぼ同一にする手法を提案するものである。

0023

このようなことを実現するためには、種々の方策が考えられる。1つには、プルアップ抵抗の挿入によるトランジスタの電気特性変化を見越して、電気特性変化を補償する対策を施すことがまず考えられる。しかし、どのような電気特性変化が生じるかを正確に予測することは困難である。

0024

本発明は上記NMOS型トランジスタのOFF動作とほぼ同時にPMOS型トランジスタのON動作を行わせるため、以下の手段を採用している。

0025

本発明は、正側最終段トランジスタと、負側最終段トランジスタと、前記正側最終段トランジスタタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。

0026

すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがON動作することを検出した場合にのみ、前記負側最終段トランジスタがOFF動作することを許可する負側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。

0027

正側監視トランジスタは、正側最終段トランジスタと同様のタイプのトランジスタであり、この正側監視トランジスタを正側最終段トランジスタと同様にドライバ回路で駆動することにより、正側最終段トランジスタと同様の動作を正側監視トランジスタに行わせることができる。

0028

従って、この正側監視トランジスタがON動作すれば、正側最終段トランジスタもON動作していると判断される。そのため正側監視トランジスタがON動作した後に、負側最終段トランジスタをOFF動作させれば、正側最終段トランジスタのON動作と負側の最終段トランジスタのOFF動作を同一のタイミングで行える。

0029

また、本発明は、正側最終段トランジスタと、負側最終段トランジスタと、前記負側最終段トランジスタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。

0030

すなわち、本発明は、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがON動作することを検出した場合にのみ、前記正側最終段トランジスタがOFF動作することを許可する正側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。

0031

上記発明は、正側に監視トランジスタを設けたが、負側に設けることも考えられる。この本発明は、負側に監視トランジスタを設けたものであり、極性が異なるだけで、その作用・効果は上記本発明と実質的に同様である。

0032

さらに、本発明は、正側最終段トランジスタと、負側最終段トランジスタを備えた出力バッファ回路において、以下の構成を含むことを特徴とする。

0033

すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記正側監視トランジスタがON動作することを検出した場合にのみ、前記負側最終段トランジスタがOFF動作することを許可する負側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段と、前記負側監視トランジスタがON動作することを検出した場合にのみ、前記正側最終段トランジスタがOFF動作することを許可する正側最終段トランジスタ制御手段と、ON動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。

0034

上記本発明は正側に監視トランジスタを設けたものであり、さらに本発明は負側に監視トランジスタを設けたものである。本発明は、正側及び負側の双方に監視トランジスタを設けたものであり、上記本発明の全ての作用・効果を同時に奏する。

発明を実施するための最良の形態

0035

以下、本発明の好適な実施の形態を図面に基づいて説明する。

0036

図1には、本発明の好適な実施の形態に係る出力バッファ回路の回路図が示されている。入力信号Vinはインバータ32により反転され、Vn1が生成される。この反転された信号Vn1は、インバータ34によって更に反転され、Vn2となる。この信号Vn2はトランジスタM3及びM4によるインバータによってまた反転され、Vn3の信号が生成され、このVn3が正側のPMOS型トランジスタM1に供給されるのである。従って、PMOS型トランジスタM1には、入力信号Vinとは反転した信号が基本的には印加される。この点については、図7に示されている従来の出力バッファ回路20と同様である。

0037

本実施の形態において特徴的なことは、PMOS型トランジスタM1に供給される信号であるVn3が、PMOS型トランジスタM7にも印加されていることである。そして、このトランジスタM7はトランジスタM1と同様の特性を有するPMOS型トランジスタである。このトランジスタM7は正側の最終段のトランジスタであるトランジスタM1と同様の特性を有するトランジスタであり本発明における正側の監視トランジスタに相当する。

0038

本実施の形態において特徴的なことは、このように最終段のトランジスタと同様の特性を有するトランジスタを別個に設け、この監視トランジスタ(PMOS型トランジスタM7)がON動作したことを検出することによりトランジスタM1がON動作したことを間接的に検知することである。そして、この監視トランジスタ(PMOS型トランジスタM7)がON動作してから負側の最終段トランジスタであるNMOS型トランジスタM2をOFF動作させたのである。従って、トランジスタM1のON動作とトランジスタM2のOFF動作とをほぼ同時のタイミングで行うことができ、外部にプルアップ抵抗R1は接続されている場合と接続されていない場合とにおける波形の変化を小さくすることが可能である。図1に示されている出力バッファ回路30の主要な信号波形のグラフが図2に示されている。

0039

図1に示されている出力バッファ回路30について、図2に示される信号波形のグラフを用いてその動作を詳細に説明する。

0040

図2(1)のグラフに示されているように出力信号Vinが「L」から「H」に変化する場合の動作について説明する。図2(1)のグラフにおいて、縦軸は信号の電圧を示し、横軸は時間を表す。図2に含まれる他のグラフについても同様である。

0041

入力信号は、「H」になると、インバータ32の出力信号はこれに伴い、「H」から「L」に変化する。このインバータ32の出力信号であるVn1のグラフが図(2)に示されている。このように、信号Vn1が「H」から「L」に変化することにより、PMOS型トランジスタM8がON動作し、NMOS型トランジスタM9がOFF動作する。すなわち、このトランジスタM8とM9とはインバータを構成しているのである。しかしながら、信号Vn1が「L」に変化したタイミングにおいては、トランジスタM7がOFF動作をしているため、トランジスタM8、M9からなるインバータの出力信号であるVn4はまだ「L」を維持しており、「H」にはなっていない。次に、インバータ34の出力信号はVn1が「H」になるに伴い、「L」から「H」に変化する。インバータ34の出力信号であるVn2のグラフが図2(3)に示されている。このように、信号Vn2が「H」になるに伴い、PMOS型トランジスタM5がOFF動作する。同様に、PMOS型トランジスタM3がOFF動作し、NMOS型トランジスタM4がON動作する。このトランジスタM3とM4とはインバータを構成しており、このインバータの出力信号であるVn3は信号Vn2を反転した信号となるため、信号Vn2が「H」になるに伴い、「L」の信号となる。信号Vn3のグラフが図2(4)に示されている。

0042

このようにして、信号Vn3が「H」から「L」に変化すると、正側の最終段トランジスタであるPMOS型トランジスタM1及びこのトランジスタM1と同タイプのトランジスタであるトランジスタM7が共にON動作する。

0043

PMOS型トランジスタM7がON動作すると、その直後に信号Vn4が「L」から「H」となる。トランジスタM8は上述したように予めON動作しており、またトランジスタM9については上述したように予めOFF動作をしている。その結果、信号Vn4はトランジスタM7がON動作するに伴い、迅速に「L」から「H」に変化するのである。このような信号Vn4の変化を表すグラフが図2(5)に示されている。この信号Vn4はその立ち上がりが速いことがこのグラフから理解されよう。信号Vn4が「H」になるに伴い、トランジスタM6がON動作に移行する。

0044

上述したように、トランジスタM5は既にOFF動作をしているため、トランジスタM6がON動作するに伴って信号Vn5は迅速に「H」から「L」に変化する。この信号Vn5の変化を表すグラフが図2(6)に示されている。この信号Vn5は、トランジスタM5及びトランジスタM6の合成出力であるが、トランジスタM5は予めOFF動作しているため、図2(6)に示されているように迅速に立ち下がる波形となる。

0045

この信号Vn5が立ち下がり、その値が「L」になると、初めて負側の最終段トランジスタであるNMOS型トランジスタM2がOFF動作をするのである。

0046

本実施の形態において特徴的なことは、正側の最終段トランジスタであるトランジスタM1と同じ型のトランジスタM7を設けたことである。そして、このトランジスタM7がON動作した後に負側の最終段トランジスタM2がOFF動作するように構成したことである。従って、従来の出力バッファ回路においてはトランジスタM1がON動作する前にトランジスタM2をOFF動作させていたが、本実施の形態の出力バッファ回路30においては、トランジスタM1がON動作するのを確認してからトランジスタM2のOFF動作を許可したのである。

0047

この結果、本実施の形態の出力バッファ回路30においてはトランジスタM1及びトランジスタM2が同時にOFF動作している場合が生じない。従って、出力バッファ回路30の出力端子にプルアップ抵抗R1が接続されている場合においても負側の最終段トランジスタであるNMOS型トランジスタM2のON抵抗はプルアップ抵抗R1より遥かに小さいため、この負側の最終段トランジスタM2がOFF動作するまでは出力信号であるVoutは上昇はしない。この様子が図2(7)のグラフに示されている。

0048

このように、本実施の形態にかかる出力バッファ回路30は負側のトランジスタM2を入力信号の立ち上がりと同時にすぐにOFF動作させるのではなく、正側のトランジスタM1がON動作するのを待ってからOFF動作させたのである。従って、従来の出力バッファ回路のように、プルアップ抵抗R1からの充電電流のみが外部容量C1に供給される場合、プルアップ抵抗R1及び正側の最終段トランジスタM1双方から外部容量C1に充電される場合との2つの期間が存在せず、常にプルアップ抵抗R1とPMOS型トランジスタM1の双方から外部容量C1に電流が流れ込まれるのである。従って、図2(7)に示されているようにプルアップ抵抗R1の有無に拘わらず常に同様の信号波形を維持することが可能である。

0049

このように、本実施の形態においては最終段トランジスタM2をOFF動作させてから正側の最終段トランジスタM1をON動作させたのではないため、一瞬トランジスタM1とM2が双方ON動作している場合が生じる。しかしながら、そのような瞬間においてはまだトランジスタM1のON抵抗が大きい時であるため、トランジスタM1及びM2を貫通して流れる貫通電流はそれほど大きくない値に抑えられると考えられる。

0050

このように、出力最終段のPMOS型トランジスタM1のゲート信号であるVn3を、トランジスタM1と同様のトランジスタであるトランジスタM7のゲートにも供給しており、このトランジスタM7の動作によって負側の最終段の出力トランジスタであるトランジスタM2のゲート信号をコントロールしたのである。

0051

従って、トランジスタM1及びトランジスタM2双方に流れる貫通電流を最小限の大きさに留めると共に、プルアップ抵抗R1による出力波形の変化を抑制することが可能となった。

0052

以上説明した実施の形態においては、出力端子にプルアップ抵抗R1が接続されていても出力最終段のPMOS型トランジスタM1のゲート信号により、負側の最終段のトランジスタであるM2のゲート信号をコントロールすることによって、プルアップ抵抗R1の有無に拘わらず伝達特性をほぼ同時にするという効果を奏することができた。

0053

本発明の他の実施の形態
上記実施の形態においては、正側の最終段トランジスタであるPMOS型トランジスタM1と同様のトランジスタM7を設けて、トランジスタM1がON動作するまで、負側の最終段トランジスタM2のON動作を維持させたものである。これと同様の動作を負側の最終段トランジスタM2と同様の特性を有するトランジスタを別途設けて、トランジスタM2がON動作してから正側のトランジスタM1をOFF動作させることも考えられる。このような動作は、図2に示されているようなグラフとは逆に入力信号が「H」から「L」に変化する場合に有効である。このような構成を採用した場合の出力バッファの回路図が図3に示されている。この図3に示されている回路図は、図1に示されている回路図と正側と負側を逆にした構成をしており、その動作は原理的には全く同一である。但し、図3に示されている回路は、図1に示されている回路と異なりプルダウン抵抗R1がある場合に特に効果を奏するものである。

0054

本発明の更に他の実施の形態
上記図1の出力バッファ回路は正側のトランジスタM1と同様の特性を有する監視トランジスタM7を設けた。一方、図3に示されている出力バッファ回路は負側の最終段トランジスタと同様の特性を有するトランジスタを監視トランジスタとして設けている。

0055

そこで、上記図1及び図3に示されている構成を同時に含む回路構成も考えられる。このように正側及び負側の双方に監視トランジスタを設けた出力バッファ回路の回路図が図4に示されている。図4に示されているように、正側の最終段トランジスタM1と同様の電気特性を有するトランジスタとしてトランジスタM10が設けられており、負側の最終段トランジスタM2と同様の電気特性を有する監視トランジスタとして、トランジスタM9が設けられている。

0056

このように、正側における監視トランジスタと負側における監視トランジスタの双方を設けているため、図4に示されている出力バッファ回路はプルアップ抵抗がある場合とプルダウン抵抗が接続されている場合との双方に対応することができる。すなわち、この図4に示されている出力バッファ回路は上記図1及び図3に示されている出力バッファ回路の特徴・効果を合わせ持った回路であるといえる。

発明の効果

0057

以上述べたように、本発明によれば正側最終段トランジスタと同様のしきい値を有する正側監視トランジスタを設けたため、正側の最終段トランジスタがON動作した瞬間に負側の最終段トランジスタをOFF動作することが可能となり、外部抵抗素子の有無に拘わらず一定の伝達特性を実現することが可能な出力バッファ回路が得られる。

0058

本発明によれば、負側の最終段トランジスタと同様のしきい値を有する負側監視トランジスタを設けたため、負側の最終段トランジスタがON動作した瞬間に正側の最終段トランジスタをOFF動作させることが可能である。これによって、外部抵抗素子の有無に拘わらず伝達特性をほぼ同一にすることが可能である。

0059

本発明によれば、上記本発明の構成を全て含んでいるため、出力端子にプルアップ抵抗が接続されている場合とプルダウン抵抗が接続されている場合の双方の場合において、ほぼ同一の伝達特性を実現することが可能な出力バッファ回路が得られる。

図面の簡単な説明

0060

図1本発明の好適な実施の形態にかかる出力バッファ回路の回路図である。
図2図1に示されている出力バッファ回路の各部の信号波形を表すグラフである。
図3図1に示されている出力バッファ回路と逆極性の回路であり、プルダウン抵抗に対応した出力バッファ回路の回路図である。
図4図1及び図3に示されている構成を双方含む出力バッファ回路の回路図である。
図5ボード上の半導体チップのバス配線を説明する説明図である。
図6バス配線の中の1つの信号線をプルアップ抵抗によりプルアップした例を表す説明図である。
図7従来の出力バッファ回路の回路図である。
図8図7に示されている従来の出力バッファ回路の各部の信号波形を表すグラフである。

--

0061

10 ボ−ド、12バス、14プルアップ抵抗、20,30出力バッファ回路、22,24,32,34インバータ、26出力端子。

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