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技術 検査容易化設計方法、バスエラー回避設計方法及び集積回路

出願人 パナソニック株式会社
発明者 細川利典
出願日 1997年8月8日 (23年4ヶ月経過) 出願番号 1997-214419
公開日 1998年5月15日 (22年7ヶ月経過) 公開番号 1998-124564
状態 特許登録済
技術分野 電子回路の試験 デジタル計算機の試験診断 電子回路の試験 CAD
主要キーワード トライステート素子 観測回路 ORツリー 通常データ入力 正転出力 OR素子 検査系列 フリップフリップ
関連する未来課題
重要な関連分野

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図面 (20)

課題

集積回路が有するトライステート素子イネーブル入力における故障検査可能にする検査容易化設計方法を提供する。

解決手段

(a)の回路に対し、トライステート素子11,12の個数に等しい数の入力端子を有するEXORツリー16及び観測専用スキャンFF17からなる観測回路10を配置する。トライステート素子11,12のイネーブル入力とEXORツリー16の入力端子とを接続し、EXORツリー16の出力端子を観測専用スキャンFF17の通常データ入力端子に接続する。さらに、観測専用スキャンFF17をスキャンFF18a,18bからなる既存のスキャンチェイン18に挿入する(回路(b))。これにより、従来では検出困難であったトライステート素子11,12のイネーブル入力を制御する論理回路13,14の故障の有無が、スキャンチェイン18を介して外部端子から観測可能になる。

概要

背景

近年、集積回路の設計において、AND素子OR素子等の代わりにトライステート素子が用いられるようになっている。

図19はトライステート素子を示す図であり、(a)はトライステート素子を論理回路図上で表す記号、(b)はトライステート素子の動作を示す真理値表である。図19(a)に示すように、トライステート素子はデータ入力DINとデータ出力DOUTの他にイネーブル入力ENを有しており、図19(b)に示すように、イネーブル入力ENに従って、入力データをスルーしてそのまま出力するモードと入力データを出力せず出力端子ハイインピーダンス状態にするモードとを切り替える機能を有する素子である。すなわち、イネーブル入力ENが“1”のときはデータ出力DOUTはデータ入力DINと等しくなる一方、イネーブル入力ENが“0”のときはデータ出力DOUTはデータ入力DINの論理値に関わらず、“Z”(ハイインピーダンス)になる。以下、トライステート素子が入力データをスルーしてそのまま出力するモードになることをトライステート素子がオンになるといい、トライステート素子が入力データを出力せず出力端子をハイインピーダンス状態にするモードになることをトライステート素子がオフになるという。

従来は、トライステート素子を含むスキャン設計回路に対する検査容易化設計方法は特に提案されておらず、回路の製造側からはトライステート素子を含まないような設計を設計側に推奨していた。

概要

集積回路が有するトライステート素子のイネーブル入力における故障を検査可能にする検査容易化設計方法を提供する。

(a)の回路に対し、トライステート素子11,12の個数に等しい数の入力端子を有するEXORツリー16及び観測専用スキャンFF17からなる観測回路10を配置する。トライステート素子11,12のイネーブル入力とEXORツリー16の入力端子とを接続し、EXORツリー16の出力端子を観測専用スキャンFF17の通常データ入力端子に接続する。さらに、観測専用スキャンFF17をスキャンFF18a,18bからなる既存のスキャンチェイン18に挿入する(回路(b))。これにより、従来では検出困難であったトライステート素子11,12のイネーブル入力を制御する論理回路13,14の故障の有無が、スキャンチェイン18を介して外部端子から観測可能になる。

目的

前記の問題に鑑み、本発明は、集積回路の検査容易化設計方法として、トライステート素子のイネーブル入力やデータ入力等の検査困難な箇所における故障を、検査可能にすることを課題とする。

また、複数のトライステート素子のデータ出力線が共通のバスに接続された集積回路に対して、バスエラーを確実に防止可能なバスエラー回避設計方法を提供することを課題とする。

効果

実績

技術文献被引用数
0件
牽制数
3件

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請求項1

集積回路を、故障検査が容易になるようスキャン設計する第1の工程と、検査困難なまたは検査不可能な箇所の信号を観測し、観測した信号を観測専用スキャンフリップフロップから出力する観測回路を、前記集積回路に付加する第2の工程と、前記観測回路の出力信号が、前記第1の工程において構成されたスキャンチェインを介して集積回路から出力可能になるよう、前記観測専用スキャンフリップフロップを前記スキャンチェインに挿入する第3の工程とを備えていることを特徴とする検査容易化設計方法

請求項2

請求項1記載の検査容易化設計方法において、前記観測回路は、検査困難なまたは検査不可能な箇所の信号を複数個入力とし、出力信号を前記観測専用スキャンフリップフロップに入力する組み合わせ回路を備え、前記組み合わせ回路は、一の入力信号の変化に応じて出力信号が変化するものであることを特徴とする検査容易化設計方法。

請求項3

請求項2記載の検査容易化設計方法において、前記組み合わせ回路は、1つ又はツリー状に接続された複数の排他的論理和(EXOR)ゲートからなるEXORツリーであることを特徴とする検査容易化設計方法。

請求項4

請求項2記載の検査容易化設計方法において、前記組み合わせ回路は、残りの入力信号が所定の値であるとき、一の入力信号の変化に応じて出力信号が変化するものであることを特徴とする検査容易化設計方法。

請求項5

請求項1記載の検査容易化設計方法において、前記検査困難な箇所は、トライステート素子イネーブル入力線であることを特徴とする検査容易化設計方法。

請求項6

請求項1記載の検査容易化設計方法において、前記検査困難な箇所は、集積回路の検査時において、入力データを出力しないオフ状態になるトライステート素子の、データ入力線であることを特徴とする検査容易化設計方法。

請求項7

請求項1記載の検査容易化設計方法において、前記第1の工程は、集積回路に複数のスキャンチェインを構成するものであり、前記第3の工程は、各スキャンチェインが有するスキャンフリップフロップの個数最大値が増加しないよう、観測専用スキャンフリップフロップの挿入を行うものであることを特徴とする検査容易化設計方法。

請求項8

請求項1記載の検査容易化設計方法において、前記第1の工程は、集積回路に複数のスキャンチェインを構成するものであり、前記第3の工程は、各スキャンチェインが有するスキャンフリップフロップの個数が均等になるよう、観測専用スキャンフリップフロップの挿入を行うものであることを特徴とする検査容易化設計方法。

請求項9

スキャン設計された集積回路であって、前記集積回路の検査時にのみ動作する観測専用スキャンフリップフロップを含むスキャンチェインが構成されていることを特徴とする集積回路。

請求項10

請求項9記載の集積回路において、前記観測専用スキャンフリップフロップは、トライステート素子のイネーブル入力信号を、通常データ入力とすることを特徴とする集積回路。

請求項11

請求項9記載の集積回路において、前記観測専用スキャンフリップフロップは、集積回路の検査時において、入力データを出力しないオフ状態になるトライステート素子のデータ入力信号を、通常データ入力とすることを特徴とする集積回路。

請求項12

請求項9記載の集積回路において、前記観測専用スキャンフリップフリップは、複数入力1出力であり、かつ、一の入力信号の変化に応じて出力信号が変化する組み合わせ回路の出力信号を入力とするものであることを特徴とする集積回路。

請求項13

請求項12記載の集積回路において、前記組み合わせ回路は、1つ又はツリー状に接続された複数の排他的論理和(EXOR)ゲートからなるEXORツリーであることを特徴とする集積回路。

請求項14

請求項12記載の集積回路において、前記組み合わせ回路は、残りの入力信号が所定の値であるとき、一の入力信号の変化に応じて出力信号が変化するものであることを特徴とする集積回路。

請求項15

請求項12記載の集積回路において、前記組み合わせ回路は、トライステート素子のイネーブル入力信号を入力とするものであることを特徴とする集積回路。

請求項16

請求項12記載の集積回路において、前記組み合わせ回路は、集積回路の検査時において、入力データを出力しないオフ状態になるトライステート素子のデータ入力信号を、入力とするものであることを特徴とする集積回路。

請求項17

スキャン設計された集積回路に対し、バスエラーが起こらないよう設計変更を行うバスエラー回避設計方法であって、前記集積回路が有するトライステート素子についてイネーブル入力がスキャンフリップフロップによって制御されているか否かを判定し、前記集積回路から、イネーブル入力がスキャンフリップフロップによって制御されている複数のトライステート素子のデータ出力端子に接続されたバスを抽出する第1の処理と、前記第1の処理において抽出したバスにデータ出力端子が接続された複数のトライステート素子に対し、この複数のトライステート素子のイネーブル入力を制御するスキャンフリップフロップの出力データを入力とし,前記集積回路を検査するとき前記複数のトライステート素子のうち1つのみが入力データをスルーして出力するオン状態になるよう前記複数のトライステート素子のイネーブル入力を制御する選択回路を生成する第2の処理と、前記第2の処理において生成した選択回路を前記集積回路内に配置し、配置した選択回路の出力端子を前記複数のトライステート素子のイネーブル入力端子に接続する第3の処理とを備え、前記第2の処理において生成する選択回路は、前記複数のトライステート素子のイネーブル入力を制御するスキャンフリップフロップの正転出力データ及び反転出力データを入力とするものであることを特徴とするバスエラー回避設計方法。

請求項18

スキャン設計されており、バスエラーが起こらないよう設計変更された集積回路であって、データ出力端子が共通のバスに接続された複数のトライステート素子に対し、スキャンフリップフロップの出力データを入力とし、前記集積回路を検査するとき前記複数のトライステート素子のうち1つのみが入力データをスルーして出力するオン状態になるよう前記複数のトライステート素子のイネーブル入力を制御する選択回路が配置されており、前記選択回路は、前記スキャンフリップフロップの正転出力データ及び反転出力データを入力とするものであることを特徴とする集積回路。

技術分野

0001

本発明は、集積回路検査容易化設計方法及びバスエラー回避設計方法に関するものである。

背景技術

0002

近年、集積回路の設計において、AND素子OR素子等の代わりにトライステート素子が用いられるようになっている。

0003

図19はトライステート素子を示す図であり、(a)はトライステート素子を論理回路図上で表す記号、(b)はトライステート素子の動作を示す真理値表である。図19(a)に示すように、トライステート素子はデータ入力DINとデータ出力DOUTの他にイネーブル入力ENを有しており、図19(b)に示すように、イネーブル入力ENに従って、入力データをスルーしてそのまま出力するモードと入力データを出力せず出力端子ハイインピーダンス状態にするモードとを切り替える機能を有する素子である。すなわち、イネーブル入力ENが“1”のときはデータ出力DOUTはデータ入力DINと等しくなる一方、イネーブル入力ENが“0”のときはデータ出力DOUTはデータ入力DINの論理値に関わらず、“Z”(ハイインピーダンス)になる。以下、トライステート素子が入力データをスルーしてそのまま出力するモードになることをトライステート素子がオンになるといい、トライステート素子が入力データを出力せず出力端子をハイインピーダンス状態にするモードになることをトライステート素子がオフになるという。

0004

従来は、トライステート素子を含むスキャン設計回路に対する検査容易化設計方法は特に提案されておらず、回路の製造側からはトライステート素子を含まないような設計を設計側に推奨していた。

発明が解決しようとする課題

0005

ところが、従来では以下のような問題があった。

0006

まず、トライステート素子を含む従来のスキャン設計回路では、トライステート素子のイネーブル入力の故障の有無が検出できないという問題があった。

0007

例えば、データ入力DINが“1”であるトライステート素子について、イネーブル入力ENの1縮退故障の有無を判定するには、イネーブル入力ENを“0”に設定したときに、データ出力DOUTが“1”か“Z”かを観測して判定する必要がある。しかしながら、データ出力DOUTが直接外部出力端子に接続されていない場合は故障の有無の判定ができない。

0008

さらには、トライステート素子のイネーブル入力の故障だけではなく、そのイネーブル入力のみを制御している論理回路の故障も検出できないことになる。このため、集積回路の故障検出率が向上しないという問題があった。

0009

また、複数のトライステート素子のデータ出力が共通のバスに接続されている場合、各トライステート素子の出力データが異なるために生じるバスコンフリクトや各トライステート素子の出力端子が全てハイインピーダンス状態になるために生じるバスフロート等のバスエラーが起こる可能性がある。このようなバスエラーを防ぐためには、集積回路を検査するとき、バスに接続された複数のトライステート素子のうち1つだけがオンになるように各トライステート素子のイネーブル入力を制御する必要がある。

0010

ところが、この場合、検査中にオンにならないトライステート素子のデータ入力の故障の有無は検出できないことになる。さらには、そのデータ入力のみに接続された論理回路の故障の有無も検出できない。このため、集積回路の故障検出率が向上しないという問題があった。

0011

前記の問題に鑑み、本発明は、集積回路の検査容易化設計方法として、トライステート素子のイネーブル入力やデータ入力等の検査困難な箇所における故障を、検査可能にすることを課題とする。

0012

また、複数のトライステート素子のデータ出力線が共通のバスに接続された集積回路に対して、バスエラーを確実に防止可能なバスエラー回避設計方法を提供することを課題とする。

課題を解決するための手段

0013

前記の課題を解決するため、請求項1の発明が講じた解決手段は、検査容易化設計方法として、集積回路を故障の検査が容易になるようスキャン設計する第1の工程と、検査困難なまたは検査不可能な箇所の信号を観測し、観測した信号を観測専用スキャンフリップフロップから出力する観測回路を、前記集積回路に付加する第2の工程と、前記観測回路の出力信号が、前記第1の工程において構成されたスキャンチェインを介して集積回路から出力可能になるよう、前記観測専用スキャンフリップフロップを前記スキャンチェインに挿入する第3の工程とを備えているものである。

0014

請求項1の発明によると、集積回路は、第1の工程においてスキャン設計されるとともに、第2の工程において、検査困難なまたは検査不可能な箇所の信号を観測し、観測した信号を観測専用スキャンフリップフロップから出力する観測回路が付加される。そして、第3の工程において、観測専用スキャンフリップフロップはスキャン設計で構成されたスキャンチェインに挿入される。これにより、トライステート素子のイネーブル入力等の検査困難な箇所または検査不可能な箇所における故障の検査が、スキャン設計によって構成されたスキャンチェインを介して集積回路の外部出力端子から観測可能になる。したがって、従来よりも集積回路の故障検出率を向上させることができ、しかも、観測回路の出力信号を外部から観測するための外部端子を新たに設ける必要がない。

0015

そして、請求項2の発明では、前記請求項1の検査容易化設計方法における観測回路は、検査困難なまたは検査不可能な箇所の信号を複数個入力とし、出力信号を前記観測専用スキャンフリップフロップに入力する組み合わせ回路を備えたものとし、前記組み合わせ回路は、一の入力信号の変化に応じて出力信号が変化するものとする。

0016

請求項2の発明によると、複数の検査困難なまたは検査不可能な箇所の信号を1個の観測専用フリップフロップを介して観測することができるようになるので、検査容易化設計によるオーバーヘッドの増加を低く抑えることができる。

0017

さらに、請求項3の発明では、前記請求項2の検査容易化設計方法における組み合わせ回路は、1つ又はツリー状に接続された複数の排他的論理和(EXOR)ゲートからなるEXORツリーであるものとする。

0018

また、請求項4の発明では、前記請求項2の検査容易化設計方法における組み合わせ回路は、残りの入力信号が所定の値であるとき、一の入力信号の変化に応じて出力信号が変化するものとする。

0019

また、請求項5の発明では、前記請求項1の検査容易化設計方法における査困難な箇所は、トライステート素子のイネーブル入力線であるものとする。

0020

さらに、請求項6の発明では、前記請求項1の検査容易化設計方法における検査困難な箇所は、集積回路の検査時において、入力データを出力しないオフ状態になるトライステート素子の、データ入力線であるものとする。

0021

そして、請求項7の発明では、前記請求項1の検査容易化設計方法において、前記第1の工程は、集積回路に複数のスキャンチェインを構成するものであり、前記第3の工程は、各スキャンチェインが有するスキャンフリップフロップの個数最大値が増加しないよう観測専用スキャンフリップフロップの挿入を行うものとする。

0022

請求項7の発明によると、スキャン設計された集積回路の検査に必要になる検査パターンの数は、各スキャンチェインが有するスキャンフリップフロップの個数の最大値に依存するため、各スキャンチェインが有するスキャンフリップフロップの個数の最大値が増加しないよう観測専用スキャンフリップフロップの挿入を行うことによって、検査に必要になる検査パターンの個数を増加させることなく、集積回路の故障検出率を向上させることができる。

0023

また、請求項8の発明では、前記請求項1の検査容易化設計方法において、前記第1の工程は、集積回路に複数のスキャンチェインを構成するものであり、前記第3の工程は、各スキャンチェインが有するスキャンフリップフロップの個数が均等になるよう、観測専用スキャンフリップフロップの挿入を行うものとする。

0024

請求項8の発明によると、スキャン設計された集積回路の検査に必要になる検査パターンの数は各スキャンチェインが有するスキャンフリップフロップの個数の最大値に依存するため、各スキャンチェインが有するスキャンフリップフロップの個数が均等になるよう観測専用スキャンフリップフロップの挿入を行うことによって、検査に必要になる検査パターンの個数の増加を最小限に抑えつつ、集積回路の故障検出率を向上させることができる。

0025

また、請求項9の発明が講じた解決手段は、請求項1の発明に係る検査容易化設計方法により検査容易化設計が行われた集積回路であって、スキャン設計された集積回路として、前記集積回路の検査時にのみ動作する観測専用スキャンフリップフロップを含むスキャンチェインが構成されているものである。

0026

そして、請求項10の発明では、前記請求項9の集積回路における観測専用スキャンフリップフロップは、トライステート素子のイネーブル入力信号を通常データ入力とするものとする。

0027

また、請求項11の発明では、前記請求項9の集積回路における観測専用スキャンフリップフロップは、集積回路の検査時において、入力データを出力しないオフ状態になるトライステート素子のデータ入力信号を、通常データ入力とするものとする。

0028

また、請求項12の発明では、前記請求項9の集積回路における観測専用スキャンフリップフリップは、複数入力1出力であり、かつ、一の入力信号の変化に応じて出力信号が変化する組み合わせ回路の出力信号を入力とするものとする。

0029

そして、請求項13の発明では、前記請求項12の集積回路における組み合わせ回路は、1つ又はツリー状に接続された複数の排他的論理和(EXOR)ゲートからなるEXORツリーであるものとする。

0030

また、請求項14の発明では、前記請求項12の集積回路における組み合わせ回路は、残りの入力信号が所定の値であるとき、一の入力信号の変化に応じて出力信号が変化するものとする。

0031

また、請求項15の発明では、前記請求項12の集積回路における組み合わせ回路は、トライステート素子のイネーブル入力信号を入力とするものとする。

0032

また、請求項16の発明では、前記請求項12の集積回路における組み合わせ回路は、集積回路の検査時において、入力データを出力しないオフ状態になるトライステート素子のデータ入力信号を、入力とするものとする。

0033

また、請求項17の発明が講じた解決手段は、スキャン設計された集積回路に対し、バスエラーが起こらないよう設計変更を行うバスエラー回避設計方法として、前記集積回路が有するトライステート素子についてイネーブル入力がスキャンフリップフロップによって制御されているか否かを判定し、前記集積回路から、イネーブル入力がスキャンフリップフロップによって制御されている複数のトライステート素子のデータ出力端子に接続されたバスを抽出する第1の処理と、前記第1の処理において抽出したバスにデータ出力端子が接続された複数のトライステート素子に対し、この複数のトライステート素子のイネーブル入力を制御するスキャンフリップフロップの出力データを入力とし,前記集積回路を検査するとき前記複数のトライステート素子のうち1つのみが入力データをスルーして出力するオン状態になるよう前記複数のトライステート素子のイネーブル入力を制御する選択回路を生成する第2の処理と、前記第2の処理において生成した選択回路を前記集積回路内に配置し、配置した選択回路の出力端子を前記複数のトライステート素子のイネーブル入力端子に接続する第3の処理とを備えており、前記第2の処理において生成する選択回路は、前記複数のトライステート素子のイネーブル入力を制御するスキャンフリップフロップの正転出力データ及び反転出力データを入力とするものである。

0034

いるものとする。

0035

請求項17の発明によると、共通のバスにデータ出力端子が接続された複数のトライステート素子に対し、集積回路を検査するとき前記複数のトライステート素子うち1つのみが入力データをスルーして出力するオン状態になるよう,前記複数のトライステート素子のイネーブル入力を制御する選択回路を追加するので、集積回路を検査するとき起こる可能性のあるバスエラーを未然に防ぐことができる。

0036

そして、請求項18の発明が講じた解決手段は、スキャン設計されており、バスエラーが起こらないよう設計変更された集積回路として、データ出力端子が共通のバスに接続された複数のトライステート素子に対し、スキャンフリップフロップの出力データを入力とし、前記集積回路を検査するとき前記複数のトライステート素子のうち1つのみが入力データをスルーして出力するオン状態になるよう前記複数のトライステート素子のイネーブル入力を制御する選択回路が配置されており、前記選択回路は、前記スキャンフリップフロップの正転出力データ及び反転出力データを入力とするものとする。

発明を実施するための最良の形態

0037

図1は本発明に係る検査容易化設計方法の概略を示すフローチャートである。本発明に係る検査容易化設計方法は、図1に示すように、与えられた集積回路を故障の検査が容易になるようスキャン設計する第1の工程S1と、検査困難な箇所の信号を観測し、観測した信号を観測専用スキャンフリップフロップから出力する観測回路を、第1の工程S1でスキャン設計した集積回路に付加する第2の工程S2と、第2の工程S2で付加した観測回路の出力信号が、第1の工程S1において構成されたスキャンチェインを介して集積回路から出力可能になるよう、前記観測専用スキャンフリップフロップ(観測専用スキャンFF)を前記スキャンチェインに挿入する第3の工程S3とを備えている。

0038

第1の工程S1は従来から良く知られているスキャン設計手法に従い、行われる。本発明に係る検査容易化設計方法は、第1の工程S1においてスキャン設計された集積回路に対し、第2および第3の工程S2,S3において、さらに故障検出率が向上するよう設計変更を行うことを特徴とする。

0039

以下、本発明に係る検査容易化設計方法の実施の形態について、図面を参照しながら説明する。

0040

(第1の実施形態)本発明の第1の実施形態は、トライステート素子を含むスキャン設計された集積回路を、トライステート素子のイネーブル入力を制御する論理回路の故障の検査が容易になるように設計変更するものである。

0041

図2は本実施形態に係る検査容易化設計方法における処理の流れを示すフローチャートであり、第2および第3の工程S2,S3に対応するものである。ステップS11〜S15によって第2の工程S2が構成され、ステップS16によって第3の工程S3が構成されている。

0042

まず、ステップS11において、与えられた集積回路に対し、この集積回路内の全トライステート素子の個数に等しい数を入力数とするEXORツリーと、1個の観測専用スキャンFFとを観測回路として生成する。ここで、EXORツリーとは、1つまたはツリー状に接続された複数の排他的論理和(EXOR)回路からなるものである。

0043

次に、ステップS12において、ステップS11で生成したEXORツリーの入力とまだ接続していないトライステート素子が、集積回路内に存在するか否かを判定する。存在するときはステップS13に進み、存在しないときはステップS15に進む。

0044

ステップS13において、まだEXORツリーの入力と接続していないトライステート素子を1つ選択する。そして、ステップS14において、ステップS13で選択したトライステート素子のイネーブル入力とステップS11で生成したEXORツリーの入力とを接続する。ステップS12〜S14を繰り返すことによって、集積回路内の全てのトライステート素子のイネーブル入力がステップS11で生成したEXORツリーの入力に接続される。

0045

ステップS15において、ステップS11で生成したEXORツリーの出力をステップS11で生成した観測専用スキャンFFの通常データ入力に接続する。そして、ステップS16において、この観測専用スキャンFFを、第1の工程S1においてすでに構成されているスキャンチェインの任意の箇所に挿入する。

0046

本実施形態に係る検査容易化設計方法について、簡単な回路を対象にした場合を例にとって、さらに詳細に説明する。

0047

図3は本実施形態に係る検査容易化設計方法を説明するための図であり、同図中、(a)は検査容易化設計の対象となる回路を示す回路図、(b)は(a)に示す回路に対して本実施形態に係る検査容易化設計方法によって検査容易化設計を行った結果の回路を示す回路図である。

0048

図3(a)において、11,12はトライステート素子、13,14はそれぞれトライステート素子11,12のイネーブル入力を制御する論理回路、15はインバータである。

0049

図3(a)に示す回路に対し、まず、ステップS11において、EXORツリー16と観測専用スキャンFF17からなる観測回路10を生成する。図3(a)に示す回路には2つのトライステート素子11,12が含まれているので、EXORツリー16は2入力となる。すなわち、EXORツリー16は1つのEXORゲート16aによって構成される。

0050

次に、ステップS12〜S14において、トライステート素子11,12のイネーブル入力をEXORツリー16の入力に接続し、ステップS15において、EXORツリー16の出力を観測専用スキャンFF17の通常データ入力Dに接続する。

0051

最後に、ステップS16において、観測専用スキャンFF17をスキャンFF18a,18bから構成されている既存のスキャンチェイン18に挿入する。図3(b)に示すように、スキャンFF18aの出力QとスキャンFF18bの検査用データ入力DTとの接続を切り、スキャンFF18aの出力Qと観測専用スキャンFF17の検査用データ入力DTとを接続すると共に、観測専用スキャンFF17の出力QとスキャンFF18bの検査用データ入力DTとを接続する。

0052

このように設計変更された図3(b)に示す回路では、論理回路13,14の故障の有無を、観測専用スキャンFF17及びスキャンチェイン18を介して、外部出力ピンから観測することができる。

0053

図4は本実施形態に係る観測回路において用いるEXORツリーの他の例を示す図である。同図中、(a)は3個のEXORゲートからなる4入力のEXORツリー、(b)は6個のEXORゲートからなる7入力のEXORツリーである。

0054

以上説明したように、本発明の第1の実施形態に係る検査容易化設計方法によると、集積回路内のトライステート素子のイネーブル入力をEXORツリーの入力と接続し、このEXORツリーの出力を観測専用スキャンFFを介して既存のスキャンチェインと接続することにより、従来では観測できなかったトライステート素子のイネーブル入力のみを制御する論理回路の故障の有無を外部出力ピンから観測できるようになるので、集積回路の故障検出率を向上させることができる。

0055

(第1の実施形態の変形例)第1の実施形態では、EXORツリーを用いて観測回路を構成する場合について示したが、EXORツリー以外の複数入力1出力の組み合わせ回路を用いて観測回路を構成してもかまわない。本変形例に係る検査容易化設計方法は、NANDゲートからなるNANDツリーを用いて観測回路を構成するものである。

0056

図5は本変形例に係る検査容易化設計方法によって検査容易化設計を行った結果を示す回路図である。図5において、トライステート素子81〜84のイネーブル入力を観測するための観測回路70が、NANDゲート71a〜71cからなるNANDツリー71と、観測専用スキャンFF72とによって構成されている。

0057

図5に示す回路では、例えば、観測回路70によってトライステート素子81のイネーブル入力を観測するときには、トライステート素子82のイネーブル入力信号を“1”に設定するとともにトライステート素子83,84のイネーブル入力信号を“0”に設定しなければならない。言い換えると、論理回路86の出力信号を“1”に設定でき、同時に論理回路87,88の出力信号を“0”に設定できる集積回路でないと、NANDツリー71を含む観測回路70によってトライステート素子81のイネーブル入力を観測することはできないことになる。

0058

観測回路に用いられる複数入力1出力の組み合わせ回路は、一の入力信号の変化に応じて出力信号が変化するもの、すなわち一の入力の変化が出力に伝搬するものでなければならない。第1の実施形態に係るEXORツリーと本変形例に係るNANDツリーとは、一の入力の変化が出力に伝搬する複数入力1出力の組み合わせ回路であるという点では共通する。しかし、EXORツリーは、残りの入力の値に拘わらず一の入力の変化が出力に伝搬するのに対して、NANDツリーは、本変形例に示すように、残りの入力が所定の値であるときにのみ一の入力の変化が出力に伝搬するものである。このためEXORツリーは、集積回路の構成の制約を受けることなく用いることができ、NANDツリーなどの他の組み合わせ回路よりも汎用性が高い。一方、NANDツリーは、NANDゲートがEXORゲートよりもトランジスタレベルの構成が簡易であるため、EXORツリーよりも回路面積が小さいので、検査容易化設計によるオーバーヘッドの増加を低く抑えるのに適している。

0059

なお、一の入力の変化が出力に伝搬する複数入力1出力の組み合わせ回路であれば、EXORツリーやNANDツリー以外のものでも、観測回路に用いることができる。

0060

(第2の実施形態)本発明の第2の実施形態は、第1の実施形態と同様に、トライステート素子を含むスキャン設計された集積回路を、トライステート素子のイネーブル入力を制御する論理回路の故障の検査が容易になるように設計変更するものである。

0061

図6は本実施形態に係る検査容易化設計方法における処理の流れを示すフローチャートであり、第2および第3の工程S2,S3に対応するものである。ステップS21〜S24によって第2の工程S2が構成され、ステップS25によって第3の工程S3が構成されている。

0062

まず、ステップS21において、与えられた集積回路に対し、この集積回路内の全トライステート素子の個数に等しい数の観測専用スキャンFFを観測回路として生成する。

0063

次に、ステップS22において、ステップS21で生成した観測専用スキャンFFと接続していないトライステート素子が、集積回路内に存在するか否かを判定する。存在するときはステップS23に進み、存在しないときはステップS25に進む。

0064

ステップS23において、ステップS21で生成した観測専用スキャンFFとまだ接続していないトライステート素子を1つ選択する。そして、ステップS24において、ステップS23で選択したトライステート素子のイネーブル入力をステップS21で生成した観測専用スキャンFFのうちまだトライステート素子と接続されていないものの通常データ入力に接続する。ステップS22〜S24を繰り返すことによって、集積回路内の全てのトライステート素子のイネーブル入力が、ステップS21で生成した各観測専用スキャンFFの通常データ入力にそれぞれ接続される。

0065

ステップS25において、この観測専用スキャンFFを、第1の工程S1においてすでに構成されているスキャンチェインの任意の箇所に挿入する。

0066

本実施形態に係る検査容易化設計方法について、簡単な回路を対象にした場合を例にとって、さらに詳細に説明する。

0067

図7は本実施形態に係る検査容易化設計方法を説明するための図であり、図3(a)に示す回路に対して、本実施形態に係る検査容易化設計方法によって検査容易化設計を行った結果の回路を示す回路図である。

0068

図3(a)に示す回路に対し、まず、ステップS21において、観測専用スキャンFF21,22からなる観測回路20を生成する。ここで、図3(a)に示す回路には2つのトライステート素子11,12が含まれているので、2つの観測専用スキャンFF21,22を生成する。

0069

次に、ステップS22〜S24において、トライステート素子11,12のイネーブル入力をそれぞれ観測専用スキャンFF21,22の通常データ入力Dに接続する。

0070

そして、ステップS25において、観測専用スキャンFF21,22をスキャンFF18a,18bから構成されている既存のスキャンチェイン18に挿入する。図7に示すように、スキャンFF18aの出力QとスキャンFF18bの検査用データ入力DTとの接続を切り、スキャンFF18aの出力Qと観測専用スキャンFF21の検査用データ入力DTとを接続すると共に観測専用スキャンFF21の出力Qと観測専用スキャンFF22の検査用データ入力DTとを接続し、さらに観測専用スキャンFF22の出力QとスキャンFF18bの検査用データ入力DTとを接続する。

0071

このように設計変更された図7に示す回路では、トライステート素子11,12のイネーブル入力を制御する論理回路13,14の故障の有無を、観測専用スキャンFF21,22およびスキャンチェイン18を介して、外部出力ピンから観測することができる。

0072

以上説明したように、本発明の第2の実施形態に係る検査容易化設計方法によると、集積回路内のトライステート素子のイネーブル入力を観測専用スキャンFFの通常データ入力と接続することにより、従来では観測できなかったトライステート素子のイネーブル入力のみを制御する論理回路の故障の有無を外部出力ピンから観測できるようになるので、集積回路の故障検出率を向上させることができる。

0073

なお、第1及び第2の実施形態では、集積回路の全てのトライステート素子を検査容易化の対象としたが、集積回路が有するトライステート素子の一部を対象にしてもよい。

0074

なお、第1および第2の実施形態を組み合わせてもよい。すなわち、観測回路を、その一部はEXORツリーなどの複数入力1出力の組み合わせ回路を用いて構成し、他の部分は観測専用スキャンFFをトライステート素子のイネーブル入力に直接接続して構成してもよい。

0075

(第3の実施形態)本発明の第3の実施形態は、トライステート素子を含むスキャン設計された集積回路を、検査中にオフになるトライステート素子のデータ入力に接続された論理回路の故障の検査が容易になるように設計変更するものである。

0076

図8は本実施形態に係る検査容易化設計方法における処理の流れを示すフローチャートであり、第2および第3の工程S2,S3に対応するものである。ステップS31〜S36によって第2の工程S2が構成され、ステップS37によって第3の工程S3が構成されている。

0077

与えられた集積回路に対し、まず、ステップS31において、集積回路内の各トライステート素子について検査中にオフになるか否かを判定し、検査中にオフになる全てのトライステート素子を抽出する。

0078

次に、ステップS32において、ステップS31で抽出したトライステート素子の数に等しい数を入力数とするEXORツリーと、1個の観測専用スキャンFFとを観測回路として生成する。

0079

そして、ステップS33において、ステップS32で生成したEXORツリーの入力と接続されていないトライステート素子が存在するか否かを判定し、存在するときはステップS34に進み、存在しないときはステップS36に進む。

0080

ステップS34において、EXORツリーの入力と接続されていないトライステート素子のうちの1つを選択する。そして、ステップS35において、ステップS34で選択したトライステート素子のデータ入力をステップS32で生成したEXORツリーの入力に接続する。ステップS33〜S35を繰り返すことによって、ステップS31で抽出した全てのトライステート素子のデータ入力がステップS32で生成したEXORツリーの入力に接続される。

0081

次に、ステップS36において、ステップS32で生成したEXORツリーの出力をステップS32で生成した観測専用スキャンFFの通常データ入力に接続する。最後に、ステップS37において、この観測専用スキャンFFを、第1の工程S1においてすでに構成されたスキャンチェインの任意の箇所に挿入する。

0082

本実施形態に係る検査容易化設計方法について、簡単な回路を対象にした場合を例にとって、さらに詳細に説明する。

0083

図9および図10は本実施形態に係る検査容易化設計方法を説明するための図であり、図9は検査容易化設計の対象となる回路を示す回路図、図10図9に示す回路に対して本実施形態に係る検査容易化設計方法によって検査容易化設計を行った結果の回路を示す回路図である。

0084

図9において、31,32,33はトライステート素子、34,35,36はトライステート素子31,32,33のデータ入力にそれぞれ接続された論理回路である。図9に示す回路は、検査中はトライステート素子31のみがオンになり、トライステート素子32,33はオフになるものとする。すなわち、図9に示す回路を検査するときは、トライステート素子31のイネーブル入力には論理値“1”が与えられる一方、トライステート素子32,33のイネーブル入力には論理値“0”が与えられる。

0085

図9に示す回路に対して、まず、ステップS31において、検査中オフになるトライステート素子32,33を抽出する。

0086

次にステップS32において、EXORツリー38と観測専用スキャンFF39からなる観測回路30を生成する。ここで、ステップS31で2つのトライステート素子32,33を抽出したので、EXORツリー38は2入力となる。すなわち、EXORツリー38は1つのEXORゲート38aによって構成される。

0087

次にステップS33〜S35において、トライステート素子32,33のデータ入力をEXORツリー38の入力に接続する。そして、ステップS36において、EXORツリー38の出力を観測専用スキャンFF39の通常データ入力に接続する。

0088

最後に、ステップS37において、観測専用スキャンFF39をスキャンFF18a,18bから構成されている既存のスキャンチェイン18に挿入する。図10に示すように、スキャンFF18aの出力QとスキャンFF18bの検査用データ入力DTとの接続を切り、スキャンFF18aの出力Qと観測専用スキャンFF39の検査用データ入力DTとを接続すると共に、観測専用スキャンFF39の出力QとスキャンFF18bの検査用データ入力DTとを接続する。

0089

このように設計変更された図10に示す回路では、検査中オフとなるトライステート素子32,33のデータ入力に接続された論理回路35,36の故障の有無を、観測専用スキャンFF39及び既存のスキャンチェイン18を介して、外部出力ピンから観測することができる。

0090

以上説明したように、本発明の第3の実施形態に係る検査容易化設計方法によると、検査中にオフになるトライステート素子のデータ入力をEXORツリーの入力と接続し、このEXORツリーの出力を観測専用スキャンFFを介して既存のスキャンチェインと接続することにより、従来では観測できなかった、検査中にオフになるトライステート素子のデータ入力のみと接続された論理回路の故障の有無を外部出力ピンから観測できるようになる。これにより、集積回路の故障検出率を向上させることができる。

0091

(第4の実施形態)本発明の第4の実施形態は、第3の実施形態と同様に、トライステート素子を含むスキャン設計された集積回路を、検査中にオフになるトライステート素子のデータ入力に接続された論理回路の故障の検査が容易になるように設計変更するものである。

0092

図11は本実施形態に係る検査容易化設計方法における処理の流れを示すフローチャートであり、第2および第3の工程S2,S3に対応するものである。ステップS41〜S45によって第2の工程S2が構成され、ステップS46によって第3の工程S3が構成されている。

0093

与えられた集積回路に対して、まず、ステップS41において、集積回路内の各トライステート素子について検査中にオフになるか否かを判定し、検査中にオフになる全てのトライステート素子を抽出する。

0094

次に、ステップS42において、ステップS41で抽出したトライステート素子の数に等しい数の観測専用スキャンFFを観測回路として生成する。

0095

ステップS43において、ステップS42で生成した観測専用スキャンFFとまだ接続されていないトライステート素子が集積回路内に存在するか否かを判定する。存在しているときはステップS44に進み、存在していないときはステップS46に進む。

0096

ステップS44において、ステップS42で生成した観測専用スキャンFFとまだ接続されていないトライステート素子を1つ選択する。そして、ステップS45において、ステップS44で選択したトライステート素子のデータ入力をステップS42で生成した観測専用スキャンFFのうちまだトライステート素子と接続されていないものの通常データ入力に接続する。ステップS43〜S45を繰り返すことによって、ステップS41で抽出した全てのトライステート素子のデータ入力がステップS42で生成した観測専用スキャンFFの通常データ入力にそれぞれ接続される。

0097

最後に、ステップS46において、各観測専用スキャンFFを、第1の工程S1においてすでに構成されたスキャンチェインの任意の箇所に挿入する。

0098

本実施形態に係る検査容易化設計方法について、図9に示す回路を対象にした場合を例にとって、さらに詳細に説明する。

0099

図12図9に示す回路に対して本実施形態に係る検査容易化設計方法によって検査容易化設計を行った結果の回路を示す回路図である。

0100

図9に示す回路に対して、まず、ステップS41において、検査中オフになるトライステート素子32,33を抽出する。

0101

次にステップS42において、観測専用スキャンFF41,42からなる観測回路40を生成する。ステップS41で2つのトライステート素子32,33を抽出したので、ここでは2個の観測専用スキャンFF41,42を生成している。

0102

次にステップS43〜S45において、トライステート素子32,33のデータ入力をそれぞれ観測専用スキャンFF41,42の通常データ入力Dに接続する。

0103

最後に、ステップS46において、観測専用スキャンFF41,42をスキャンFF18a,18bから構成されている既存のスキャンチェイン18に挿入する。図12に示すように、スキャンFF18aの出力QとスキャンFF18bの検査用データ入力DTとの接続を切り、スキャンFF18aの出力Qと観測専用スキャンFF41の検査用データ入力DTとを接続すると共に、観測専用スキャンFF41の出力Qと観測専用スキャンFF42の検査用データ入力DTとを接続し、さらに観測専用スキャンFF42の出力QとスキャンFF18bの検査用データ入力DTとを接続する。

0104

このように設計変更された図12に示す回路では、検査中オフとなるトライステート素子32,33のデータ入力に接続された論理回路35,36の故障の有無を、観測専用スキャンFF41,42及び既存のスキャンチェイン18を介して、外部出力ピンから観測することができる。

0105

以上説明したように、本発明の第4の実施形態に係る検査容易化設計方法によると、検査中にオフになるトライステート素子のデータ入力を観測専用スキャンFFの通常データ入力と接続することにより、従来では観測できなかった、検査中にオフになるトライステート素子のデータ入力のみと接続された論理回路の故障の有無を外部出力ピンから観測できるようになる。したがって、集積回路の故障検出率を向上させることができる。

0106

なお、本発明に係る検査容易化設計方法は、第1〜第4の実施形態で示したようなトライステート素子のイネーブル入力やデータ入力に係わる箇所の故障に限るものではなく、これ以外の検査困難な箇所の故障すなわち検査不可能故障や未検出故障にも適用可能である。

0107

図13は検査不可能故障や未検出故障を対象にした,本発明に係る検査容易化設計方法における処理の流れを示すフローチャートである。ステップSA1〜SA5によって第2の工程S2が構成されており、ステップSA6によって第3の工程S3が構成されている。

0108

与えられた集積回路に対して、まず、ステップSA1において、検査系列を生成する。そして、ステップSA2において、集積回路内に検査不可能故障又は未検出故障が存在するか否かを判定する。存在しないときは処理を終了し、存在するときはステップSA3に進む。

0109

ステップSA3〜SA5において、集積回路内の検査不可能故障又は未検出故障に対して観測専用スキャンFFを付加する。

0110

図14は検査不可能故障や未検出故障を対象にした,本発明に係る検査容易化設計方法を説明するための図であり、(a)は検査不可能故障を有する回路の例を示す回路図、(b)は(a)の回路に対して検査容易化設計を行った結果を示す回路図である。

0111

図14(a)において、セレクタ45は回路1と回路2の出力信号のいずれか一方を外部入力端子46に入力される信号によって選択し、選択した信号を回路3に出力する。ここで、回路の検査中、外部入力端子46の入力信号がセレクタ45によって回路2の出力信号が選択されるような論理値に固定されるとすると、回路1の故障の有無は全く検出できないことになる。すなわち、検査不可能故障となる。

0112

そこで、回路1を検査可能にするために、図14(b)に示すように、観測専用スキャンFF48を付加し、回路1の出力線を観測専用スキャンFF48のデータ入力Dに接続する。

0113

最後に、ステップSA6において、付加した観測専用スキャンFF48を集積回路内の既存のスキャンチェイン18に挿入する。この結果、検査不可能故障がスキャンチェイン18を介して検査可能になる。

0114

なお、観測専用スキャンFFを検査不可能故障の箇所に直接接続する代わりに、第1または第3の実施形態と同様にEXORツリーを介して接続してもよい。もちろん、他の複数入力1出力の組み合わせ回路を介して接続してもよい。

0115

ここで、第3の工程S3における観測専用スキャンFFのスキャンチェインへの割り当てについて、説明する。

0116

第3の工程S3では、第1の工程S1ですでに構成されたスキャンチェインに、第2の工程S2で付加された観測回路の観測専用スキャンFFを挿入する。ところが実際には、スキャン設計によって複数のスキャンチェインが構成されるので、第3の工程S3では、観測専用スキャンFFをどのスキャンチェインに挿入するのかを決める必要がある。

0117

一方、スキャン設計された集積回路の検査に必要になる検査パターンの数は、各スキャンチェインが有するスキャンFFの個数の最大値に依存する。すなわち、各スキャンチェインが有するスキャンFFの個数の最大値が大きければ大きいほど、検査に必要になる検査パターンの数は大きくなる。したがって、ここでは、検査に必要になる検査パターンができるだけ増加しないように、観測専用スキャンFFのスキャンチェインへの割り当てを決めるものとする。

0118

いま、スキャン設計によって集積回路に3個のスキャンチェインCA,CB,CCが構成され、各スキャンチェインが有するスキャンFFの個数が次のようになっているものとする。
スキャンチェインCA … 500
スキャンチェインCB … 450
スキャンチェインCC … 480

0119

このとき、挿入すべき観測専用スキャンFFの割り当てを、その個数に応じて以下のように行う。
(A)観測専用スキャンFFが70個以下のとき
各スキャンチェインが有するスキャンFFの個数の最大値が変化しないように挿入する。例えば観測専用スキャンFFが60個のときは、スキャンチェインCBに50個、スキャンチェインCCに10個を挿入する。これにより、各スキャンチェインが有するスキャンFFの個数の最大値は500のまま変化しないので、検査に必要になる検査パターン数は増加しない。
(B)観測専用スキャンFFが70個を越えるとき
各スキャンチェインが有するスキャンFFの個数が均等になるように挿入する。具体的には、スキャンチェインCA,CB,CCが有するスキャンFFの総数(1430=500+450+480)に観測専用スキャンFFの個数を加えた数をスキャンチェインの本数で除し、各スキャンチェインが有する観測専用スキャンFFを含めたスキャンFFの個数が、その商になるようにする。例えば観測専用スキャンFFが130個のときは、前記の商は520(=(1430+130)/3)になるので、スキャンチェインCAに20個、スキャンチェインCBに70個、そしてスキャンチェインCCに40個を挿入する。これにより、各スキャンチェインが有するスキャンFFの個数は520で均等になり、各スキャンチェインが有するスキャンFFの個数の最大値の増加は最小限の20に抑えられ、検査に必要になる検査パターン数の増加は最小になる。

0120

図15は本発明に係る検査容易化設計方法によって検査容易化設計が行われた集積回路の構成を模式的に示す回路図である。図15において、91は外部端子91a,91b間に構成されたスキャンチェイン、92は外部端子92a,92b間に構成されたスキャンチェインであり、93a〜93eはトライステート素子であり、トライステート素子93c,93eは検査時にイネーブル入力が“0”に設定される。スキャンチェイン91には観測専用スキャンFF95a,95bが挿入されており、スキャンチェイン92には観測専用スキャンFF95cが挿入されている。

0121

観測専用スキャンFF95aは、EXORツリー94の出力信号を入力とし、EXORツリー94はトライステート素子93a,93bのイネーブル入力信号およびトライステート素子93cのデータ入力信号を入力とする。また、観測専用スキャンFF95bはトライステート素子93dのイネーブル入力信号を入力とし、観測専用スキャンFF95cはトライステート素子93eのデータ入力信号を入力とする。

0122

(第5の実施形態)本発明の第5の実施形態は、集積回路においてスキャンFFによって制御される複数のトライステート素子のデータ出力が共通のバスに接続されている場合に、バスエラーを確実に防ぐことができるようにするバスエラー回避設計方法に関するものである。

0123

図16は本発明の第5の実施形態に係るバスエラー回避設計方法における処理の流れを示すフローチャートである。

0124

与えられた集積回路に対して、まず、ステップS51において、集積回路内の全てのトライステート素子についてイネーブル入力がスキャンFFで制御されているか否かを判定し、イネーブル入力がスキャンFFで制御されている複数のトライステート素子のデータ出力に接続されたバスを抽出する。

0125

次に、ステップS52において、ステップS52で抽出したバスの中でまだバスエラー回避の処理を行っていないものが存在するか否かを判定する。存在するときはステップS53に進み、存在しないときは処理を終了する。

0126

ステップS53において、まだバスエラー回避の処理を行っていないバスを1つ選択する。ステップS54において、ステップS53で選択したバスについて、そのバスに接続された複数のトライステート素子が検査中に1つだけオンになるよう各トライステート素子のイネーブル入力を制御する選択回路を生成する。そして、ステップS55において、ステップS54で生成した選択回路を、ステップS53で選択したバスに接続されたトライステート素子のイネーブル入力に接続する。

0127

本実施形態に係るバスエラー回避設計方法について、簡単な回路を対象にした場合を例にとって、さらに詳細に説明する。

0128

図17は本実施形態に係るバスエラー回避設計方法を説明するための図であり、(a)はバスエラーが起こる可能性のある回路を示す回路図、(b)は(a)に示す回路に対して本実施形態に係るバスエラー回避設計方法によってバスエラーの回避を行った結果の回路を示す回路図である。図17(a)において、51,52はそのデータ出力が共にバス50に接続されたトライステート素子、53,54はそれぞれトライステート素子51,52のイネーブル入力を制御するスキャンFFである。

0129

図17(a)に示す回路に対して、まず、ステップS51において、スキャンFF53でイネーブル入力が制御されるトライステート素子51のデータ入力とスキャンFF54でイネーブル入力が制御されるトライステート素子52のデータ出力とが共に接続されたバス50が抽出される。

0130

そして、ステップS52〜S55において、選択回路56を生成してトライステート素子51,52のイネーブル入力に接続する。選択回路56は3入力ANDゲート56a,3入力ORゲート56b及びインバータ56cによって構成されており、スキャンFFのモード切替信号NTを入力とし、スキャンFF53,54のシフト動作中トライステート素子51がオフになると共にトライステート素子52がオンになるようトライステート素子51,52のイネーブル入力を制御する。

0131

一方、図18(a)は図17(a)に示す回路に対して従来の方法によってバスエラー回避設計が行われた回路を示す回路図である(Mentor Graphics社、DFTADVISORreference manual,ver8.4.1,1994,7月)。図18(a)において、トライステート素子51,52とスキャンFF53,54との間には、バスエラー回避設計によって生成された選択回路66が挿入されている。

0132

選択回路66は、スキャンFF53,54の出力データ及びスキャンFFのモード切替信号NTを入力とし、トライステート素子51,52のイネーブル入力に信号を出力するものであり、バス50においてバスエラーが起こらないように、スキャンFF53,54のシフト動作中にトライステート素子51がオフになると共にトライステート素子52がオンになるようトライステート素子51,52を制御する。

0133

ところが、バスエラーを回避するために選択回路66のような回路を用いた場合、シフト動作が完了した時点でスキャンFF53,54の通常データ入力が共に論理値“1”になっていると、図18(b)に示すようにモード切替信号NTを“L”にしてキャプチャ動作を行うとき、半クロックの間(期間TA )トライステート素子51,52のイネーブル入力の論理値が“1”になってしまう。このため、バス50においてバスコンフリクトが起こってしまう。

0134

そこで、本実施形態では、選択回路56は各スキャンFFの正転出力データQと反転出力データNQとをそれぞれ入力とし、スキャンFFの通常動作中でもトライステート素子51,52が同時にオンになることのないように論理を組んでいる。

0135

このように設計変更された図17(b)に示す回路では、検査中、バス50においてバスコンフリクトやバスフロート等のバスエラーが起こらない。

0136

以上説明したように、本発明の第5の実施形態に係るバスエラー回避設計方法によると、スキャンFFによって制御される複数のトライステート素子のデータ出力が接続されたバスを有する集積回路に対し、このバスに接続された複数のトライステート素子のうち1つだけオンになるよう各トライステート素子のイネーブル入力を制御する選択回路を挿入することにより、バスエラーを未然に防ぐことができる。

発明の効果

0137

以上のように本発明によると、集積回路をスキャン設計するとともに、検査困難な箇所を観測する観測回路を新たに付加し、この観測回路の観測専用スキャンフリップフロップをスキャン設計によって構成されたスキャンチェインに挿入することによって、トライステート素子のイネーブル入力等の検査困難な箇所における故障の検査が、スキャンチェインを介して集積回路の外部出力端子から観測可能になる。したがって、従来よりも集積回路の故障検出率を向上させることができる。しかも、観測回路の出力信号を外部から観測するための外部端子を新たに設ける必要がない。

図面の簡単な説明

0138

図1本発明に係る検査容易化設計方法の概略を示すフローチャートである。
図2本発明の第1の実施形態に係る検査容易化設計方法の処理の流れを示すフローチャートである。
図3本発明の第1の実施形態に係る検査容易化設計方法を説明するための図であり、(a)は検査容易化設計の対象となる回路を示す回路図、(b)は(a)の回路に対して検査容易化設計を行った結果の回路を示す回路図である。
図4(a),(b)はEXORツリーの構成の例である。
図5本発明の第1の実施形態の変形例に係る検査容易化設計方法によって検査容易化設計を行った結果の回路を示す回路図である。
図6本発明の第2の実施形態に係る検査容易化設計方法の処理の流れを示すフローチャートである。
図7本発明の第2の実施形態に係る検査容易化設計方法を説明するための図であり、図3(a)の回路に対して本発明の第2の実施形態に係る検査容易化設計を行った結果の回路を示す回路図である。
図8本発明の第3の実施形態に係る検査容易化設計方法の処理の流れを示すフローチャートである。
図9本発明の第3の実施形態に係る検査容易化設計方法を説明するための図であり、検査容易化設計の対象となる回路を示す回路図である。
図10本発明の第3の実施形態に係る検査容易化設計方法を説明するための図であり、図9の回路に対して検査容易化設計を行った結果の回路を示す回路図である。
図11本発明の第4の実施形態に係る検査容易化設計方法の処理の流れを示すフローチャートである。
図12本発明の第4の実施形態に係る検査容易化設計方法を説明するための図であり、図9の回路に対して検査容易化設計を行った結果の回路を示す回路図である。
図13検査不可能故障や未検出故障を対象にした,本発明に係る検査容易化設計方法における処理の流れを示すフローチャートである。
図14検査不可能故障や未検出故障を対象にした,本発明に係る検査容易化設計方法を説明するための図であり、(a)は検査不可能故障を有する回路の例を示す回路図、(b)は(a)の回路に対して検査容易化設計を行った結果を示す回路図である。
図15本発明に係る検査容易化設計方法によって検査容易化設計を行った結果の集積回路の構成を模式的に示した図である。
図16本発明の第5の実施形態に係るバスエラー回避設計方法における処理の流れを示すフローチャートである。
図17本発明の第5の実施形態に係るバスエラー回避設計方法を説明するための図であり、(a)はバスエラーが起こる可能性のある回路を示す回路図、(b)は(a)に示す回路に対してバスエラーの回避を行った結果の回路を示す回路図である。
図18従来のバスエラー回避設計方法を説明するための図であり、(a)はバスエラー回避設計が行われた回路を示す回路図、(b)は(a)に示す回路におけるスキャンFFに与えられるクロック及び信号NTを示すタイミング図である。
図19トライステート素子を示す図であり、(a)はトライステート素子を論理回路図上で表す記号、(b)はトライステート素子の動作を示す真理値表である。

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0139

10,20,30,40,70観測回路
11,12,31,32,33,81,82,83,84,93a,93b,93c,93d,93eトライステート素子
13,14,34,35,36,85,86,87,88論理回路
16,38,94 EXORツリー
17,21,22,39,41,42,48,72,95a,95b,95c観測専用スキャンフリップフロップ
18,91,92スキャンチェイン
50バス
51,52 トライステート素子
53,54 スキャンフリップフロップ
56 選択回路

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