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課題

複数のブロック単位書き込み禁止許可の設定が可能な、書き換え保護のかかったROM部とRAM部とが自由に設定でき、システム暴走等による誤設定が防止できる半導体記憶装置を提供する。

解決手段

半導体記憶装置は、複数のブロックに分割され、リードサイクルライトサイクルアドレスアクセス時間が互いに実質的に同一である不揮発性メモリ素子を有するメモリアレイと、前記複数のブロック毎に書き込み禁止/許可情報を格納する複数の記憶素子と、前記記憶素子への書き込み禁止/許可情報の設定を行う設定回路とを具備し、前記設定回路は、所定の複数のリードサイクル後のライトサイクルで書き込み禁止情報を前記記憶素子に設定する。

概要

背景

PDA(Personal Digital Assistant)に代表される携帯情報機器マイクロプロセッサメモリなどのLSI(Large Scale Integrated circuit)の高性能化・低電力化が求められている。PDA用メモリとしては、OS(Operating System)やアプリケーションソフト等を格納するROM(Read Only Memory)と、表示用データ、処理に必要なワークメモリ個人データの保存等書き換えの必要なものを格納するRAM(Random Access Memory)と、RAMで保持しきれない大量のデータを格納するフラッシュカード(Flash memory card) 等の書き換え可能なROMとが使用されている。また、電源オンオフによってデータが消失しないように、また電源オン時に前の状態に復帰できるレジューム機能を実現するために、RAMは電池バックアップされている。一方、強誘電体メモリ(Ferroelectric Memory)は不揮発性を有しながら、RAMなみの動作速度が得られるという特徴がある。そこで、携帯情報機器に使用されているDRAM(Dynamic RAM) を強誘電体メモリに置き換えることが検討されている。これについては、株式会社サイエンスフォーラム、1995年6月30日発行、第1版「強誘電体薄膜メモリ」第8章、第337頁から第345頁に記載されている。

強誘電体メモリを前記携帯情報機器のROM及び電池バックアップ付のSRAM(Static RAM)の代わりに使用することを本願発明者達が検討した。強誘電体メモリの一部をROMとして使用するためにはシステム暴走時等に意図しないでROM部の書き換えが行われないような保護が必要である。

従来の単体不揮発性メモリ書き込み保護としては、実装時に外部から発生するノイズに起因する誤書き換えを防止するために、ソフトウェアデータプロテクション機能を設けたEEPROM(Electrically Erasable and ProgrammableROM)がある。例えば、(株)日立製作所、平成7年8月発行、第17版「日立ICメモリデータブック3 EEPROM,フラッシュメモリ,EP/OTPROM,マスクROM」の第134頁から第148頁(HN58V1001シリーズ)(以下、従来技術1という。)にその概要が記載されている。特定のアドレスとデータの組合せを3回(3バイト)入力することによって、プロテクションモードに入る。特定のアドレスとデータの組合せを6回(6バイト)入力することによって、プロテクションモードが解除される。前記ソフトウェアデータプロテクションは、メモリ全体の書き込みを禁止するものである。

強誘電体メモリをROM部とRAM部とに分割し1チップマイクロコンピュータに搭載して使用する例が、特開平7−114497号(米国出願08/295295号)(以下、従来技術1という。)に記載されている。強誘電体メモリをROM部とRAM部に分割し、ROM部については、誤ってデータが書き込まれることを防止するために、ROM部のアドレス領域に対して書き込みが行われようとした場合、書き込み制御信号が出力されないようにしている。ROM部とRAM部とを連続したアドレス空間に配置し、ROM領域とRAM領域との境界のアドレスを境界設定レジスタに設定することで、ROM領域とRAM領域の容量を可変にしたものである。

概要

複数のブロック単位書き込み禁止許可の設定が可能な、書き換え保護のかかったROM部とRAM部とが自由に設定でき、システムの暴走等による誤設定が防止できる半導体記憶装置を提供する。

半導体記憶装置は、複数のブロックに分割され、リードサイクルライトサイクルアドレスアクセス時間が互いに実質的に同一である不揮発性メモリ素子を有するメモリアレイと、前記複数のブロック毎に書き込み禁止/許可情報を格納する複数の記憶素子と、前記記憶素子への書き込み禁止/許可情報の設定を行う設定回路とを具備し、前記設定回路は、所定の複数のリードサイクル後のライトサイクルで書き込み禁止情報を前記記憶素子に設定する。

目的

本発明の目的は、リードサイクルとライトサイクルが同一又は同程度の不揮発性メモリの柔軟な書き込み保護を実現することにある。

また、本発明の他の目的は、汎用の単体SRAM又は疑似SRAMと互換性のあるメモリの書き込み保護を実現することにある。

さらに、本発明の他の目的は、上記書き込み保護を実現するための遅延時間を最小にするような最適な回路構成を提供することにある。

効果

実績

技術文献被引用数
5件
牽制数
8件

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請求項1

複数のブロックに分割され、リードサイクルライトサイクルアドレスアクセス時間が互いに実質的に同一である不揮発性メモリ素子を有するメモリアレイと、前記複数のブロック毎に書き込み禁止許可情報を格納する複数の記憶素子と、前記記憶素子への書き込み禁止/許可情報の設定を行う設定手段とを具備する半導体記憶装置であって、前記設定手段は、所定の複数のリードサイクル後のライトサイクルで書き込み禁止情報を前記記憶素子に設定することを特徴とする半導体記憶装置。

請求項2

請求項1に記載の半導体記憶装置は、さらに前記記憶素子の情報を記憶し、電源投入後は第1の状態になる第2の記憶素子を有し、電源投入後、前記第2の記憶素子の内容に基づいて複数のブロックのすべてを書き込み禁止し、前記記憶素子に格納されていた前記書き込み禁止/許可情報を自動的に前記第2の記憶素子に設定することを特徴とする半導体記憶装置。

請求項3

請求項1に記載の半導体記憶装置は、さらに前記記憶素子の情報を記憶し、電源投入後は第1の状態になる第2の記憶素子を有し、電源投入後、前記第2の記憶素子の内容に基づいて複数のブロックのすべてを書き込み禁止し、その後の所定の複数のリードサイクルを実行することで前記記憶素子に格納されていた前記書き込み禁止/許可情報を前記第2の記憶素子に設定することを特徴とする半導体記憶装置。

請求項4

請求項2に記載の半導体記憶装置であって、前記憶素子は不揮発性メモリ素子であり、前記第2の記憶素子はラッチ回路であることを特徴とする半導体記憶装置。

請求項5

請求項3に記載の半導体記憶装置であって、前記憶素子は不揮発性メモリ素子であり、前記第2の記憶素子はラッチ回路であることを特徴とする半導体記憶装置。

請求項6

請求項4に記載の半導体記憶装置であって、前記記憶素子は前記メモリアレイの中にあることを特徴とする半導体記憶装置。

請求項7

請求項5に記載の半導体記憶装置であって、前記記憶素子は前記メモリアレイの中にあることを特徴とする半導体記憶装置。

請求項8

請求項1に記載の半導体記憶装置であって、前記不揮発性メモリ素子は強誘電体メモリを具備することを特徴とする半導体記憶装置。

請求項9

請求項8に記載の半導体記憶装置であって、前記不揮発性メモリ素子の一部はROMであり、前記不揮発性メモリ素子の他の一部はRAMであることを特徴とする半導体記憶装置。

請求項10

請求項1に記載の半導体記憶装置は、さらにライトコマンド信号においてアクセスされたアドレスと前記複数の記憶素子に格納された書き込み禁止/許可情報とを比較する比較手段と、前記比較手段が前記アクセスされたアドレスが書き込み禁止であると表示した場合、前記アクセスされたアドレスにおいて書き込みを禁止する書き込み禁止手段とを有するライトプロテクト回路を具備することを特徴とする半導体記憶装置。

請求項11

請求項10に記載の半導体記憶装置であって、前記不揮発性メモリ素子は強誘電体メモリを具備することを特徴とする半導体記憶装置。

請求項12

請求項11に記載の半導体記憶装置であって、前記不揮発性メモリ素子の一部はROMであり、前記不揮発性メモリ素子の他の一部はRAMであることを特徴とする半導体記憶装置。

請求項13

請求項1に記載の半導体記憶装置であって、前記リードサイクルと前記ライトサイクルの少なくとも初期の段階は互いに同一であることを特徴とする半導体記憶装置。

請求項14

請求項13に記載の半導体記憶装置であって、前記不揮発性メモリ素子は強誘電体メモリを具備することを特徴とする半導体記憶装置。

請求項15

請求項14に記載の半導体記憶装置であって、前記不揮発性メモリ素子の一部はROMであり、前記不揮発性メモリ素子の他の一部はRAMであることを特徴とする半導体記憶装置。

請求項16

複数のブロックに分割された複数の強誘電体メモリを具備する不揮発性強誘電体メモリアレイと、リードサイクルとライトサイクルのアドレスアクセス時間が互いに実質的に同一であり、前記リードサイクルと前記ライトサイクルの少なくとも初期の段階が互いに同一であり、前記リードサイクルと前記ライトサイクルの間、前記強誘電体メモリにアクセスするアドレス手段と、前記強誘電体メモリの前記ブロックの全体をライトプロテクトするのか、一部だけのプロテクトなのか、プロテクト無しかを検出する検出手段と、ライトプロテクトされる前記強誘電体メモリのいくつかのブロックのアドレスを格納する記憶手段と、ライトコマンド信号からアクセスされたアドレスとライトプロテクトされる前記格納されたアドレスとを比較する比較手段と、前記比較手段が前記アクセスされたアドレスが書き込み禁止であると表示した場合、前記アクセスされたアドレスにおいて書き込みを禁止する書き込み禁止手段とを具備するライトプロテクト回路とを具備することを特徴とする半導体記憶装置。

請求項17

請求項16に記載の半導体記憶装置であって、前記不揮発性メモリの前記ブロックの少なくとも一つはROM部分であり、前記不揮発性メモリの前記ブロックの他の一つはRAM部分であることを特徴とする半導体記憶装置。

技術分野

0001

本発明は、半導体記憶装置係り、特に電気的に書き換え可能な不揮発性半導体記憶装置に適用して有効な技術に関する。

背景技術

0002

PDA(Personal Digital Assistant)に代表される携帯情報機器マイクロプロセッサメモリなどのLSI(Large Scale Integrated circuit)の高性能化・低電力化が求められている。PDA用メモリとしては、OS(Operating System)やアプリケーションソフト等を格納するROM(Read Only Memory)と、表示用データ、処理に必要なワークメモリ個人データの保存等書き換えの必要なものを格納するRAM(Random Access Memory)と、RAMで保持しきれない大量のデータを格納するフラッシュカード(Flash memory card) 等の書き換え可能なROMとが使用されている。また、電源オンオフによってデータが消失しないように、また電源オン時に前の状態に復帰できるレジューム機能を実現するために、RAMは電池バックアップされている。一方、強誘電体メモリ(Ferroelectric Memory)は不揮発性を有しながら、RAMなみの動作速度が得られるという特徴がある。そこで、携帯情報機器に使用されているDRAM(Dynamic RAM) を強誘電体メモリに置き換えることが検討されている。これについては、株式会社サイエンスフォーラム、1995年6月30日発行、第1版「強誘電体薄膜メモリ」第8章、第337頁から第345頁に記載されている。

0003

強誘電体メモリを前記携帯情報機器のROM及び電池バックアップ付のSRAM(Static RAM)の代わりに使用することを本願発明者達が検討した。強誘電体メモリの一部をROMとして使用するためにはシステム暴走時等に意図しないでROM部の書き換えが行われないような保護が必要である。

0004

従来の単体不揮発性メモリ書き込み保護としては、実装時に外部から発生するノイズに起因する誤書き換えを防止するために、ソフトウェアデータプロテクション機能を設けたEEPROM(Electrically Erasable and ProgrammableROM)がある。例えば、(株)日立製作所、平成7年8月発行、第17版「日立ICメモリデータブック3 EEPROM,フラッシュメモリ,EP/OTPROM,マスクROM」の第134頁から第148頁(HN58V1001シリーズ)(以下、従来技術1という。)にその概要が記載されている。特定のアドレスとデータの組合せを3回(3バイト)入力することによって、プロテクションモードに入る。特定のアドレスとデータの組合せを6回(6バイト)入力することによって、プロテクションモードが解除される。前記ソフトウェアデータプロテクションは、メモリ全体の書き込みを禁止するものである。

0005

強誘電体メモリをROM部とRAM部とに分割し1チップマイクロコンピュータに搭載して使用する例が、特開平7−114497号(米国出願08/295295号)(以下、従来技術1という。)に記載されている。強誘電体メモリをROM部とRAM部に分割し、ROM部については、誤ってデータが書き込まれることを防止するために、ROM部のアドレス領域に対して書き込みが行われようとした場合、書き込み制御信号が出力されないようにしている。ROM部とRAM部とを連続したアドレス空間に配置し、ROM領域とRAM領域との境界のアドレスを境界設定レジスタに設定することで、ROM領域とRAM領域の容量を可変にしたものである。

発明が解決しようとする課題

0006

前記従来技術1のEEPROMのソフトウェアデータプロテクションは、メモリ全体の書き込みを禁止/許可をするものである。すなわち、同一メモリをROM部とRAM部とに分割して使用できるものではない。従って、同一のメモリの一部をROMとして使用し、書き換えの保護が行えるものではない。なお、システム全体として複数のメモリを使用して、各メモリ毎に書き込みの禁止/許可を設定することで、同一種類のメモリをROMとしても、RAMとしても使用可能である。しかし、以下に述べるようにRAMとしての使用に課題がある。また、各メモリ毎に書き込みの禁止/許可を設定する複数のライトサイクルが必要があり、使い勝手が良くないという課題がある。

0007

一般的にEEPROM等の電気的に書き換え可能な不揮発性メモリのライトサイクルはリードサイクルに比べて非常に長い。また、電気的に書き換え可能な不揮発性メモリのアクセス時間は汎用ダイナッミクRAM(DRAM)に比べても遅い。例えば、従来技術1のEEPROMでは、ライトサイクル時間は最大15msで、リードサイクルのアクセス時間は最大250nsである。従って、RAMとして使用する場合アクセス時間が問題となる。

0008

強誘電体メモリは、高速書き換えが可能な(リードサイクルとライトサイクルとが同一又は同程度の)不揮発性メモリである。ただし、強誘電体メモリのアクセス時間は、汎用の単体SRAMより遅く、汎用のダイナッミクRAM(DRAM)又は疑似スタティックRAM(Pseuso Static RAM 、疑似SRAM)とほぼ同程度ある。従って、強誘電体メモリは不揮発性メモリでありながら、RAMとして使用可能である。そこで、強誘電体メモリのピン配置、及びリードサイクルとライトサイクルとのタイミングを汎用の単体のスタティックRAM(SRAM)又は疑似SRAMと同じにし、強誘電体メモリを従来のシステムのRAM、ROMと置き換えることを本願発明者達が検討した。

0009

強誘電体メモリをRAM、ROM兼用に使用できるようにするには書き換え禁止機能が必要であり、汎用の単体SRAM又は疑似SRAMと互換性のある強誘電体メモリに書き換え禁止機能を付加するためには以下の課題があることを本願発明者達が明確にした。なお、汎用の単体SRAM又は疑似SRAMで書き換え禁止機能を有するものは、現状みあたらず、汎用の単体SRAM又は疑似SRAMに書き換え禁止機能を付加する場合も同様な課題がある。

0010

汎用の単体SRAM又は疑似SRAMのライトサイクルは、アドレス信号が入力され、そしてチップセレクト/CSがアサートアクティブ)され、その後ライトイネーブル/WEがアサートされる。従って、ライトイネーブル/WEがアサートされるまでは、リードサイクルとして動作する。すなわち、メモリアレイからの読み出し動作を行っている途中で、ライトイネーブル/WEに基づいて生成される書き込み許可信号を用いて、読み出し動作を中断している。強誘電体メモリを汎用の単体SRAM又は疑似SRAMと同様なタイミングのリードサイクル及びライトサイクルにするためには、強誘電体メモリは前記汎用の単体SRAM又は疑似SRAMのライトサイクルと同じ動作をする必要がある。書き換え禁止機能もこれらのサイクルと互換性を保ったものでなければならない。

0011

さらに、使い勝手のよい書き換え禁止機能とするためには強誘電体メモリをいくつかのブロックに分割し、ブロック単位書き換え禁止領域を設定し、かつ書き換え領域を不連続に自由に設定できる機能を付加する。これらの設定は汎用の単体SRAM又は疑似SRAMのリードサイクル又はライトサイクルと同じ動作タイミングの範囲で行わなければならない。具体的には、外部アドレス信号と予め設定された書き換え禁止ブロックのアドレスとを比較して、書き込み許可信号の発生を禁止する。従って、書き換え禁止ブロックのアドレスを記憶する手段とアドレスを比較する手段等が必要になるため、リードサイクルやライトサイクルの制御信号の発生に遅延が生じる。なお、従来技術1の電気的に書き換え可能な不揮発性メモリでは、ライトサイクルがリードサイクルに比べて非常に長いため、遅延が発生してもライトサイクルの時間に比べて無視できるほど小さい。すなわち、リードサイクルとライトサイクルが同程度のメモリに書き換え禁止機能を付加して、RAMとROMを高速なサイクルで兼用する場合、始めて問題になるものである。

0012

すなわち、SRAMや疑似SRAMと同様なタイミングで書き換えの保護を行うためには、書き換えを禁止する領域と書き換えを許可する領域の判定を高速に行う必要がある。そのための一つの方法として、領域を判定するアドレスのビット数を減少させることを検討した。すなわち、メモリを複数のブロックに分割することによって、領域を判定するのに必要なアドレスのビット数は減少する。例えば、8つのブロックに分割すると、上位3ビットのアドレスのみの比較で領域の判定ができる。また、複数のブロックに分割することで、各ブロック毎に書き換え禁止/許可を設定し、ROM部とRAM部との領域を自由に設定できる。

0013

従来技術2の強誘電体メモリは不連続な書き換え禁止領域を有するものではない。すなわち、任意のアドレスにROM領域とRAM領域を設定することができない。また、ROM領域とRAM領域の判定のためにはアドレスの全ビットを比較する必要がある。従って、判定には時間がかかる。また、汎用の単体SRAM又は疑似SRAMのリードサイクル又はライトサイクルと同じ動作タイミングの範囲にしているものでないため、書き換えを禁止する領域と書き換えを許可する領域の判定を高速に行う必要性の認識はない。

0014

本発明の目的は、リードサイクルとライトサイクルが同一又は同程度の不揮発性メモリの柔軟な書き込み保護を実現することにある。

0015

また、本発明の他の目的は、汎用の単体SRAM又は疑似SRAMと互換性のあるメモリの書き込み保護を実現することにある。

0016

さらに、本発明の他の目的は、上記書き込み保護を実現するための遅延時間を最小にするような最適な回路構成を提供することにある。

0017

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段

0018

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

0019

すなわち、半導体記憶装置は、複数のブロックに分割され、リードサイクルとライトサイクルが実質的に同一にすることができる不揮発性メモリ素子を有するメモリアレイと、前記複数のブロック毎に書き込み禁止許可情報を格納する複数の記憶素子と、前記記憶素子への書き込み禁止/許可情報の設定を行う設定手段とを具備し、前記設定手段は、所定の複数のリードサイクル後のライトサイクルで書き込み禁止情報を前記記憶素子に設定する。

0020

また、上記半導体記憶装置は電源投入後すべての領域の書き込みを禁止し、電源投入後、格納されていた前記書き込み禁止/許可情報を自動的に設定し、もしくは電源投入後すべての領域の書き込みを禁止し、その後の所定のアドレスの組合せの複数のリードサイクルで格納されていた許可情報の設定を行う。

0021

これによって、複数のブロック単位で書き込み禁止/許可の設定が可能になり、書き換え保護のかかったROM部とRAM部とが自由に設定できる。また、書き込み禁止/許可の設定が複雑であるため、システムの暴走等による誤設定が防止できる。

0022

書き込みの禁止はライトサイクルの前半でアクセスされたアドレスが書き込み禁止領域にあるかどうかを高速にチェックする回路とライトサイクルの後半で書き込み信号ディスエーブルする回路とで実現する。書き込みの禁止は、外部からの書き込みのコントロール信号を内部でディスエーブルにすることによって行っているので、メモリアレイのワード線立ち上げビット線の信号を増幅するまでは書き込み禁止のライトサイクルでもリードサイクルと同じように行う。このためワード線の立ち上がり後に書き込み禁止ができるようになり、書き込み禁止領域のライトサイクルの高速性を失わずに書き込み禁止を実現できる。

0023

アクセスされたアドレスが書き込み禁止領域にあるかを高速にチェックし、かつ設定を不揮発にするために、プロテクトアドレス保持回路を不揮発性メモリとラッチで構成した回路とする。新規に領域設定する場合は同一ライトサイクルでデータを両方に書き込む。これにより、アクセスされたアドレスが書き込み禁止領域にあるかどうかのチェックは不揮発性メモリの情報を読まず、ラッチの出力とプロテクトブロックに対応する上位アドレスデコード結果を比較することで行い、全アドレスのデコードより速い時間で判定が可能となる。また不揮発性メモリをメモリアレイの一部に追加することで、プロテクトアドレスの新規設定を通常のライトサイクルと同じ方法で行うことができ、書き込み禁止領域の設定情報を不揮発にすることができる。

0024

電源投入後は不揮発性メモリの情報をラッチに入れる必要が生じるが、ブロックプロテクトの再設定シーケンスの一部をこの不揮発性メモリセル読み出しサイクルとすることで、電源投入後に自然にラッチに書き込み禁止領域のアドレス情報をセットすることができる。また、電源電圧検出回路を設けることにより、電源投入後に自動的に不揮発性メモリセルの読み出しサイクルを実行し、不揮発性メモリのアドレス情報をラッチにセットしてもよい。

0025

これによって、汎用の単体SRAMや疑似SRAMと同様な高速書き込みができ、書き込み禁止領域の可変なRAM/ROM一体のメモリが実現できる。

0026

《全体構成》図1は、本発明に係る強誘電体メモリのブロック図である。強誘電体メモリFMEMは、メモリアレイFMARY、行デコーダRDEC、列デコーダCDEC、I/OラッチIOL、行アドレス・ラッチRAL、列アドレス・ラッチCAL、並びに制御論理及びブロック・プロテクト回路CLBPを有し、単結晶シリコンのような1個の半導体基板上に形成される。

0027

メモリアレイFMARYは、2進情報の1ビットを記憶するメモリセルが1024×256=256K(K=1024)個を有している。強誘電体メモリFMEMは、32Kワード×8ビット構成であるため、行アドレスは10本、列アドレスは5本である。

0028

図2は、本発明に係る強誘電体メモリのピン配置図である。強誘電体メモリFMEMはレジンモールド技術により、450mil の28ピンプラスチックSOP(Small Outline Package) 等に封止される。強誘電体メモリFMEMのピン配置は、32Kワード×8ビット構成の256Kビット疑似SRAM(Pseudo Static RAM )とコンパティブルである。A0〜A14はアドレス入力、I/O0〜I/O7はデータ入出力、/WEはライトイネーブル、/CEはチップ・イネーブル、/OEは出力イネーブル、Vccは電源( 3V) 、Vssは接地( 0V) である。なお、32Kワード×8ビット構成の256KビットSRAM(Static RAM)とは、20ピンのチップ・セレクト(/CS)信号がチップ・イネーブル(/CE)信号になっているだけで、強誘電体メモリFMEMのピン配置は32Kワード×8ビット構成の256KビットSRAM(Static RAM)とコンパティブルである。

0029

チップ・イネーブル(/CE)は“Low”レベルでアクティブ、“High”レベルでインアクティブとなる。チップ・イネーブル(/CE)の立ち下がり時にアドレスA0〜A14を強誘電体メモリFMEM内部に取り込む。

0030

アドレス(A0〜A7、A13、A14)が行アドレス、アドレス(A8〜A12)が列アドレスである。

0031

ライト・イネーブル(/WE)は、リード/ライトの切替信号で、“Low”レベルのときライトモードになる。チップ・イネーブル(/CE)とライト・イネーブル(/WE)のうち先に立ち上がる信号の立ち上がり時に、ライトデータは強誘電体メモリFMEM内部に取り込まれる。

0032

出力イネーブル(/OE)は “Low”レベルでアクティブ、“High”レベルでインアクティブとなる。

0033

以下にライト・イネーブル(/WE)、チップ・イネーブル(/CE)、出力イネーブル(/OE)の組合せにおける機能を示す。

0034

(1)(/WE、/CE、/OE)=(×、H、×)の場合
強誘電体メモリFMEMは非選択モードになり、データ入出力端子出力バッファ高インピーダンスになる。ここで、×はH、Lのいずれかで、Hは“High”レベル、Lは“Low”レベルである。

0035

(2)(/WE、/CE、/OE)=(H、L、H)の場合
強誘電体メモリFMEMは出力ディスエーブル・モードになり、データ入出力端子の出力バッファは高インピーダンスになる。

0036

(3)(/WE、/CE、/OE)=(H、L、L)の場合
強誘電体メモリFMEMはリード・モードになり、データ入出力端子は出力可能になる。

0037

(4)(/WE、/CE、/OE)=(L、L、H)の場合
強誘電体メモリFMEMは出力ライト・モードになり、データ入出力端子は入力可能になる。データ入出力端子の出力バッファは高インピーダンスになる。

0038

(5)(/WE、/CE、/OE)=(L、L、L)の場合
強誘電体メモリFMEMはライト・モードになり、データ入出力端子は入力及び出力可能になる。

0039

《動作タイミング》図3は本発明に係る強誘電体メモリのリードサイクルのタイミング図で、図4は本発明に係る強誘電体メモリのライトサイクルのタイミング図である。

0040

図3に示されるように、リードサイクルは、アドレス(A0〜A14)が入力され、チップ・イネーブル(/CE)が立ち下がり、出力イネーブル(/OE)が立ち下がると、読み出しデータがデータ入出力(I/O0〜I/O7)に出力される。

0041

リードサイクル時間(tRC)は、チップ・イネーブル(/CE)が立ち下がってから次にチップ・イネーブル(/CE)が立ち下がることができる時間で、最小時間が規定される。本実施の形態の強誘電体メモリFMEMでは、tRC=235nsである。チップ・イネーブル・パルス幅(tCA)は、最小時間と最大時間が規定される。チップ・イネーブル・プリチャージ時間(tPC)は、次のアクセスに必要なプリチャージ時間で、最小時間が規定される。アドレス・セットアップ時間(tAS)は、チップ・イネーブル(/CE)の立ち下がりに対するアドレスのセットアップ時間で、最小時間が規定される。アドレス・ホールド時間(tAH)は、チップ・イネーブル(/CE)の立ち下がりに対するアドレスのホールド時間で、最小時間が規定される。チップ・イネーブル・アクセス時間(tCE)は、チップ・イネーブル(/CE)の立ち下がりから有効なデータが出力されるまでの時間で、最大時間が規定される。本実施の形態の強誘電体メモリFMEMでは、tCE=150nsである。チップ・ディスエイブル出力遅延(tHZ)は、チップ・イネーブル(/CE)の立ち上がりから有効データが保持される時間で、最小時間と最大時間が規定される。出力イネーブル・アクセス時間(tOE)は、出力イネーブル(/OE)の立ち下がりから有効なデータが出力されるまでの時間で、最大時間が規定される。出力ディスエイブル出力遅延(tOHZ)は、出力イネーブル(/OE)の立ち上がりから有効データが保持される時間で、最大時間が規定される。

0042

図4に示されるように、ライトサイクルは、アドレス(A0〜A14)が入力され、ライト・イネーブル(/WE)が立ち下がり、チップ・イネーブル(/CE)が立ち下がり、書き込みデータがデータ入出力(I/O0〜I/O7)に入力されると、チップ・イネーブル(/CE)の立ち上がりで入力データが強誘電体メモリFMEMに取り込まれる。

0043

ライトサイクル時間(tWC)は、チップ・イネーブル(/CE)が立ち下がってから次にチップ・イネーブル(/CE)が立ち下がることができる時間で、最小時間が規定される。本実施の形態の強誘電体メモリFMEMでは、tWC=235nsである。ライト・イネーブル・セットアップ時間(tWS)は、チップ・イネーブル(/CE)の立ち下がりに対するライト・イネーブル(/WE)の立ち下がりのセットアップ時間で、最小時間が規定される。ライト・イネーブル・ホールド時間(tWH)は、チップ・イネーブル(/CE)の立ち下がりに対するライト・イネーブル(/WE)の立ち上がりのホールド時間で、最小時間が規定される。入力データセット時間(tDS)は、チップ・イネーブル(/CE)の立ち上がりに対する入力データのセットアップ時間で、最小時間が規定される。

0044

レイアウト図5は、本発明に係る強誘電体メモリのレイアウト図である。アドレス(A3〜A14)、電源(Vcc)、ライト・イネーブル(/WE)、出力イネーブル(/OE)のボンディングパッドはチップの上辺に配置されている。アドレス(A0〜A2)、データ入出力(IO/0〜IO/7)、接地(Vss)、チップ・イネーブル(/CE)のボンディングパッドはチップの下辺に配置されている。

0045

メモリアレイFMARYは8つに分割されている。メモリアレイMARY0とメモリアレイMARY1の間に行デコーダX−Dec配置されている。メモリアレイMARY2とメモリアレイMARY3の間に行デコーダX−Dec配置されている。メモリアレイMARY4とメモリアレイMARY5の間に行デコーダX−Dec配置されている。メモリアレイMARY6とメモリアレイMARY7の間に行デコーダX−Dec配置されている。左側の4つのメモリアレイ(MARY0、MARY1、MARY2、MARY3)と右側の2つのメモリアレイ(MARY4、MARY5、MARY6、MARY7)との間には列デコーダY−Decが配置されている。

0046

《メモリアレイ及び基本動作図6は、本発明に係る強誘電体メモリのメモリアレイの回路図である。メモリアレイMARYは図4の各メモリアレイのうちの2つに分割された1つの一部に対応する。メモリアレイMARYは、ワード線WLと、ワード線WLと平行に配置されるプレート線PLと、ワード線WL及びプレート線PLと交差するように配置されるビット線対BL、/BL)と、ワード線WLとプレート線PLとビット線対(BL、/BL)との交差点に配置されるメモリセルMCとがマトリックス状に複数配置されて構成される。

0047

メモリセルMCは、2つのトランジスタ(Q1、Q2)と2つの強誘電体コンデンサ(C1、C2)とで構成される。このようなメモリセルは、2T2C(2Transistor−2Capacitance)構造のメモリセルと呼ばれている。2T2C構造のメモリセルは、2つの強誘電体コンデンサに対して排他的なデータを保持することで、強誘電体コンデンサの劣化に対して強く、データの読み出しを安定にしている。

0048

図7は、強誘電体メモリのメモリアレイの動作タイミング図である。以下に基本動作を説明する。

0049

(1)基本書き込み動作
共通入出力線(IO、IOB)に与えられた書き込みデータにより、列デコーダY−Decによって選択されたビット線BL、ビット線/BLが排他論理に固定される。ビット線BLが“High”レベル、ビット線/BLが“Low”レベルの場合について説明する。そして、行デコーダX−Decによって選択されたプレート線PLが“Low”レベルになる。

0050

次に、行デコーダX−Decによって選択されたワード線WLが“High”レベルになり、NチャネルMOSトランジスタQ1、Q2が導通状態になる。このとき、ビット線/BLに接続される強誘電体コンデンサC2は、プレート線PLとビット線/BLとが“Low”レベルになっているため分極反転を起こさず、現状のデータをそのまま保持する。しかし、ビット線BLに接続される強誘電体コンデンサC1は、プレート線PLが“Low”レベルでビット線BLが“High”レベルであるので、その方向で分極反転を起こす。従って、強誘電体コンデンサC1に対するデータの書き込みが行われる。

0051

次に、プレート線PLを“Low”レベルから“High”レベルに遷移させる。この動作によって、プレート線PLとビット線BLとが“High”レベルになっているため強誘電体コンデンサC1は先程の分極状態を保持する。一方、強誘電体コンデンサC2は、プレート線PLが“High”レベルでビット線/BLが“Low”レベルであるので、その方向で分極反転を起こす。この分極反転の方向は強誘電体コンデンサC1のそれとは反対方向となる。従って、強誘電体コンデンサC1のデータと排他論理のデータが強誘電体コンデンサC2に対して書き込まれる。このように、相反する方向に書き込むことのよって、読み出し時に比較的簡単にデータを判別することができる。

0052

最後に、ワード線WLを“Low”レベルにして、Nチャネル型MOSトランジスタQ1、Q2を遮断状態にすることで書き込みシーケンスは終了する。

0053

(2)基本読み出し動作
強誘電体コンデンサC1は、上(Nチャネル型MOSトランジスタQ1側)が“High”レベル、下(プレート線PL側)が“Low”レベルで分極され、強誘電体コンデンサC2は、上( Nチャネル型MOSトランジスタQ2側)が“Low”レベル、下(プレート線PL側)が“High”レベルで分極されている場合について説明する。

0054

まず、ビット線BLとビット線/BLとがグランド電位(“Low”レベル)にプリチャージされる。プリチャージ後、ビット線BLとビット線/BLとはハイインピーダンス状態にされる。

0055

次に、行デコーダX−Decによって選択されたプレート線PLを“Low”レベルにした後、行デコーダX−Decによって選択されたワード線WLを“High”レベルにし、Nチャネル型MOSトランジスタQ1、Q2を導通状態にする。これによって、強誘電体コンデンサC1、C2は両端子が“Low”レベルになり、強誘電体コンデンサC1、C2は分極状態を保持する。

0056

次に、プレート線PLを“Low”レベルから“High”レベルに遷移させる。この時、強誘電体コンデンサC1、C2から電荷が放出されるが、その放出される電荷量は、元々分極を起こしていた方向によって異なる。プレート線PL側が“Low”レベルに分極された強誘電体コンデンサC1の電荷量は、プレート線PL側が“High”レベルに分極された強誘電体コンデンサC2の電荷量よりも多い。それぞれ放出された電荷はビット線BL、ビット線/BLの電圧として現われる。この場合、強誘電体コンデンサC1の方が多くの電荷を放出するので、ビット線BLの電圧がビット線/BLの電圧よりも高くなる。

0057

ビット線BL、ビット線/BLに電圧が発生した時点でセンスアンプ制御信号SACによって、センスアンプSAを動作させ、ビット線BLの電圧とビット線/BLの電圧との差を増幅する。従って、ビット線BLは“High”レベルに、ビット線/BLは“Low”レベルになり、それぞれ共通入出力線IO、IOBに読み出される。

0058

以上が読み出しシーケンスであるが、このままでは強誘電体コンデンサC1、C2に蓄えられたデータが破壊されたままになるので、データを書き込む必要がある。

0059

これまでのシーケンスで、ビット線BLは“High”レベルに、ビット線/BLは“Low”レベルに、プレート線PLは“Low”レベルに、Nチャネル型MOSトランジスタQ1、Q2が導通状態になっている。従って、この状態で、強誘電体コンデンサC1に再書き込みが行われている。

0060

次に、プレート線PLを“Low”レベルから“High”レベルに遷移させる。これによって、強誘電体コンデンサC2のビット線/BL側は“Low”レベルに、プレート線PL側が“High”レベルになり、再書き込みが行われる。この時、強誘電体コンデンサC1は、プレート線PL側及びビット線BL側が“High”レベルになり、先程の分極状態を保持する。

0061

最後に、ワード線WLを“Low”レベルにして、Nチャネル型MOSトランジスタQ1、Q2を遮断状態にすることで読み出しシーケンスは終了する。

0062

ライトプロテクトの設定/解除方法図8図10は、本発明に係る強誘電体メモリのライトプロテクトの設定/解除方法の一実施の形態を示すシーケンス図である。

0063

図8は、チップ全体のライトプロテクトのシーケンスを示している。所定のアドレス($1823、$1820、$1822、$0418、$041B、$0419、$040A)への7サイクルのリードサイクルの実行で、ライトプロテクトの設定を行う。また、所定のアドレス($1823、$1820、$1822、$0418、$041B、$0419、$041A)への7サイクルのリードサイクルの実行で、ライトプロテクトの解除を行う。設定と解除は7サイクル目のアドレスのみが異なる。

0064

図9は、ブロックプロテクトの設定シーケンスを示している。所定のアドレス($1823、$1820、$1822、$0418、$041B、$0419、$041A)への7サイクルのリードサイクルの実行後、8サイクル目の所定のアドレス($040F)へのライトサイクルの実行で、ライトプロテクトの設定を行う。8サイクル目のライトサイクルのデータ入出力(I/O0〜I/O7)の入力データによって、ライトプロテクト設定ブロックが設定される。

0065

図10は、ブロックプロテクトの再設定シーケンスを示している。所定のアドレス($1823、$1820、$1822、$0418、$041B、$0419、$041A)への7サイクルのリードサイクルの実行後、8サイクル目の所定のアドレス($040F)へのリードサイクルの実行で、ライトプロテクトの再設定を行う。8サイクル目のリードサイクルよって、ライトプロテクト再設定ブロックが設定される。すなわち、先のライトプロテクト設定シーケンスによってメモリアレイFMARYに記憶されているブロックプロテクトデータがラッチに読み出されて、再設定される。

0066

強誘電体メモリFMEMは、8つのブロックに分割されている。図11は、ブロック番号と上位3ビットアドレス(A14、A13、A12)との関係及びブロック番号とデータ入出力I/Oの番号との関係を示している。8サイクル目のライトサイクルの8ビットのデータのそれぞれが8つのブロックのライトプロテクトの設定/解除に対応する。データ入出力I/O0〜I/O7がそれぞれブロック0〜ブロック7に対応する。“1”がライトプロテクトの設定を表わし、“0”がライトプロテクトの解除を表わす。

0067

図12は、本発明に係る強誘電体メモリのメモリアドレス空間を示している。ブロック0が下位アドレス側で、ブロック7が上位アドレス側である。各ブロックは4KBの容量である。図13は、ブロックプロテクトの設定シーケンスの8サイクル目にデータ入出力I/Oに入力されたデータの例を示す。I/O0、I/O1、I/O7が“1”になっている。これに対応して、図12のメモリアドレス空間のブロック0、ブロック1、ブロック7がライトプロテクトされる。

0068

図8図10のライトプロテクトの設定/解除のシーケンスに必要なリードサイクル又はライトサイクルは、CPUが所定のプログラムを実行することによって行われる。前記プログラムは、システム立ち上げ用のブートプログラムの一部に入っている。図14は、ブートプログラムが強誘電体メモリFMEMとは別のブートROMに格納される場合のシステムを示している。図15は、ブートプログラムが強誘電体メモリFMEM内に別のシステム(パーソナルコンピュータ等)で書き込まれた後、本システムに強誘電体メモリFMEM挿入した場合のシステムを示している。

0069

《ライトプロテクトの全体構成》図16は、本願発明に係るライトプロテクトのブロック図である。図16に示されるように、強誘電体メモリFMEMの全体(全ビット)をライトプロテクトするのか、一部だけのブロックプロテクトなのか、プロテクト無しかを検出するコマンド検出回路CDCと、コマンド検出回路CDCの出力に従って動作状態を決める動作状態保持回路OSHCと、プロテクトする領域を記憶しておくプロテクトアドレス保持回路PAHCと、アクセスされたアドレスをデコードするアドレスデコーダADECと、アクセスされたアドレスがプロテクトされている領域にあるかどうかを判定するアドレス比較回路ACCと、アドレスがプロテクトされている領域でプロテクト状態にある場合に書き込みを禁止するライトプロテクト回路WPCからなる。

0070

コマンド検出回路CDCはコマンドを検出した場合出力S1を出し、動作状態保持回路OSHCの状態を変える。アドレス比較回路ACCはプロテクトアドレスの情報S3とアドレスデコーダADECの出力S4とを比較して、比較結果S5を出力する。ライトプロテクト回路WPCは動作状態保持回路OSHCの出力S2に従い、比較結果S5が“High”レベルの場合書き込みを制御する。

0071

《コマンド検出回路及び動作状態保持回路》図17は、コマンド検出回路CDC及び動作状態保持回路OSHCの詳細ブロック図である。図17に示すように、コマンド検出回路CDCは入力アドレスをデコードするコマンドアドレスデコーダCDECと、強誘電体メモリFMEMの外部仕様で決められた固定アドレス($1823、$1820、$1822、$0418、$041B、$0419、$041A等)を保持する固定アドレス保持回路FAHCと、コマンドアドレスデコーダCDECの出力と固定アドレス保持回路の出力を比較するアドレス比較回路CMPと、コマンドアドレスの入力順番を検査するコマンドシーケンス検出回路CSDCとで構成される。固定アドレスと入力アドレスを比較し一致した場合は、アドレス比較回路CMPは信号SQ1、SQ2、SQ3、SQ4、SQ5、SQ6、SQ7E、SQ7D、SQ8のうちの1つを“High”レベルにする。信号SQ1は、入力アドレスが$1823の場合“High”レベルになる。信号SQ2は入力アドレスが$1820の場合“High”レベルになる。信号SQ3は、入力アドレスが$1822の場合“High”レベルになる。信号SQ4は、入力アドレスが$0418の場合“High”レベルになる。信号SQ5は、入力アドレスが$041Bの場合“High”レベルになる。信号SQ6は、入力アドレスが$0419の場合“High”レベルになる。信号SQ7Eは、入力アドレスが$041Aの場合“High”レベルになる。信号SQ7Dは、入力アドレスが$040Aの場合“High”レベルになる。信号SQ8は、入力アドレスが$040Fの場合“High”レベルになる。

0072

これらの信号はコマンドシーケンス検出回路CSDCの8段のシフトレジスタ入力信号となる。シフトレジスタSR1の出力と信号SRQ2とが論理積をとられてシフトレジスタSR2に入力される。シフトレジスタSR2の出力と信号SRQ3とが論理積をとられてシフトレジスタSR3に入力される。シフトレジスタSR3の出力と信号SRQ4とが論理積をとられてシフトレジスタSR4に入力される。シフトレジスタSR4の出力と信号SRQ5とが論理積をとられてシフトレジスタSR5に入力される。シフトレジスタSR5の出力と信号SRQ6とが論理積をとられてシフトレジスタSR6に入力される。シフトレジスタSR6の出力と信号SR7Eとが論理積をとられてシフトレジスタSR7Eに入力される。シフトレジスタSR6の出力と信号SR7Dとが論理積をられてシフトレジスタSR7Dに入力される。シフトレジスタSR7Dの出力と信号SR8とが論理積をとられてシフトレジスタSR8に入力される。これらのシフトレジスタによって入力されたアドレスのシークエンスがチェックされる。入力されたアドレスのシークエンスがすべて一致した場合そのシークエンスに従って、出力であるライトプロテクトイネーブル信号SQE、ディスエーブル信号SQD、ブロックプロテクト信号SQBを出力する。

0073

動作状態保持回路OSHCは2つのラッチL1、L2より構成され、ライトプロテクトイネーブル信号SQE、ディスエーブル信号SQD、ブロックプロテクト信号SQBによりラッチL1、L2の状態を変える。このラッチは次のコマンドが入力されるまで、ライトプロテクトの動作のモードを保持する。現在の動作モードはラッチL1の出力WPEとラッチL2の出力WPBとで表わされる。WPEが“High”レベルの場合は強誘電体メモリFMEM全体がライトプロテクトされる状態を示す。WPBが“High”レベルの場合は強誘電体メモリFMEMの一部のブロックがライトプロテクトされうる状態を示す。電源投入時は図20に示される電源検出回路VDCからの信号PORによりラッチL1がセットされ、全ビットプロテクト状態にされ、書き込みを禁止した状態にされる。

0074

《プロテクトアドレス保持回路及びライトプロテクト回路》図18は、プロテクトアドレス保持回路PAHC、アドレスデコーダADEC、アドレス比較回路ACC、ライトプロテクト回路WPC等の回路図である。図18には、前記回路以外に、共通入出力線IO、IOB、センスアンプSA、メモリアレイMARY、行デコーダX−Dec、列デコーダY−Dec、メインアンプMA、出力回路OC、入力回路ICが示されている。強誘電体メモリFMEMの入出力データは8ビット構成であるので、共通入出力線IO、IOB、メインアンプMA、出力回路OC、入力回路IC等はそれぞれ8つある。また、メモリアレイMARYも複数有り、各メモリアレイMARYは、複数のビット線対を有し、それに対応してセンスアンプSA及びカラムスイッチYSWが接続される。しかし、図面が複雑になるのを避けるため、図18では、1ビットのみを示している。

0075

プロテクトアドレス保持回路PAHCは、8つの不揮発性メモリ(強誘電体メモリ)と8つのラッチPALとからなっている。不揮発性メモリはチップ内部で特殊なアドレスを持っており、ブロックプロテクトのコマンドアドレスシークエンスで8サイクル目になると、信号SQBにより通常の行デコーダY−Decからこのアドレスへの切り替えが行われる。この8サイクル目がリードサイクルである場合(図10のブロックプロテクトの再設定シーケンス)は、この特別な番地のメモリセルがアクセスされ、このメモリセルの情報が読み出され、共通入出力線IO、IOBを通して、ラッチ制御信号LACのタイミングでラッチPALへ情報がコピーされる。

0076

また、ブロックプロテクトのシークエンスで8サイクル目がライトサイクルの場合(図9のブロックプロテクトの設定シーケンスの場合)はデータ入出力端子(InputData)から通常のライトサイクルと同じように新規のデータがこの特別番地のメモリセルへ書き込まれる。また、このサイクル終了時にラッチ制御信号LACにより同じデータがラッチPALにも書き込まれる。書き込まれる8ビットのデータは各ビットが8つの領域(ブロック)に対応しており、“1”(“High”レベル)の場合は対応するブロックがライトプロテクトされることを意味する。なお、電源投入後は、8つのラッチPALは“High”レベルにセットされ、全ブロックがライトプロテクトされる。従って、電源投入後は図10に示すようなブロックプロテクトの再設定シーケンスが必要である。また、8つの不揮発性メモリ(強誘電体メモリ)は、半導体メーカから出荷される時は、“0”にクリアされている。

0077

プロテクトアドレス保持回路PAHCの8ビットの出力S3は、3ビットのアドレスA12−A14をデコードするアドレスデコーダADECの出力S4とアドレス比較回路ACCにより比較され、一致したアドレスがある場合は1ビットの出力結果S5が“High”レベルになる。このアドレス比較回路ACCによる比較は、デコード済みのラッチPALの出力信号S3とアドレス(A12−A14)のデコード信号の比較であるため、高速に行うことができる。

0078

ライトプロテクト回路WPCでは、内部書き込み信号WE0と動作状態保持回路OSHCの出力S2(WPE、WPB)とコマンド検出回路CDCの出力S1(SQB)より書き込みデータの入力を制御するスイッチ回路SW1のコントロール信号である書き込み許可信号WE1を生成する。書き込み許可信号WE1は“High”レベルの場合、スイッチ回路SW1は導通状態になり、入力回路ICからの入力データが共通入出力線IO、IOBに入力される。

0079

書き込み制御回路WCは、チップ・イネーブル信号/CEとライト・イネーブル信号/WEに基づいて内部書き込み信号WE0を生成する。チップ・イネーブル信号/CEとライト・イネーブル信号/WEが共に“Low”レベルで、かつ書き込み禁止の判定結果Fが出力されるタイミングより遅いタイミングで内部書き込み信号WE0が“High”レベルになるようにしている。WPBとアドレス比較回路の出力がS5とが“High”レベルでの場合、Fが“High”レベルになり、内部書き込み信号WE0はディスエーブルされる。また、WPEが“High”レベルでの場合も、内部書き込み信号WE0はディスエーブルされる。その結果、書き込み許可信号WE1は“Low”レベルに保たれる。このため外部からの入力データ(InputData)はスイッチ回路SW1でカットされ、内部はリード動作と同じ状態を保つ。なお、スイッチ回路SW1の代わりにカラムスイッチYSWを制御することによっても入力データ(InputData)はカットされる。すなわち、書き込み許可信号WE1をWE1´に接続することによって、制御信号DECを“Low”レベルにし、入力データ(InputData)をメモリアレイに入力することを禁止することができる。このため、外部からは書き込みが禁止されているように働く。この方法によりメモリアレイをリード動作に保ちながら書き込みを禁止でき、リードによるデータの再書き込みでデータが保証される。

0080

なお、ブロックプロテクトのシーケンスの8サイクル目がライトサイクルの場合は、SQBが“High”レベルになり、書き込み許可信号WE1が“High”レベルなる。また、 SQBが“High”レベルになると、プロテクトアドレス保持回路PAHCの不揮発性メモリセルと共通入出力線IO、IOBとが接続され、書き込みができるようになる。

0081

コマンド検出回路CDCと動作状態保持回路OSHCとは、図5に示したレイアウト図のチップの上辺に側(メモリアレイMARY0、MARY4の上)に配置される。また、プロテクトアドレス保持回路PAHC、アドレスデコーダADEC、アドレス比較回路ACC及びライトプロテクト回路WPCは、図5に示したレイアウト図のチップの下辺に側(メモリアレイMARY3、MARY8の下)に配置される。なお、プロテクトアドレス保持回路PAHCの不揮発性メモリはメモリアレイ(MARY0、MARY1、MARY2、MARY3、MARY4、MARY5、MARY6、MARY7)内に配置される。これは、通常のメモリアレイと行デコーダX−Dec等が共通に使用できるからである。

0082

また、プロテクトアドレス保持回路PAHCのラッチPALとアドレス比較回路ACCとアドレスデコーダADECとがチップの下辺側に配置することで、ライトプロテクトのアドレス領域のアクセスか否かの判定が最小の遅延時間で行える。

0083

さらに、チップの下側にはデータ入出力端子が配置されるため、メインアンプMA及び出力回路OCもチップの下側に配置する。従って、共通入出力線I0、IOBがチップの下辺に配置されるので、ラッチPALをチップの下辺に配置すると、チップの上辺に配置するより配線本数が削減できる。これは、チップの上辺にはアドレスの配線が多数配置されるため、共通入出力線I0、IOBをチップの上辺に引き出すとその分配線数が増大する。また、アドレス(A0、A1、A2)の端子周辺では、メインアンプMA及び出力回路OCのような比較的大きな回路がないため、空きスペースができる。そこに、プロテクトアドレス保持回路PAHCのラッチPALとアドレス比較回路ACCとアドレスデコーダADECとを配置することで、チップ面積の増大を最小限に抑えて、ライトプロテクト機能が付加できる。

0084

図19は、ブロックプロテクトが設定されたブロックへのライトサイクルが実行された場合の図18に示される各信号の波形を示している。

0085

チップ・イネーブル信号/CEが“Low”レベルになると、内部チップ・イネーブル信号CE0が“High”レベルになる。その結果、アドレス比較回路ACCの出力S5が有効になる(“High”レベルになる)。ブロックプロテクト状態であるので、WPBが“High”レベルに固定されている。従って、アドレス比較回路ACCの出力S5が“High”レベルになると、信号Fは“Low”レベルから“High”レベルに遷移する。その結果、内部書き込み信号WE0が“High”レベルになっても、書き込み許可信号WE1は“Low”レベルを保つ。なお、図19の書き込み許可信号WE1、共通入出力線IO、IOB及びビット線BL、BKBのタイミング波形の点線で示してある部分は、信号Fが“Low”レベルであれば、このタイミングでそれぞれ信号が変化することを示している。

0086

一方、行デコーダX−Decで選択されたワード線WL及びプレート線PLが“High”レベルなり、メモリセルMCの内容がビット線BL、BLBに読み出される。センスアンプ制御信号SACが“High”レベルになって、ビット線BL、BLBの信号がセンスアンプSAで増幅される。このとき、メモリセルMC内容は破壊される。しかし、センスアンプSAによって、再書き込みが行われる。プレート線PLが“High”レベルのとき、一方の強有電体コンデンサに再書き込みが行われ、プレート線PLが“Low”レベルのとき、他方の強有電体コンデンサに再書き込みが行われる。

0087

書き込み許可信号WE1が“Low”レベルであるので、入力データ(InputData)は、スイッチSW1で共通入出力線IO、IOBに入力されることを阻止される。従って、共通入出力線IO、IOBは、メモリアレイMARYから読み出されたレベルを保持する。

0088

チップ・イネーブル信号/CEが“High”レベルになると、内部チップ・イネーブル信号CE0が“Low”レベルになる。その結果、アドレス比較回路ACCの出力S5が無効になる(“Low”レベルになる)。また、内部書き込み信号WE0も“Low”レベルになる。従って、アドレス比較回路ACCの出力S5が“Low”レベルになると、信号Fは“Low”レベルになる。

0089

《電源電圧検出回路》図20は、電源電圧検出回路の一実施の形態を示す図である。電源電圧検出回路VDCは、電圧検出回路VDとパルス発生回路PGとで構成される。図21に示すように、電圧検出回路VDは、電源電圧が所定の電圧(Threshold Voltage)より高い場合、信号PDを“High”レベルにする。また、パルス発生回路PGは、インバータ回路遅延回路(Delay )及び論理積回路とで構成され、信号PDが“Low”レベルから“High”レベルに変化したとき、一定幅のパルスPORを発生する。すなわち、電源電圧検出回路VDCは、電源投入を検出する回路である。

0090

《変形例》図22は、本発明に係る強誘電体メモリのライトプロテクト回路の変形例の回路図である。電源投入後ブロックライトプロテクトの再設定シーケンスを実行することなく、ブロックプロテクトデータがプロテクトアドレス保持回路PAHCの不揮発性メモリからラッチPALに設定することができる回路である。すなわち、ブロックライトプロテクトの再設定シーケンスの8サイクル目のリードサイクルを電源投入後強誘電体メモリFMEM内部で自動的に行うものである。

0091

電源電圧検出回路VDCは、図20と同一のものである。疑似内部チップイネーブル生成回路CEPORGは、電源投入を知らせるパルス信号PORを受けて、内部チップイネーブル信号CEOを生成するたの信号CEPORBを生成する。図23及び図24に示すように、パルス信号PORが“High”レベルになるとフリップフロップFFがセットされ、信号CEPORBが“Low”レベルになる。2つの遅延回路(Delay)、インバータ回路及び論理和回路によって、信号CEPORBの“High”レベルから“Low”レベルに変化する立ち下がりエッジ検出回路を形成して、所定の時間遅れたパルス信号EOCBを生成する。パルス信号EOCBが“Low”レベルになると、フリップフロップFFをリセットされ、信号CEPORBが“High”レベルになる。チップ・イネーブル信号/CEと電圧検出回路の出力PDの反転信号とで論理和をとられ信号と、信号CEPORBとはNAND回路に入力され、内部チップイネーブル信号CE0を生成する。

0092

信号CEPORBは、チップ制御回路(Chip Control)に入力され、疑似的にリードサイクルに必要な制御信号(Read Cycle Controls)を生成する。すなわち、図18のプロテクトアドレス保持回路PAHCの不揮発性メモリを読み出すのに必要なアドレス及び制御信号を発生する。また、信号CERORBの反転信号は、図17の信号SQBと論理和をとって信号SQB´を生成する。信号SQB´は図18の信号SQBの代わりに使用される。

0093

これによって、電源投入後ブロックライトプロテクトの再設定シーケンスを外部から実行することなく、ブロックライトプロテクトの再設定ができるので強誘電体メモリFMEMの使い勝ってがよくなる。

0094

本実施の形態では、書き込みを禁止するのはライト・イネーブル信号/WEを内部でディスエーブルにすることによって行い、メモリアレイMARYが選択されてからワード線WLを立ち上げ、ビット線BL、BLBの信号を増幅するまでは書き込み禁止のライトサイクルでもリードサイクルと同じように行う。このためワード線PLの立ち上がり後に書き込み禁止ができるようになり、書き込み禁止領域のライトサイクルの高速性を失わず図4タイミング規定でも書き込み禁止を実現できる。

0095

本実施の形態では、プロテクトアドレス保持回路PAHCを不揮発性メモリとラッチPALで構成した回路としている。新規にライトプロテクトするのブロックを設定する場合は同一ライトサイクルでデータを不揮発性メモリとラッチPALの両方に書き込む。これにより、アクセスされたアドレスが書き込み禁止領域にあるかどうかのチェックは不揮発性メモリの情報を読まず、ラッチPALの出力とプロテクトブロックに対応する上位アドレスのデコード結果を比較することで行い、全アドレスのデコードより速い時間で判定が可能となる。また不揮発性メモリをメモリアレイMARYの一部に追加することで、プロテクトアドレスの新規設定を通常のライトサイクルと同じ方法で行うことができ、書き込み禁止領域の設定情報を不揮発にすることができる。

0096

電源投入後は不揮発性メモリの情報をラッチPALに入れる必要が生じるが、本実施の形態ではブロックプロテクトのシーケンスの8サイクル目でアドレスを内部で切り替え、この不揮発性メモリセルの読み出しサイクルとすることで、電源投入後に自然にラッチPALに書き込み禁止領域のアドレス情報をセットすることができる。

0097

これによって、汎用の単体SRAMや疑似SRAMと同様な高速書き込みができ、書き込み禁止領域の可変なRAM/ROM一体のメモリが実現できる。

0098

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはいうまでもない。例えば、メモリセルは、2T2C構造でなく、ダイナミックRAMと同様な1T 1C 構造のものであっても良い。1T 1C 構造のメモリセルを使用した場合、汎用DRAMと同様に大容量化が可能になる。ライトプロテクトするブロックの指定は、データ入出力I/Oから入力されるデータに1対1対応して指定したが、データ入出力I/Oから入力されるデータをデコードして対応させてもよい。この場合、分割ブロック数がデータ入出力I/Oの数より多くなっても指定が可能になる。特定のアドレスの組合せでリードサイクルを実施することで、プロテクトシーケンスを行ったが、従来技術1のEEPROMのように特定のアドレスとデータの組合せを3回(3バイト)入力することによって、プロテクションモードに入り、特定のアドレスとデータの組合せを6回(6バイト)入力することによって、プロテクションモードが解除されるようにしてもよい。この場合、入力端子を1本増加させ、この端子が所定の状態の場合は、解除シーケンスの次に新規にブロックプロテクトを設定するか、ブロックプロテクトの再設定を行う。この場合、EEPROMとピン配置を合わせるとよい。

発明の効果

0099

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

0100

すなわち、複数のブロック単位で書き込み禁止/許可の設定が可能になり、書き換え保護のかかったROM部とRAM部とが自由に設定できる。また、書き込み禁止/許可の設定が複雑であるため、システムの暴走等による誤設定が防止できる。

0101

ワード線の立ち上がり後に書き込み禁止ができるようになり、書き込み禁止領域のライトサイクルの高速性を失わずに書き込み禁止を実現できる。

0102

アクセスされたアドレスが書き込み禁止領域にあるかどうかのチェックは不揮発性メモリの情報を読まず、ラッチの出力とプロテクトブロックに対応する上位アドレスのデコード結果を比較することで行い、全アドレスのデコードより速い時間で判定が可能となる。また不揮発性メモリをメモリアレイの一部に追加することで、プロテクトアドレスの新規設定を通常のライトサイクルと同じ方法で行うことができ、書き込み禁止領域の設定情報を不揮発にすることができる。

0103

電源投入後は不揮発性メモリの情報をラッチに入れる必要が生じるが、ブロックプロテクトの再設定シーケンスの一部をこの不揮発性メモリセルの読み出しサイクルとすることで、電源投入後に自然にラッチに書き込み禁止領域のアドレス情報をセットすることができる。

0104

汎用の単体SRAMや疑似SRAMと同様な高速書き込みができ、書き込み禁止領域の可変なRAM/ROM一体のメモリが実現できる。

図面の簡単な説明

0105

図1強誘電体メモリのブロック図である。
図2強誘電体メモリのピン配置図である。
図3強誘電体メモリのリードサイクルのタイミング図である。
図4強誘電体メモリのライトサイクルのタイミング図である。
図5強誘電体メモリのレイアウト図である。
図6強誘電体メモリのメモリアレイの回路図である。
図7強誘電体メモリのメモリアレイの動作タイミング図である。
図8強誘電体メモリのライトプロテクションの設定/解除方法の一部を示すシーケンス図である。
図9強誘電体メモリのブロックプロテクトの設定方法を示すシーケンス図である。
図10強誘電体メモリのブロックプロテクトの再設定方法を示すシーケンス図である。
図11強誘電体メモリの書き換え禁止領域の設定方法を示す図である。
図12強誘電体メモリのメモリアドレス空間を示す図である。
図13強誘電体メモリの図12に対応する書き換え禁止の設定方法を示す図である。
図14強誘電体メモリのライトプロテクトの設定/解除を行うためのプログラムが格納される場所を示す図である。
図15強誘電体メモリのライトプロテクトの設定/解除を行うためのプログラムが格納される場所の他の例を示す図である。
図16強誘電体メモリのライトプロテクト回路のブロック図である。
図17強誘電体メモリのライトプロテクト回路の一部の回路図である。
図18強誘電体メモリのライトプロテクト回路の他の一部の回路図である。
図19強誘電体メモリのライトプロテクト回路のタイミング図である。
図20強誘電体メモリの電源検出回路の回路図である。
図21図20の電源検出回路のタイミング波形を示す図である。
図22強誘電体メモリのライトプロテクト回路の変形例の回路図である。
図23図22の疑似内部チップイネーブル発生回路の回路図である。
図24図22及び図23の回路図のタイミング波形を示す図である。

--

0106

FMEM強誘電体メモリ
FMARYメモリアレイ
RDEC行デコーダ
CDEC列デコーダ
IOL I/Oラッチ
RAL行アドレス・ラッチ
CAL列アドレス・ラッチ
CLBP制御論理及びブロック・プロテクト回路
MARY0 メモリアレイ
MARY1 メモリアレイ
MARY2 メモリアレイ
MARY3 メモリアレイ
MARY4 メモリアレイ
MARY5 メモリアレイ
MARY6 メモリアレイ
MARY7 メモリアレイ
X−Dec 行デコーダ
Y−Dec 列デコーダ
MARY メモリアレイ
WLワード線
PLプレート線
(BL、/BL)ビット線対
MCメモリセル
Q1トランジスタ
Q2 トランジスタ
C1強誘電体コンデンサ
C2 強誘電体コンデンサ
SAセンスアンプ
SAC センスアンプ制御信号
IO 共通入出力線
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