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技術 半導体集積回路のノイズ信頼性検証方法及び検証システ ム

出願人 日本電気株式会社
発明者 村井修三
出願日 1996年9月24日 (24年5ヶ月経過) 出願番号 1996-251687
公開日 1998年4月14日 (22年10ヶ月経過) 公開番号 1998-096762
状態 特許登録済
技術分野 CAD ICの設計・製造(配線設計等) 電子回路の試験 電子回路の試験 個々の半導体装置の試験
主要キーワード 動作パタン 設計箇所 同期式回路 入力パタン 過渡解析 STEP レイアウトデザイン 容量計算
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1998年4月14日)のものです。
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図面 (11)

課題

CMOS の同期式回路設計情報に対してノイズの影響で回路誤動作を引き起こす設計箇所高速かつ確実に特定する。

解決手段

部分回路網検出手段11は、設計情報で示される被検証回路トランジスタレベルネットリストに相当する情報から部分回路のネットリストの情報を検出する。最大抵抗計算手段12は、検出された部分回路のネットリストの情報から部分回路が動作する際の最大抵抗を計算する。負荷容量計算手段13は、部分回路のネットリストの情報から部分回路の負荷容量を計算する。時定数計算手段14は、最大抵抗と負荷容量から部分回路の時定数を計算する。エラー判定手段は、計算された時定数がノイズに対して許容される時定数の制限値満足していない部分回路を求める。

概要

背景

従来、この種の半導体集積回路ノイズ信頼性検証方法乃至検証システムは、回路が受けるノイズによる誤動作を抑制する為に設計段階において、回路シミュレータやより高速遅延シミュレータによって回路がノイズを受ける場合のシミュレーションを行い、ノイズによって誤動作することのないように設計を行っていた。具体的には、回路の入力端子テストパタンを与え、ノイズの発生を考慮したシミュレーションを行い、回路の出力端子に出力される値が、正常な場合に得られる期待値と一致するかどうかを検証していた。もし、出力の値が期待値と一致しない場合には、ノイズの影響によって回路の論理状態が変更されてしまったことを意味する。このような場合には、設計者はそのテストパタンから、ノイズの影響を受けたと考えられる回路の部分を特定し、ノイズによって誤動作しないように設計変更を行っていた。このことは、たとえば、『1989年、ASICデザインハンドブック、株式会社サイエンスフォーラム、182 頁』、『1987年、LSI設計製作技術、株式会社電気書院、147 頁』に示されている。

概要

CMOS の同期式回路設計情報に対してノイズの影響で回路の誤動作を引き起こす設計箇所を高速かつ確実に特定する。

部分回路網検出手段11は、設計情報で示される被検証回路トランジスタレベルネットリストに相当する情報から部分回路のネットリストの情報を検出する。最大抵抗計算手段12は、検出された部分回路のネットリストの情報から部分回路が動作する際の最大抵抗を計算する。負荷容量計算手段13は、部分回路のネットリストの情報から部分回路の負荷容量を計算する。時定数計算手段14は、最大抵抗と負荷容量から部分回路の時定数を計算する。エラー判定手段は、計算された時定数がノイズに対して許容される時定数の制限値満足していない部分回路を求める。

目的

本発明の目的は、大規模な半導体集積回路の設計段階において、ノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を高速かつ網羅的に検証出来る確実で信頼性のある検証方法ならびに検証システムを提供することにある。

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

ハンドクラフト設計手法におけるCMOSの同期式回路設計情報に対してノイズの影響で回路誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、前記設計情報で示される被検証回路部分回路時定数を求め、求められた前記時定数が予め許容される時定数の制限値違反している前記部分回路を求めることを特徴とする半導体集積回路のノイズ信頼性検証方法。

請求項2

ハンドクラフト設計手法におけるCMOSの同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、前記設計情報で示される被検証回路の部分回路の出力波形鈍りの最大値を求め、求められた前記出力波形鈍りの最大値が予め許容される波形鈍りの制限値に違反している前記部分回路を求めることを特徴とする半導体集積回路のノイズ信頼性検証方法。

請求項3

ハンドクラフト設計手法におけるCMOSの同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、以下のステップ(a)乃至(e)を有することを特徴とする半導体集積回路のノイズ信頼性検証方法。(a) 前記設計情報で示される被検証回路のトランジスタレベルネットリストに相当する情報から部分回路のネットリストの情報を検出する。(b) 前記部分回路のネットリストの情報から部分回路が動作する際の最大抵抗を計算する。(c) 前記部分回路のネットリストの情報から部分回路の負荷容量を計算する。(d) 前記最大抵抗と前記負荷容量から前記部分回路の時定数を計算する。(e) 計算された前記時定数がノイズに対して許容される時定数の制限値を満足していない前記部分回路を求める。

請求項4

ハンドクラフト設計手法におけるCMOSの同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、以下のステップ(a)乃至(d)を有することを特徴とする半導体集積回路のノイズ信頼性検証方法。(a) 前記設計情報で示される被検証回路のトランジスタレベルのネットリストに相当する情報から部分回路のネットリストの情報を検出する。(b) 前記部分回路のネットリストの情報から部分回路の出力波形鈍りが最も大きくなる前記部分回路の入力パタンを求める。(c) 前記部分回路のネットリストの情報と前記入パタンの情報から過渡解析を行い、前記部分回路の出力波形鈍りの最大値を求める。(d) 求められた前記出力波形鈍りの最大値がノイズに対して許容される波形鈍りの制限値を満足していない前記部分回路を求める。

請求項5

ハンドクラフト設計手法におけるCMOSの同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証するシステムであって、以下の手段(a)乃至(e)を有することを特徴とする半導体集積回路のノイズ信頼性検証システム。(a) 前記設計情報で示される被検証回路のトランジスタレベルのネットリストに相当する情報から部分回路のネットリストの情報を検出する部分回路網検出手段と、(b) 検出された前記部分回路のネットリストの情報から前記部分回路が動作する際の最大抵抗を計算する最大抵抗計算手段と、(c) 前記部分回路のネットリストの情報から前記部分回路の負荷容量を計算する負荷容量計算手段と、(d) 前記最大抵抗と前記負荷容量から前記部分回路の時定数を計算する時定数計算手段と、(e) 計算された前記時定数がノイズに対して許容される時定数の制限値を満足していない前記部分回路を求めるエラー判定手段。

請求項6

ハンドクラフト設計手法におけるCMOSの同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証するシステムであって、以下の手段(a)乃至(d)を有することを特徴とする半導体集積回路のノイズ信頼性検証システム。(a) 前記設計情報で示される被検証回路のトランジスタレベルのネットリストに相当する情報から部分回路のネットリストの情報を検出する部分回路網検出手段と、(b) 検出された前記部分回路のネットリストの情報から前記部分回路の出力波形鈍りが最も大きくなる前記部分回路の入力パタンを求める入力パタン生成手段と、(c) 前記部分回路のネットリストの情報と前記入力パタンの情報から過渡解析を行い、前記部分回路の出力波形鈍りの最大値を求める過渡解析手段と、(d) 求められた前記出力波形鈍りの最大値がノイズに対して許容される波形鈍りの制限値を満足していない前記部分回路を求めるエラー判定手段。

技術分野

0001

本発明は、半導体集積回路ノイズ信頼性検証方法及び検証システムに関し、特に CMOS (Complementary Metal Oxide Semiconductor)の同期式回路(SynchronousCircuit) のハンドクラフト設計手法トランジスタベースレイアウト設計)における設計情報に対して、ノイズの影響で回路誤動作を引き起こす波形鈍り(Slew Rate) の大きい設計箇所を検証する半導体集積回路のノイズ信頼性検証方法及び検証システムに関する。

背景技術

0002

従来、この種の半導体集積回路のノイズ信頼性検証方法乃至検証システムは、回路が受けるノイズによる誤動作を抑制する為に設計段階において、回路シミュレータやより高速遅延シミュレータによって回路がノイズを受ける場合のシミュレーションを行い、ノイズによって誤動作することのないように設計を行っていた。具体的には、回路の入力端子テストパタンを与え、ノイズの発生を考慮したシミュレーションを行い、回路の出力端子に出力される値が、正常な場合に得られる期待値と一致するかどうかを検証していた。もし、出力の値が期待値と一致しない場合には、ノイズの影響によって回路の論理状態が変更されてしまったことを意味する。このような場合には、設計者はそのテストパタンから、ノイズの影響を受けたと考えられる回路の部分を特定し、ノイズによって誤動作しないように設計変更を行っていた。このことは、たとえば、『1989年、ASICデザインハンドブック、株式会社サイエンスフォーラム、182 頁』、『1987年、LSI設計製作技術、株式会社電気書院、147 頁』に示されている。

発明が解決しようとする課題

0003

上述した従来技術は、大規模な回路に対して網羅的な検証を行う場合には、膨大なテストパタンの作成と膨大なシミュレーション時間が必要となり、現実的に網羅的な検証を行うことは不可能であり、限られたテストパタンによる検証を行わざるをえず、その結果、テストパタンとして用意されていなかった条件において、ノイズの影響を受けて回路が誤動作してしまうという問題があった。

0004

本発明の目的は、大規模な半導体集積回路の設計段階において、ノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を高速かつ網羅的に検証出来る確実で信頼性のある検証方法ならびに検証システムを提供することにある。

0005

波形鈍りの大きい設計箇所がノイズの影響を受けると遅延時間が著しく増加する。これによって、クロック周期内に正しい論理転送が出来なくなり、誤動作の原因となる。本発明によって波形鈍りの大きい設計箇所を網羅的に求め、適切な設計変更を行うことにより、ノイズの影響により回路が誤動作することのない信頼性の高い半導体集積回路を設計することが出来る。

課題を解決するための手段

0006

第1の発明は、ハンドクラフト設計手法におけるCMOS の同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、前記設計情報で示される被検証回路部分回路時定数を求め、求められた前記時定数が予め許容される時定数の制限値違反している前記部分回路を求めることを特徴とする。

0007

また、第2の発明は、ハンドクラフト設計手法におけるCMOS の同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、前記設計情報で示される被検証回路の部分回路の出力波形鈍りの最大値を求め、求められた前記出力波形鈍りの最大値が予め許容される波形鈍りの制限値に違反している前記部分回路を求めることを特徴とする。

0008

また、第3の発明は、ハンドクラフト設計手法におけるCMOS の同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、以下のステップ(a)乃至(e)を有することを特徴とする。
(a) 前記設計情報で示される被検証回路のトランジスタレベルネットリストに相当する情報から部分回路のネットリストの情報を検出する。
(b) 前記部分回路のネットリストの情報から部分回路が動作する際の最大抵抗を計算する。
(c) 前記部分回路のネットリストの情報から部分回路の負荷容量を計算する。
(d) 前記最大抵抗と前記負荷容量から前記部分回路の時定数を計算する。
(e) 計算された前記時定数がノイズに対して許容される時定数の制限値を満足していない前記部分回路を求める。

0009

また、第4の発明は、ハンドクラフト設計手法におけるCMOS の同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証する方法であって、以下のステップ(a)乃至(d)を有することを特徴とする。
(a) 前記設計情報で示される被検証回路のトランジスタレベルのネットリストに相当する情報から部分回路のネットリストの情報を検出する。
(b) 前記部分回路のネットリストの情報から部分回路の出力波形鈍りが最も大きくなる前記部分回路の入力パタンを求める。
(c) 前記部分回路のネットリストの情報と前記入パタンの情報から過渡解析を行い、前記部分回路の出力波形鈍りの最大値を求める。
(d) 求められた前記出力波形鈍りの最大値がノイズに対して許容される波形鈍りの制限値を満足していない前記部分回路を求める。

0010

さらに、第5の発明は、ハンドクラフト設計手法におけるCMOS の同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証するシステムであって、以下の手段(a)乃至(e)を有することを特徴とする。
(a) 前記設計情報で示される被検証回路のトランジスタレベルのネットリストに相当する情報から部分回路のネットリストの情報を検出する部分回路網検出手段と、(b) 検出された前記部分回路のネットリストの情報から前記部分回路が動作する際の最大抵抗を計算する最大抵抗計算手段と、(c) 前記部分回路のネットリストの情報から前記部分回路の負荷容量を計算する負荷容量計算手段と、(d) 前記最大抵抗と前記負荷容量から前記部分回路の時定数を計算する時定数計算手段と、(e) 計算された前記時定数がノイズに対して許容される時定数の制限値を満足していない前記部分回路を求めるエラー判定手段。

0011

最後に、第6の発明は、ハンドクラフト設計手法におけるCMOS の同期式回路の設計情報に対してノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を検証するシステムであって、以下の手段(a)乃至(d)を有することを特徴とする。
(a) 前記設計情報で示される被検証回路のトランジスタレベルのネットリストに相当する情報から部分回路のネットリストの情報を検出する部分回路網検出手段と、(b) 検出された前記部分回路のネットリストの情報から前記部分回路の出力波形鈍りが最も大きくなる前記部分回路の入力パタンを求める入力パタン生成手段と、(c) 前記部分回路のネットリストの情報と前記入力パタンの情報から過渡解析を行い、前記部分回路の出力波形鈍りの最大値を求める過渡解析手段と、(d) 求められた前記出力波形鈍りの最大値がノイズに対して許容される波形鈍りの制限値を満足していない前記部分回路を求めるエラー判定手段。
[作用]本発明の第1のノイズ信頼性検証方法及び検証システムにおいて、部分回路網検出手段(図1の11)は、半導体集積回路の設計情報からトランジスタが VDDからVSSにかけてチャネル接続する部分回路情報を検出する。最大抵抗計算手段(図1の12)は、部分回路情報から部分回路が動作する際の最大抵抗を計算する。負荷容量計算手段(図1の13)は、部分回路情報から負荷容量を計算する。時定数計算手段(図1の14)は、最大抵抗と負荷容量の情報から時定数を計算する。エラー判定手段(図1の15)は、部分回路の時定数が許容される時定数の制限値に違反していないか判定する。

0012

本発明の第2のノイズ信頼性検証方法及び検証システムにおいて、部分回路網検出手段(図6の11)は、半導体集積回路の設計情報からトランジスタが VDDからVSSにかけてチャネル接続する部分回路情報を検出する。入力パタン生成手段(図6の22)は、部分回路情報から部分回路の出力波形鈍りが最も大きくなる部分回路の入力パタンを求める。過渡解析手段(図6の23)は、部分回路と入力パタンの情報から過渡解析を行い、部分回路の出力波形鈍りの最大値を求める。エラー判定手段(図6の24)は、部分回路の出力波形鈍りの最大値が許容される波形鈍りの制限値に違反していないか判定する。

発明を実施するための最良の形態

0013

次に、本発明の第1の実施の形態について図面を参照して詳細に説明する。

0014

図1は、本発明の第1の実施の形態を示すブロック図、図2は、第1の実施の形態の動作を示すフローチャート図3図5は第1の実施の形態の動作説明図である。

0015

図1を参照すると、本発明の第1の実施の形態は、情報を記憶する記憶装置1と、プログラム制御により動作するデータ処理装置2と、ディスプレイ装置印刷装置等の出力装置3とを含んで構成される。

0016

記憶装置1は、全回路網記憶部4と、部分回路網記憶部5と、最大抵抗記憶部6と、負荷容量記憶部7と、時定数記憶部8と、時定数制限値記憶部9と、検証結果記憶部10とを備えている。

0017

全回路網記憶部4は、集積回路のトランジスタレベルのネットリストに相当する情報を予め記憶している。トランジスタレベルのネットリストとは、トランジスタ、抵抗、キャパシタ等の接続関係およびそれぞれのモデルパラメータ、値などで論理回路記述したものである。一般に、トランジスタレベルのネットリストは、LPE (Layout Parameter Extractor) 等のソフトウェアによって、レイアウトデザインデータ(マスクパターン)から得ることが出来る。部分回路網記憶部5は、VDDから VSSにかけてチャネル接続するトランジスタとそれらトランジスタが駆動する配線容量、配線抵抗及びトランジスタからなる部分回路のネットリストの情報を記憶する。最大抵抗記憶部6は、部分回路が動作する際の最大抵抗の情報を記憶する。負荷容量記憶部7は、部分回路の負荷容量の情報を記憶する。時定数記憶部8は、部分回路の時定数の情報を記憶する。時定数制限値記憶部9は、ノイズに対して許容される時定数の制限値の情報を記憶する。検証結果記憶部10は、ノイズに対して許容される時定数の制限値を違反した部分回路とその時定数の情報等を記憶する。

0018

データ処理装置2は、部分回路網検出手段11と、最大抵抗計算手段12と、負荷容量計算手段13と、時定数計算手段14と、エラー判定手段15とを備えている。

0019

部分回路網検出手段11は、全回路網記憶部4に記憶されている部分回路のネットリストの情報を検出し、部分回路網記憶部5に格納する。最大抵抗計算手段12は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報から部分回路が動作する際の最大抵抗を計算し、最大抵抗記憶部6に格納する。負荷容量計算手段13は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報から部分回路の負荷容量を計算し、負荷容量記憶部7に格納する。時定数計算手段14は、最大抵抗記憶部6に記憶されている最大抵抗の情報と負荷容量記憶部7に記憶されている負荷容量の情報から部分回路の時定数を計算し、時定数記憶部8に格納する。エラー判定手段15は、時定数記憶部8に記憶されている部分回路の時定数の情報と、時定数制限値記憶部9に記憶されているノイズに対して許容される時定数の制限値の情報とを比較し、部分回路の時定数が制限値を超えている場合、部分回路とその時定数の情報等を検証結果記憶部10に格納する。

0020

出力装置3は、検証結果記憶部10に記憶されているノイズに対して許容される時定数の制限値を違反した部分回路とその時定数の情報等を表示する。

0021

次に、図1および図2を参照して、本発明の第1の実施の形態の動作について説明する。

0022

部分回路網検出手段11は、全回路網記憶部4に記憶されている集積回路のトランジスタレベルのネットリストに相当する情報から部分回路のネットリストの情報を検出し、部分回路網記憶部5に格納する(STEP1)。最大抵抗計算手段12は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報から部分回路が動作する際の最大抵抗を計算し、最大抵抗記憶部6に格納する。負荷容量計算手段13は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報から部分回路の負荷容量を計算し、負荷容量記憶部7に格納する(STEP 2)。時定数計算手段14は、最大抵抗記憶部6に記憶されている最大抵抗の情報と負荷容量記憶部7に記憶されている負荷容量の情報から部分回路の時定数を計算し、時定数記憶部8に格納する(STEP 3)。エラー判定手段15は、時定数記憶部8に記憶されている部分回路の時定数の情報と、時定数制限値記憶部9に記憶されているノイズに対して許容される時定数の制限値の情報とを比較する(STEP 4)。部分回路の時定数が許容される時定数の制限値を超えている場合、部分回路とその時定数の情報等を検証結果記憶部10に格納する(STEP 5)。ここで、検証すべき部分回路を全て検証していない場合は、STEP 1 に戻る(STEP 6)。出力装置3は、検証結果記憶部10に記憶されているノイズに対して許容される時定数の制限値を違反した部分回路とその時定数の情報等を表示する(STEP 7)。

0023

次に、本発明の第1の実施の形態の一実施例の動作をさらに詳細に説明する。

0024

図3を参照すると、たとえば、全回路網記憶部4には、VDDから VSSにかけてチャネル接続しているトランジスタM1, M2, M3, M4 からなる部分回路が存在している。他にも M5, M6 からなる部分回路、M7, M8, M9, M10 からなる部分回路も存在している。部分回路網検出手段11は、全回路網記憶部4より、M1, M2, M3,M4 とそれらトランジスタが駆動する配線容量、配線抵抗及びトランジスタM5,M6 からなる部分回路のネットリストの情報を検出し、部分回路網記憶部5に格納する(STEP1)。さらに図4を参照する。最大抵抗計算手段12は、部分回路網記憶部5に記憶されているトランジスタ M1, M2, M3, M4 と配線抵抗の情報から最大抵抗Rmax を計算し、最大抵抗記憶部6に格納する。トランジスタのON抵抗の値は、トランジスタのタイプ、サイズ、構成(縦積みの段数)から計算することが出来る。部分回路の動作パタンのうちでトランジスタの ON 抵抗が最大となる組合せを求め、更に配線抵抗を加算して、最大抵抗 Rmax を求める。この例では、縦積みの段数が 2 のトランジスタ M3, M4 がTurn On する場合、最大抵抗となる。負荷容量計算手段13は、部分回路網記憶部5に記憶されているトランジスタ M1, M2, M3, M4 とそれらトランジスタが駆動する配線容量及びトランジスタM5, M6 の情報から負荷容量 Cmax を計算し、負荷容量記憶部7に格納する(STEP 2)。負荷容量 Cmax は、最大抵抗となる動作パタンの際に関係するトランジスタ M1,M2, M3, M4 の拡散層容量と配線容量及びトランジスタ M5, M6 のゲート容量の総和である。時定数計算手段14は、最大抵抗記憶部6に記憶されている部分回路が動作する際の最大抵抗 Rmax の情報と負荷容量記憶部7に記憶されている部分回路の負荷容量 Cmax の情報からそれらを乗算して部分回路の時定数 T を計算し、時定数記憶部8に格納する(STEP 3)。さらに図5を参照すると、エラー判定手段15は、時定数記憶部8に記憶されている部分回路の時定数 T の情報と、時定数制限値記憶部9に記憶されているノイズに対して許容される時定数の制限値 T limit の情報とを比較する(STEP 4)。部分回路の時定数 T が許容される時定数の制限値 T limit を超えているので、エラー判定手段15により部分回路とその時定数 T の情報を検証結果記憶部10に格納する(STEP 5)。検証すべき部分回路を全て検証していないので、STEP 1 に戻る(STEP 6)。検証すべき部分回路を全て検証したら、出力装置3により、検証結果記憶部10に記憶されているノイズに対して許容される時定数の制限値を違反した部分回路とその時定数の情報を表示する(STEP 7)。

0025

上述した本発明の第1の実施の形態は、波形鈍りの大きさを時定数によって評価している。よって、最大抵抗計算手段12、負荷容量計算手段13及び時定数計算手段14は、簡易な計算により実現することが出来る。このため、大規模回路に対しても極めて高速に検証出来るという効果がある。

0026

次に、本発明の第2の実施の形態について図面を参照して詳細に説明する。

0027

図6は、本発明の第2の実施の形態を示すブロック図、図7は、第2の実施の形態の動作を示すフローチャート、図8図10は第2の実施の形態の動作説明図である。

0028

図6を参照すると、本発明の第2の実施の形態は、情報を記憶する記憶装置16と、プログラム制御により動作するデータ処理装置17と、ディスプレイ装置や印刷装置等の出力装置3とを含む。

0029

記憶装置16は、全回路網記憶部4と、部分回路網記憶部5と、入力パタン記憶部18と、波形鈍り記憶部19と、波形鈍り制限値記憶部20と、検証結果記憶部21とを備えている。

0030

全回路網記憶部4及び部分回路網記憶部5については、本発明の第1の実施の形態において既に説明したものと同じである。

0031

入力パタン記憶部18は、部分回路の出力波形鈍りが最も大きくなる場合の部分回路の入力パタンの情報を記憶する。波形鈍り記憶部19は、部分回路の出力波形鈍りの最大値の情報を記憶する。波形鈍り制限値記憶部20は、ノイズに対して許容される波形鈍りの制限値の情報を記憶する。検証結果記憶部21は、ノイズに対して許容される波形鈍りの制限値を違反した部分回路とその出力波形鈍りの最大値の情報等を記憶する。

0032

データ処理装置17は、部分回路網検出手段11と、入力パタン生成手段22と、過渡解析手段23と、エラー判定手段24とを備えている。

0033

部分回路網検出手段11については、本発明の第1の実施の形態において既に説明したものと同じである。

0034

入力パタン生成手段22は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報から部分回路の出力波形鈍りが最も大きくなる部分回路の1組の入力パタンを求め、入力パタン記憶部18に格納する。過渡解析手段23は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報と入力パタン記憶部18に記憶されている入力パタンの情報から回路シミュレータもしくは遅延シミュレータ等によって過渡解析を行い、部分回路の出力波形鈍りの最大値を求め、波形鈍り記憶部19に格納する。エラー判定手段24は、波形鈍り記憶部19に記憶されている部分回路の出力波形鈍りの最大値の情報と、波形鈍り制限値記憶部20に記憶されているノイズに対して許容される波形鈍りの制限値の情報とを比較し、部分回路の出力波形鈍りの最大値が制限値を超えている場合、部分回路とその出力波形鈍りの最大値の情報等を検証結果記憶部21に格納する。

0035

出力装置3は、検証結果記憶部21に記憶されている部分回路とその出力波形鈍りの最大値の情報等を表示する。

0036

次に、図6および図7を参照して、本発明の第2の実施の形態の動作について説明する。

0037

部分回路網検出手段11は、全回路網記憶部4に記憶されている部分回路のネットリストの情報を検出し、部分回路網記憶部5に格納する(STEP1)。入力パタン生成手段22は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報から部分回路の出力波形鈍りが最も大きくなる部分回路の1組の入力パタンを求め、入力パタン記憶部18に格納する(STEP 8)。過渡解析手段23は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報と入力パタン記憶部18に記憶されている入力パタンの情報から回路シミュレータもしくは遅延シミュレータ等によって過渡解析を行い、部分回路の出力波形鈍りの最大値を求め、波形鈍り記憶部19に格納する(STEP 9)。エラー判定手段24は、波形鈍り記憶部19に記憶されている部分回路の出力波形鈍りの最大値の情報と、波形鈍り制限値記憶部20に記憶されているノイズに対して許容される波形鈍りの制限値の情報とを比較する(STEP 10)。部分回路の出力波形鈍りの最大値がノイズに対して許容される波形鈍りの制限値を超えている場合、部分回路とその出力波形鈍りの最大値の情報等を検証結果記憶部21に格納する(STEP 11)。ここで、検証すべき部分回路を全て検証していない場合は、STEP 1 に戻る(STEP 12)。出力装置3は、検証結果記憶部21に記憶されているノイズに対して許容される波形鈍りの制限値を違反した部分回路とその出力波形鈍りの最大値の情報等を表示する(STEP 13)。

0038

次に、本発明の第2の実施の形態の一実施例の動作をさらに詳細に説明する。

0039

図8を参照すると、たとえば、部分回路網検出手段11は、全回路網記憶部4より、M1, M2, M3, M4 とそれらトランジスタが駆動する配線容量、配線抵抗及びトランジスタ M5, M6 からなる部分回路のネットリストの情報を検出し、部分回路網記憶部5に格納する(STEP1)。さらに図9を参照すると、入力パタン生成手段22は、部分回路網記憶部5に記憶されているVDDから VSSにかけてチャネル接続しているトランジスタM1, M2, M3, M4 の情報から先ず Turn On するトランジスタの抵抗が最大となる組合せを検出する。トランジスタの抵抗が最大となる組合せにおいて、波形鈍りが最大となる。トランジスタの ON 抵抗の値は、トランジスタのタイプ、サイズ、構成(縦積みの段数)から計算することが出来る。抵抗が最大となる Turn On するトランジスタのタイプが、Pチャネルの場合はそのトランジスタのゲートに与える入力パタンは fall となり、N チャネルの場合は rise となる。M3, M4 は Nチャネルタイプであるから入力パタンは rise である。また、入力波形鈍りは、許容され得る最大値を用いる。これは、入力波形鈍りが大きくなると出力波形鈍りもそれに伴って大きくなるためである。入力パタン生成手段22は、このようにして入力パタンを生成し、入力パタン記憶部18に格納する(STEP 8)。過渡解析手段23は、部分回路網記憶部5に記憶されている部分回路のネットリストの情報と入力パタン記憶部18に記憶されている入力パタンの情報から回路シミュレータもしくは遅延シミュレータ等によって過渡解析を行う。この際に、負荷となるトランジスタの拡散層はトランジスタのタイプが、P チャネルの場合は VDD Clamp とし、N チャネルの場合は VSS Clamp とする。M5 は VDD Clamp とし、M6 は VSS Clamp とする。更に、負荷となるトランジスタのゲートの電圧波形観測し、波形鈍りが最も大きいものを波形鈍り記憶部19に格納する。M5, M6 のゲートにおける波形鈍りは、それぞれ T5, T6 であり、T5 > T6であるから、T5 を波形鈍り記憶部19に格納する(STEP 9)。さらに図10を参照すると、エラー判定手段24は、波形鈍り記憶部19に記憶されている部分回路の出力波形鈍りの最大値 T5 の情報と、波形鈍り制限値記憶部20に記憶されているノイズに対して許容される波形鈍りの制限値 T limit の情報とを比較する(STEP 10)。部分回路の出力波形鈍りの最大値 T5 がノイズに対して許容される波形鈍りの制限値 T limit を超えているので、エラー判定手段24により部分回路とその出力波形鈍りの最大値 T5 の情報を検証結果記憶部21に格納する(STEP 11)。検証すべき部分回路を全て検証していないので、STEP 1 に戻る(STEP 12)。検証すべき部分回路を全て検証したら、出力装置3により、検証結果記憶部21に記憶されているノイズに対して許容される波形鈍りの制限値を違反した部分回路とその出力波形鈍りの最大値の情報を表示する(STEP 13)。

0040

上述した本発明の第2の実施の形態は、過渡解析手段23により、回路シミュレータもしくは遅延シミュレータ等で過渡解析を実施して波形鈍りを求めている。このため、本発明の第1の実施の形態に比べて、より高精度な検証が出来るという効果がある。また、部分回路網検出手段11によって検出される部分回路は極めて小さく、入力パタン生成手段22によって生成される入力パタンは必要最小限の組合せ(ただ1組のパタン)のみである。よって、過渡解析手段23における過渡解析の処理時間は、極僅かである。このため、大規模回路に対しても高速に検証出来るという効果がある。

発明の効果

0041

以上説明したように、本発明は、被検証回路のネットリストから部分回路を検出し、部分回路単位に時定数、または波形鈍りの大きさを検証するようにしたことにより、大規模な半導体集積回路の設計段階において、ノイズの影響で回路の誤動作を引き起こす波形鈍りの大きい設計箇所を高速かつ網羅的に検証出来る効果がある。

0042

さらに、従来技術の方法のようにテストパタン及びそれらの期待値を作成する必要が無いため、作業工数が軽減され、検証効率が向上する効果がある。

図面の簡単な説明

0043

図1本発明の第1の実施の形態の構成を示すブロック図である。
図2本発明の第1の実施の形態の動作を示すフローチャートである。
図3本発明の第1の実施の形態の動作を説明するための図面である。
図4本発明の第1の実施の形態の動作を説明するための図3に続く図面である。
図5本発明の第1の実施の形態の動作を説明するための図4に続く図面である。
図6本発明の第2の実施の形態の構成を示すブロック図である。
図7本発明の第2の実施の形態の動作を示すフローチャートである。
図8本発明の第2の実施の形態の動作を説明するための図面である。
図9本発明の第2の実施の形態の動作を説明するための図8に続く図面である。
図10本発明の第2の実施の形態の動作を説明するための図9に続く図面である。

--

0044

1記憶装置
2データ処理装置
3出力装置
4 全回路網記憶部
5部分回路網記憶部
6 最大抵抗記憶部
7負荷容量記憶部
8時定数記憶部
9 時定数制限値記憶部
10 検証結果記憶部
11 部分回路網検出手段
12 最大抵抗計算手段
13 負荷容量計算手段
14 時定数計算手段
15エラー判定手段
16 記憶装置
17 データ処理装置
18入力パタン記憶部
19波形鈍り記憶部
20 波形鈍り制限値記憶部
21 検証結果記憶部
22 入力パタン生成手段
23過渡解析手段
24 エラー判定手段

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