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技術 マトリクス型液晶表示装置

出願人 日本電気株式会社
発明者 橋本義春
出願日 1996年8月20日 (24年4ヶ月経過) 出願番号 1996-218708
公開日 1998年3月6日 (22年9ヶ月経過) 公開番号 1998-062744
状態 特許登録済
技術分野 液晶6(駆動) 液晶6(駆動) 液晶表示装置の制御
主要キーワード 系統回路 入出力電圧特性 全出力端子 昇圧率 低耐圧プロセス 電圧分担 液晶電極 差動入力段
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図面 (16)

課題

マトリクス型液晶表示装置における液晶低消費電力で駆動させる。

解決手段

液晶用駆動回路Aを2系統回路構成とし、供給される液晶駆動電圧の1/2の電圧を供給する。また液晶用駆動回路Aをなす2系統の回路を2端子共用し、液晶共通電極の電圧Vcomを基準として、2端子間に互いに正負振幅関係を保った電圧を出力するようにスイッチ制御して液晶を交流駆動させる。

概要

背景

従来、マトリクス型液晶表示装置液晶映像信号印加して駆動する場合、液晶の劣化防止のため、液晶の共通電極に対し正および負の電圧を交互に印加し交流駆動する必要がある。図15は、従来の集積回路として構成されたマトリクス型液晶表示装置に用いられる液晶用駆動回路を示すブロック図である。

図15に示す液晶用駆動回路は、シフトレジスタ21と、シフトレジスタ21からのnビット映像データを並列ラッチする第1のラッチ回路22と、第1のラッチ回路22から出力されたデータをラッチ信号によってラッチする第2のラッチ回路23と、nビットの映像データによって外部から入力される2n値階調電圧を選択するデコーダ24およびレベルシフタ25と、2n個のアナログスイッチ26とから構成されていた(特開昭63−304229号参照)。

液晶用駆動回路の各々の出力端子は、2n値の階調電圧から1値をアナログスイッチで選択し、液晶に所定の階調電圧を印加する。この際に、液晶を交流駆動するには、液晶に入力される階調電圧を、マトリクス型液晶の1ライン、または1フレーム毎に変化させていた。

このように液晶用駆動回路は、液晶の共通電極に対し、正負の電圧を交互に印加するため、液晶のしきい電圧の2倍以上の電圧が必要となる。通常液晶のしきい電圧は、4〜5V程度であるため、交流駆動するには、液晶用駆動回路は、10V以上の耐圧をもつ必要があり、液晶用駆動回路を集積化するには、高耐圧の拡散プロセスを使用していた。

概要

マトリクス型液晶表示装置における液晶を低消費電力で駆動させる。

液晶用駆動回路Aを2系統回路構成とし、供給される液晶駆動電圧の1/2の電圧を供給する。また液晶用駆動回路Aをなす2系統の回路を2端子共用し、液晶共通電極の電圧Vcomを基準として、2端子間に互いに正負の振幅関係を保った電圧を出力するようにスイッチ制御して液晶を交流駆動させる。

目的

本発明の目的は、小型化し、かつ広ダイナミックレンジに液晶を交流駆動し、しかも低消費電力化したマトリクス型液晶表示装置を提供することにある。

効果

実績

技術文献被引用数
8件
牽制数
14件

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請求項1

液晶用駆動回路と、スイッチ回路とを有するマトリクス型液晶表示装置であって、液晶用駆動回路は、2系統回路構成からなり、印加された映像データに応じ、供給された液晶駆動電圧の1/2の電圧、または液晶共通電極の電圧を基準として、正および負の電圧を出力するものであり、スイッチ回路は、2系統の液晶用駆動回路を2端子共用し、各端子に時系列に正および負の電圧を出力すると共に、2端子間で互いに正負振幅関係を保つ電圧を出力するようにスイッチ制御するものであることを特徴とするマトリクス型液晶表示装置。

請求項2

前記スイッチ回路のうち液晶に直接つながるスイッチ回路の耐圧は、液晶のしきい電圧値の2倍以上に設定したものであることを特徴とする請求項1に記載のマトリクス型液晶表示装置。

請求項3

前記液晶用駆動回路は、2系統の演算増幅器を有するものであり、 2系統の演算増幅器の差動入力段は、導電型の異なるトランジスタで構成されたものであることを特徴とする請求項1に記載のマトリクス型液晶表示装置。

請求項4

前記液晶用駆動回路は、2系統の階調電圧発生回路を有するものであり、階調電圧発生回路は、外部入力に基づいて液晶に階調表示する階調電圧微調整されるものであることを特徴とする請求項1に記載のマトリクス型液晶表示装置。

請求項5

前記液晶用駆動回路は、液晶駆動電圧を異なる電圧値に昇圧する2系統のレベルシフト回路を有するものであることを特徴とする請求項1に記載のマトリクス型液晶表示装置。

請求項6

前記階調電圧発生回路は、抵抗分割方式により液晶γ曲線に合うような抵抗比に階調電圧が微調整されるものであることを特徴とする請求項4に記載のマトリクス型液晶表示装置。

請求項7

前記スイッチ回路は、共通端子スイッチを有し、共通端子スイッチは、液晶用駆動回路の全出力端子を共通に接続し、全出力端子を液晶駆動電圧の1/2の電圧にするものであることを特徴とするマトリクス型液晶表示装置。

技術分野

0001

本発明は、マトリクス型液晶表示装置に関する。

背景技術

0002

従来、マトリクス型液晶表示装置の液晶映像信号印加して駆動する場合、液晶の劣化防止のため、液晶の共通電極に対し正および負の電圧を交互に印加し交流駆動する必要がある。図15は、従来の集積回路として構成されたマトリクス型液晶表示装置に用いられる液晶用駆動回路を示すブロック図である。

0003

図15に示す液晶用駆動回路は、シフトレジスタ21と、シフトレジスタ21からのnビット映像データを並列ラッチする第1のラッチ回路22と、第1のラッチ回路22から出力されたデータをラッチ信号によってラッチする第2のラッチ回路23と、nビットの映像データによって外部から入力される2n値階調電圧を選択するデコーダ24およびレベルシフタ25と、2n個のアナログスイッチ26とから構成されていた(特開昭63−304229号参照)。

0004

液晶用駆動回路の各々の出力端子は、2n値の階調電圧から1値をアナログスイッチで選択し、液晶に所定の階調電圧を印加する。この際に、液晶を交流駆動するには、液晶に入力される階調電圧を、マトリクス型液晶の1ライン、または1フレーム毎に変化させていた。

0005

このように液晶用駆動回路は、液晶の共通電極に対し、正負の電圧を交互に印加するため、液晶のしきい電圧の2倍以上の電圧が必要となる。通常液晶のしきい電圧は、4〜5V程度であるため、交流駆動するには、液晶用駆動回路は、10V以上の耐圧をもつ必要があり、液晶用駆動回路を集積化するには、高耐圧の拡散プロセスを使用していた。

発明が解決しようとする課題

0006

図15に示すマトリクス型液晶表示装置の液晶用駆動回路を集積回路として製造する場合、高耐圧拡散プロセスを使用していたため、チップサイズが大きくなるという問題があった。その理由は、高耐圧拡散プロセスでは、トランジスタの耐圧を上げるため、ゲート長を長く,ゲート酸化膜を厚く、また低濃度の層を必要とし、さらに素子分離をする必要があり、トランジスタの寸法が大型化されることに起因するためである。

0007

さらに図15に示す液晶用駆動回路を集積回路として製造する場合、拡散工程が長くなるため、チップコストが高くなるという問題があった。その理由は、液晶用駆動回路のロジック部は、マトリクス型液晶表示装置の高精細化が進み、40MHz以上の高速動作が必要であり、またドライバ部は液晶を交流駆動するので10V以上の耐圧を必要とするため、低耐圧プロセス(5V)と高耐圧プロセス(10V以上)の混載プロセスとなり、低耐圧プロセスより拡散工程が長くなるためである。

0008

さらに消費電力が大きいという問題があった。その理由は、液晶用駆動回路の電源電圧に、液晶のしきい電圧の2倍以上印加する必要があるためである。

0009

本発明の目的は、小型化し、かつ広ダイナミックレンジに液晶を交流駆動し、しかも低消費電力化したマトリクス型液晶表示装置を提供することにある。

課題を解決するための手段

0010

前記目的を達成するため、本発明に係るマトリクス型液晶表示装置は、液晶用駆動回路と、スイッチ回路とを有するマトリクス型液晶表示装置であって、液晶用駆動回路は、2系統回路構成からなり、印加された映像データに応じ、供給された液晶駆動電圧の1/2の電圧、または液晶共通電極の電圧を基準として、正および負の電圧を出力するものであり、スイッチ回路は、2系統の液晶用駆動回路を2端子共用し、各端子に時系列に正および負の電圧を出力すると共に、2端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御するものである。

0011

また前記スイッチ回路のうち液晶に直接つながるスイッチ回路の耐圧は、液晶のしきい電圧値の2倍以上に設定したものである。

0012

また前記液晶用駆動回路は、2系統の演算増幅器を有するものであり、2系統の演算増幅器の差動入力段は、導電型の異なるトランジスタで構成されたものである。

0013

また前記液晶用駆動回路は、2系統の階調電圧発生回路を有するものであり、階調電圧発生回路は、外部入力に基づいて液晶に階調表示する階調電圧が微調整されるものである。

0014

また前記液晶用駆動回路は、液晶駆動電圧を異なる電圧値に昇圧する2系統のレベルシフト回路を有するものである。

0015

また前記階調電圧発生回路は、抵抗分割方式により液晶γ曲線に合うような抵抗比に階調電圧が微調整されるものである。

0016

また前記スイッチ回路は、共通端子スイッチを有し、共通端子スイッチは、液晶用駆動回路の全出力端子を共通に接続し、全出力端子を液晶駆動電圧に1/2の電圧にするものである。

0017

本発明によれば、マトリクス型液晶を表示駆動する液晶用駆動回路は、2系統の回路から構成されている。液晶を交流駆動するには、正負の電圧を交互に印加するため、液晶用駆動回路は、液晶のしきい電圧値の2倍以上の電圧に対し耐圧を備える必要がある。

0018

本発明では、2系統の回路を有しているため、一方を低圧側に、他方を高圧側に分離して設定することにより、1系統の回路で、液晶のしきい電圧値の2倍以上の電圧に対処する場合と比較して、2系統の回路で電圧分担し、各回路の耐圧を低く設定することが可能となる。これにより、液晶用駆動回路は、低耐圧拡散プロセスを用いて製造することができる。

0019

また、2系統の演算増幅器を時系列にスイッチ制御し交互に使用することにより、広ダイナミックレンジ、かつ高駆動能力で液晶を片側配置ドット反転駆動図13(a))することができる。

発明を実施するための最良の形態

0020

以下、本発明の実施形態を図により説明する。

0021

(実施形態)図1は、本発明の実施形態1に係るマトリクス型液晶表示装置を示すブロック図である。

0022

図1において、本発明の実施形態1に係るマトリクス型液晶表示装置は、液晶用駆動回路Aと、スイッチ回路4,8とを有している。ここに、マトリクス型液晶表示装置の液晶Eは、図13(a)に示すように両側に液晶用駆動回路Aが配置され両側配置ドット反転駆動される構成のものと、図13(b)に示すように片側に液晶用駆動回路Aが配置され片側配置ドット反転駆動される構成のものとがある。本発明は、図13(b)に示すような片側配置ドット反転駆動される構成のものに適用して最適のものであるが、図13(a)に示すような両側配置ドット反転駆動される構成のものに適用してもよい。

0023

液晶用駆動回路Aは、印加された映像データに応じ、供給された液晶駆動電圧の1/2の電圧、または液晶共通電極の電圧Vcomを基準として、正及び負の電圧を出力するものであって、シフトレジスタ回路1と、データレジスタ回路2と、ラッチ回路3と、レベルシフト回路5と、デコーダ・階調電圧選択回路6及び階調電圧発生回路16と、演算増幅器(オペアンプ)7とを含んでおり、これらの回路構成は、2系統からなっている。なお、本発明では、液晶共通電極の電圧Vcomを基準として、この電圧値以上の電圧を正の電圧として印加し、この電圧値以下の電圧を負の電圧とし、正負の振幅関係を保って印加することにより交流駆動している。

0024

データレジスタ回路2は、シフトレジスタ回路1の各段の出力によって制御されるn(n=正整数)ビットのデータを並列にラッチするものであり、2系統のデータレジスタ回路19とデータレジスタ回路20との組合せでm個設けられている。

0025

ラッチ回路3は、データレジスタ回路2からのnビットのデータをラッチ信号によって一括でラッチするものであり、2系統のラッチ回路21とラッチ回路22との組合せでm個設けられている。

0026

レベルシフト回路5は、ラッチ回路3からのnビットのデータを異なる電圧値の液晶駆動電圧に昇圧するものであって、2系統の高圧側のレベルシフト回路9と低圧側のレベルシフト回路10の組合せでm個設けられている。実施形態では、高圧側のレベルシフト回路9は、例えば3.3Vを10Vに昇圧し、低圧側のレベルシフト回路10は、例えば3.3Vを5Vに昇圧するように設定されているが、この昇圧率に限定されるものではない。またスイッチ回路4は、タイミング制御回路15からの制御信号に基いて2系統のラッチ回路21又はラッチ回路22の出力を高圧側レベルシフト回路9又は低圧側のレベルシフト回路10に選択的に接続するようになっている。

0027

具体的には、スイッチ回路4は図2(a)に示すように、極性信号POLがハイレベル(H)のとき、ラッチ回路21を高圧側レベルシフト回路9に、ラッチ回路22を低圧側のレベルシフト回路10にそれぞれ接続し、図2(b)に示すように、極性信号POLがローレベル(L)のとき、図2(a)とは逆にラッチ回路21を低圧側レベルシフト回路10に、ラッチ回路22を高圧側のレベルシフト回路9にそれぞれ接続するようにスイッチ制御するようになっている。

0028

レベルシフト回路5の具体例を図7図8に示す。図7は、低圧側のレベルシフト回路10を示すものであり、図8は、高圧側のレベルシフト回路9を示すものである。図7に示す低圧側のレベルシフト回路10は、差動対をなすN型電界効果トランジスタFET)10aと、電流ミラー回路をなすP型FET10bとからなっており、差動対をなすN型FET10aにラッチ回路21,22の出力を入力し、その差に比例した出力信号を取り出すようになっている。

0029

また図8に示す高圧側のレベルシフト回路9は、差動対をなすN型FET9a,9c及びP型FET9dと、電流ミラー回路をなすP型FET9bとを有しており、差動対をなすN型FET9aにラッチ回路21,22の出力を入力し、その差に比例して増幅した出力信号を取り出すようになっている。

0030

また階調電圧発生回路16は図1及び図5に示すように、2系統の高圧側階調電圧発生回路17と低圧側階調電圧発生回路18を含んでおり、各階調電圧発生回路17,18は、外部入力V0,V1,V2,V3,V4,V5,V6,V7,V8,V9に基いて液晶に階調表示する階調電圧が2n値に微調整され、また各階調電圧発生回路17,18は図4及び図5に示すように、外部入力V0,V1,V2,V3,V4,V5,V6,V7,V8,V9に基いて抵抗分割方式により液晶のγ曲線に合うような抵抗比に階調電圧が微調整されるようになっている。

0031

またデコーダ・階調電圧選択回路6は、2系統の高圧側デコーダ・階調電圧選択回路11と低圧側デコーダ・階調電圧選択回路12とを含んでおり、図6に示すように、2系統の階調電圧発生回路17,18から出力される階調電圧の2n値を参照電圧Sとして入力し、これらをデコーダ部Dで2n値の階調信号、実施形態ではn=6ビットの64階調信号に相当する電圧をデコードし、その内から1値を選択しオペアンプOPで増幅し、後段のオペアンプ7に出力するようになっている。

0032

オペアンプ7は、2系統の高圧側オペアンプ13と低圧側オペアンプ14の組合せでm個設けられている。オペアンプ7の具体例を図9図10に示す。図9のオペアンプは高圧側のオペアンプ13を示すものであり、図10のオペアンプは低圧側のオペアンプ14を示すものであり、図9及び図10に示すオペアンプ13,14の差動入力段は、導電型の異なるトランジスタで構成されている。

0033

2系統の高圧側オペアンプ13と低圧側オペアンプ14は、増幅出力する電圧を高圧側と低圧側とに電圧分担しており、図11に示すように高圧側オペアンプ13は、例えば5Vの入力電圧が入力し、5V〜10Vの範囲に増幅して出力するようになっている。また図12に示すように低圧側オペアンプ14は、例えば0〜3.3Vの入力電圧が入力し、0〜5Vの範囲に増幅して出力するようになっている。

0034

スイッチ回路8は、液晶用駆動回路Aの2系統回路の2端子で共用し、各端子に時系列に正および負の電圧を出力するとともに、2端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御するようになっている。またスイッチ回路8は、共通端子スイッチ8aを有し、共通端子スイッチ8aは、液晶用駆動回路Aの全出力端子Y1〜Ymを共通に接続し、全出力端子Y1〜Ymを液晶駆動電圧の1/2の電圧にするようになっている。共通端子スイッチ8aは、図9及び図10に示すオペアンプ13,14の電流源13a,14aに接続され、液晶用駆動回路Aの全出力端子Y1〜Ymを液晶駆動電圧の1/2の電圧、実施形態では5Vにするようになっている。 また液晶に直接つながるスイッチ回路8の耐圧は、液晶のしきい電圧値の2倍以上に設定してある。

0035

図2は、図1に示す回路のタイミング毎のスイッチ制御状態を示す図である。図3は、図1に示す回路のタイミングチャートである。

0036

次に、各回路の電源電圧を以下に示す。図2において、データレジスタ回路19,20、ラッチ回路21,22、スイッチ回路4の電圧は0V−3.3Vの範囲に制限され、高圧側レベルシフト回路9は入力電圧0V−3.3Vを出力電圧0V−10Vに昇圧し、低圧側レベルシフト回路10は入力電圧0V−3.3Vを出力電圧0V−5Vに昇圧する。また高圧側デコーダ・階調電圧選択回路11およびオペアンプ13の電圧は5V−10Vの範囲に制限され、低圧側デコーダ・階調電圧選択回路12およびオペアンプ14の電圧は0V−5Vの範囲に制限され、スイッチ回路8の電圧は0V−10Vの範囲に制限される。また、高圧側及び低圧側階調電圧発生回路17,18に外部入力として印加される電圧は、外部入力V0=10V,外部入力V4=5.5V,外部入力V5=4.5V,外部入力V9=0Vであり、外部入力V1,V2,V3,V6,V7,V8はオープン状態となっている。

0037

次に、本発明の実施形態1の動作について図1図2図3を参照して、映像データが6ビット(64階調)の場合を例に動作を詳細に説明する。

0038

タイミング制御回路15に入力される極性信号POLとラッチ信号STBによって、スイッチ回路4およびスイッチ回路8が図2(a),(b),(c)のように交互に切り換わることにより、液晶用駆動回路Aの2系統の回路のどちら側に64階調の映像データを経由するかによって、液晶電極に対し正,負の電圧が交互に印加される。

0039

また図2(c)及び図3に示すように、タイミング制御回路15に入力するラッチ信号STBがハイレベル(H)の期間では、スイッチ回路8のスイッチ制御によって接点81,82,83,84がオフしており、接点85,86,87がオンし、液晶用駆動回路Aの全出力端子Y1〜Ymが液晶駆動電圧の1/2の電圧、実施形態では5Vにリセットされる。

0040

さらに、詳細に説明する。仮に液晶用駆動回路Aの出力端子Y1に接続されるデータレジスタ回路(6個)19は常時ローレベル(L)のデータを保持し、液晶用駆動回路Aの出力端子Y2に接続されるデータレジスタ回路(6個)20は常時ハイレベル(H)のデータを保持しているとする。タイミング制御回路15に入力する極性信号POLがハイレベル(H)のとき、ラッチ信号STBによって、スイッチ回路8の接点81,82,83,84がオフし、接点85,86,87がオンする。

0041

このとき、図2(a)及び図3に示すようにスイッチ回路4の接点41がオンし、接点43がオフし、データレジスタ回路19の保持されたローレベル(L)のデータはラッチ回路21からレベルシフト回路9にスイッチ回路4を介して転送され、デコーダ・階調電圧選択回路11によって階調電圧VR1=10Vが選択され、オペアンプ13によって電流増幅される。そして、ラッチ信号STBがローレベルに切替わったとき、スイッチ回路8の接点81がオンし、接点85,86がオフし、スイッチ回路8を介して液晶用駆動回路Aの出力端子Y1に映像データが出力され、図13(a)又は(b)に示す液晶Eに所定の電圧値の階調電圧VR1=10Vが印加される。

0042

また図2(a)及び図3に示すようにスイッチ回路4の接点42がオンし、デコーダ・階調電圧選択回路12によって階調電圧VR65=4.5Vが選択され、オペアンプ14によって電流増幅され、スイッチ回路8の接点82を介して液晶用駆動回路Aの出力端子Y2に映像データが出力され、図13(a)又は(b)に示す液晶Eに所定の電圧値の階調電圧VR65=4.5Vが印加される。

0043

以上のように液晶用駆動回路Aの全出力端子Y1,Y2から出力が交互に図13(a)又は(b)の液晶Eの第1ラインに印加された後、液晶Eの次のラインでは図2(b)に示すように極性信号POLがローレベル(L)に反転され、デコーダ・階調電圧選択回路12によって階調電圧VR128=0Vが選択され、オペアンプ14によって電流増幅され、スイッチ回路8の接点83を介して液晶Eに所定の階調電圧VR128=0Vが印加される。

0044

またスイッチ回路4の接点44がオンし、デコーダ・階調電圧選択回路11によって階調電圧VR64=5.5Vが選択され、オペアンプ13によって電流増幅され、スイッチ回路8の接点84を介して液晶Eに所定の電圧VR65=5.5Vが印加される。

0045

当然、映像データは各ビット毎にデータの入れ換えが行われる。このように、液晶用駆動回路Aの2系統の回路をスイッチ制御することにより、液晶を交流駆動する。

0046

デコーダ・階調電圧選択回路6,オペアンプ7は、これらを構成するトランジスタのソースゲート間が5Vに制限されるため、低耐圧拡散プロセスで製造できることとなるが、これらの回路は、必要に応じて高耐圧拡散プロセスで製造するようにしてもよい。

0047

(実施形態2)図14は、本発明の実施形態2に係るマトリクス型液晶表示装置を示すブロック図である。図1に示す本発明の実施形態1に係るマトリクス型液晶表示装置は、オペアンプ7を設けたが、図15に示す本発明の実施形態2に係るマトリクス型液晶表示装置では、オペアンプ7を設けない構成としたものである。実施形態2における動作は、オペアンプ7で電流増幅しない点を除いて同じである。

発明の効果

0048

以上説明したように本発明によれば、液晶用駆動回路、特にデコーダ・階調電圧選択回路及びオペアンプを構成するトランジスタのソース・ゲート間が低電圧の5Vで動作させることができ、液晶用駆動回路を低耐圧プロセスで製造することができ、したがって液晶用駆動回路をなすトランジスタのサイズを小さくして、チップサイズの小型化を図ることができる。

0049

さらに、印加された映像データに応じ、供給された液晶駆動電圧の1/2の電圧で動作させるため、消費電力が減少し、消費電力を大幅に低減することができる。

0050

また液晶用駆動回路に設ける2系統のオペアンプの差動入力段を、導電型の異なるトランジスタで構成することにより、液晶駆動時ダイナミックレンジ広範囲にすることができる。これにより、液晶供給電圧を1V〜1.5V程度低下でき、液晶用駆動回路の消費電力を低下させることができる。また液晶供給電圧を低電圧にすると、液晶モジュールでのCD−DCコンバータの効率が上昇するため、さらに、低消費電力化を図ることができる。

図面の簡単な説明

0051

図1本発明の実施形態1に係るマトリクス型液晶表示装置の回路構成を示すブロック図である。
図2図1に示す回路のタイミング毎のスイッチ制御状態を示す特性図である。
図3図1に示す回路のタイミングチャートである。
図4階調電圧発生回路における入力データと出力電圧との相関関係を示す特性図である。
図5階調電圧発生回路の具体的な回路構成を示す回路図である。
図6デコーダ・階調電圧選択回路の具体的な回路構成を示す回路図である。
図7低圧側レベルシフト回路の具体的な回路構成を示す回路図である。
図8高圧側レベルシフト回路の具体的な回路構成を示す回路図である。
図9高圧側オペアンプの具体的な回路構成を示す回路図である。
図10低圧側オペアンプの具体的な回路構成を示す回路図である。
図11高圧側オペアンプの入出力電圧特性を示す特性図である。
図12低圧側オペアンプの入出力電圧特性を示す特性図である。
図13(a)は、両側配置ドット反転駆動される液晶の実装形態を示す構成図、(b)は、片側配置ドット反転駆動される液晶の実装形態を示す構成図である。
図14本発明の実施形態2に係るマトリクス型液晶表示装置の回路構成を示すブロック図である。
図15従来例に係るマトリクス型液晶表示装置の回路構成を示すブロック図である。

--

0052

1シフトレジスタ回路
2,19,20データレジスタ回路
3,21,22ラッチ回路
4スイッチ回路
5,9,10レベルシフト回路
6,11,12デコーダ・階調電圧選択回路
7,13,14演算増幅器(オペアンプ)
8 スイッチ回路
8a共通端子スイッチ

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