図面 (/)

技術 PCMリレーにおけるサンプリング同期方式

出願人 株式会社明電舎
発明者 土屋紀雄奥津俊幸
出願日 1996年8月7日 (23年10ヶ月経過) 出願番号 1996-207505
公開日 1998年2月20日 (22年4ヶ月経過) 公開番号 1998-051435
状態 特許登録済
技術分野 デジタル伝送方式における同期
主要キーワード 作動リレー データサンプリングタイミング サンプリングアドレス 強制同期 定周期処理 共通フレーム 同期カウンタ値 データサンプリング信号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(1998年2月20日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (15)

課題

サンプリング周期の時間歪を小さくする。

解決手段

シリアル伝送路からなるネットワークシステムベースとするデータ多重方式のPCM電流リレーにおいて、親局及び複数の子局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送,受信を基準に測定してその中間点サンプリングクロックの基準とする基準生成手段と、伝送レートベースクロックDPLL制御にて基準クロックにサンプリングクロックを同期化させる従属同期化手段を設け、親局交代時及び初期段階におけるサンプリング同期ずれに対し、各子局側が時間をかけて収束することにより、一定周期処理の時間歪を小さくする。

概要

背景

図11に、PCM電流作動リレー伝送路形態例を示す。図中、MSは親局,RS0〜RS4はリモート局子局)を示す。マスタ局(親局)MSは、全局間でデータを交換するための情報フレームを連続的に生成する。フレームは、図中の下りルートを伝搬し、折り返し局RS4に到達し、そこから上りルートを経由して再び親局MSに帰ってくる。

各フレームを生成した際、親局MSは、フレームにIDを付加する。このIDは、フレームアドレスと呼ばれるもので、情報フィールドに格納される。各局は、自局アクセスし、データを格納すべきフレームアドレスを認識している。あるフレームを受信した局は、情報フィールドからフレームアドレスを抽出し、自局がアクセスすべきフレームかをチェックする。そうであった場合は、そのフレームに自局の情報を格納する。そうでないときは、そのまま次の局へ送信する。

この様に、各局がフレームアドレスを認識して各該当フレームにデータを格納する動作を、データ多重方式と称する。親局MSが生成したフレーム列に各局が続々とデータを多重し、折り返し局RS4に到達する。ここで、全局分のデータが揃っている状態になる。ここまでのルートが下りルートである。

折り返し局RS4から、再び親局MSに帰るまでのルートが上りルートで、各局はここで全局分のデータを収集する。親局に到達した上りデータは親局でのデータ収集の後廃棄される。

この伝送ステムは、各局の情報をフレームと呼ばれる規定のフォーマットに書き込み、他の局は伝送路を介して伝わってきたフレームを読むことにより、情報を取り入れる。図12にそのフレームフォーマットを示す。

図12について、フレームはHDLCなどに従っているビット列である。フレーム受信部は、フレーム先頭フラグパターンを認識し、ここをフレームの始まりとする。フラグパターンは、他の部分には出現しないユニークなビット列を定義する。情報フィールド等でそのパターンが出現するときは、“1”又は“0”のビットを挿入し、フラグのユニーク性を確保する。

情報フィールドには、仕様で定義される情報がアサインされる。その中で、フレームのIDとしてフレームアドレスFAが格納される。フレームアドレスは、ある範囲内のサイクリック数値が定義される。その範囲は、フレームの集合が表す論理的な意味あいにより異なる。FCSは、フレームの信頼性を確保するための冗長部分である。CRC符号などが使用される。

図13に各局の基本構成を示す。1局は上り,下りルートで、図13のブロック(21〜28)2組で構成される。図中、21はシリアルデータの受信部で、受信データ・受信クロックを受信する。22はデータ分離部で、受信クロック・フレームのフラグ部を基にしてタイミングを作り、情報フィールド・FCSなどを抽出する。23はFA検出部で、検出したフレームアドレスFAを自局登録分と比較する。ただ下りルートのみ。24は受信バッファで、分離された情報フィールド内のデータが格納される。25はフレーム生成部で、マスタ局下りルートのみ、フレームを連続的に生成する。26はデータ多重部で、送信データHDLCフォーマットのフレームに構成する。他局フレームも通過する。27は送信バッファで、自局多重フレームに格納する送信データを格納する。ただし下りルートのみ。28はシリアルデータの送信部で、送信データ・送信クロック送出する、ものである。

各局間のデータ多重化の流れを図14に示す。下りルートでデータを収集し、上りルートでデータを分配する。分配されたデータを基に、判定が全端子(局)で行われる。伝送データ・フォーマットは、HDLCフレーム・フォーマットである。このシステムの多重方式は、フレームを最小単位としている。

図14において多重されるIXは、1つ以上のフレームに相当する。(1局で2フレーム以上多重する場合もある。)以下に、ルート別の多重・分配・判定の過程を示す。

(1)下りルート
各局がデータをフレームに多重するルートである。

親局MSは、自ら生成するフレームタイミングを基にして、フレームを絶えず生成し、下りルートに送信する。

これにより、リモート局における多重タイミングフレーム単位タイムスロット)が確保される。ここで親局自ら、データを多重する場合もある。

生成されるフレームのIDは、フレーム単位のフレームアドレスである。

リモート局RSは、これらのフレームを受けて同期を確立した後に、あらかじめ設定されたフレームアドレスから、自局が多重すべきフレームを検出して、自局データを多重する。

折り返し局まで到達したフレームの流れは、そこでも他局と同様にデータが多重され、上りルートへ送信される。

(2)上りルート
全局分の多重データを各局が分配・判定を行う。

折り返し局からのフレームは、各リモート局を経て親局へ戻る。各局では受信したデータがバッファに蓄えられ、端子内のホストコンピュータで処理(判定)される。親局に到達したデータはチェックを受けた後、廃棄される。

概要

サンプリング周期の時間歪を小さくする。

シリアル伝送路からなるネットワークシステムベースとするデータ多重方式のPCM電流リレーにおいて、親局及び複数の子局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送,受信を基準に測定してその中間点サンプリングクロックの基準とする基準生成手段と、伝送レートベースクロックDPLL制御にて基準クロックにサンプリングクロックを同期化させる従属同期化手段を設け、親局交代時及び初期段階におけるサンプリング同期ずれに対し、各子局側が時間をかけて収束することにより、一定周期処理の時間歪を小さくする。

目的

本発明は、従来のこのような問題点に鑑みてなされたものであり、その目的とするところは、サンプリング周期の時間歪を小さく正常な保護動作をなしうるPCMリレーにおけるサンプリング周期方式を提供することにある。

効果

実績

技術文献被引用数
1件
牽制数
2件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

親局と複数の子局及びそれらを接続するシリアル伝送路からなるネットワークシステムベースとするデータ多重方式のPCM電流リレーデータサンプリングクロック同期化させる、PCMリレーにおけるサンプリング同期方式において、各局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送,受信を基準に測定してその中間点サンプリングクロックの基準とする基準クロック生成手段と、伝送レートベースクロックDPLL制御にて基準クロックにサンプリングクロックを同期化させる従属同期化させる手段と、を設けたことを特徴とするPCMリレーにおけるサンプリング同期方式。

請求項2

請求項1において、基準クロック生成手段が、ベースクロックをカウントする1スーパーフレーム時間の周期を持つ伝送遅延測定カウンタと、下りデータ多重部に設けられ、共通フレーム内サンプリングアドレスを送信したタイミングでそのサンプリングアドレス値とその時の前記カウンタ値ラッチする手段と、上りデータの分離部に設けられ、共通フレーム内サンプリングアドレスを分離したタイミングで、サンプリングアドレス値をラッチする手段と、前記サンプリングアドレス値に対応するバッファを持ち、前記各割り込みに対応したサンプリングアドレスの指すバッファに割り込み発生時のカウント値平均値補正値として格納する手段と、前記バッファの値が設定され、前記カウンタのカウント値が設定値と一致すると基準クロックを発生する比較手段と、からなることを特徴としたPCMリレーにおけるサンプリング同期方式。

請求項3

請求項1又は2において、親局に有効端子データの多重を開始するためのハンドシェークに、共通フレーム内に定義されているULフラグを使用し、送信時ULフラグをレディ状態とし、サンプリングアドレス遅延時間を無効に設定して共通フレームを送出する手段を設け、子局に、有効端子データの多重を開始する時のハンドシェークに、共通クレーム内に定義されているULフラグを使用し、サンプリング同期未完のうちは、ULフラグをアンレディにして送出し、サンプリング同期化完了で、ULフラグをレディ状態で送出する手段を設け、たことを特徴としたPCMリレーにおけるサンプリング同期方式。

技術分野

0001

本発明は、マスタ局1局・複数のリモート局及びそれらを接続するシリアル伝送路から構成されるネットワークシステムベースとしたPCM電流作動リレーにおける、サンプリング同期方式に関する。

背景技術

0002

図11に、PCM電流作動リレーの伝送路形態例を示す。図中、MSは親局,RS0〜RS4はリモート局(子局)を示す。マスタ局(親局)MSは、全局間でデータを交換するための情報フレームを連続的に生成する。フレームは、図中の下りルートを伝搬し、折り返し局RS4に到達し、そこから上りルートを経由して再び親局MSに帰ってくる。

0003

各フレームを生成した際、親局MSは、フレームにIDを付加する。このIDは、フレームアドレスと呼ばれるもので、情報フィールドに格納される。各局は、自局アクセスし、データを格納すべきフレームアドレスを認識している。あるフレームを受信した局は、情報フィールドからフレームアドレスを抽出し、自局がアクセスすべきフレームかをチェックする。そうであった場合は、そのフレームに自局の情報を格納する。そうでないときは、そのまま次の局へ送信する。

0004

この様に、各局がフレームアドレスを認識して各該当フレームにデータを格納する動作を、データ多重方式と称する。親局MSが生成したフレーム列に各局が続々とデータを多重し、折り返し局RS4に到達する。ここで、全局分のデータが揃っている状態になる。ここまでのルートが下りルートである。

0005

折り返し局RS4から、再び親局MSに帰るまでのルートが上りルートで、各局はここで全局分のデータを収集する。親局に到達した上りデータは親局でのデータ収集の後廃棄される。

0006

この伝送ステムは、各局の情報をフレームと呼ばれる規定のフォーマットに書き込み、他の局は伝送路を介して伝わってきたフレームを読むことにより、情報を取り入れる。図12にそのフレームフォーマットを示す。

0007

図12について、フレームはHDLCなどに従っているビット列である。フレーム受信部は、フレーム先頭フラグパターンを認識し、ここをフレームの始まりとする。フラグパターンは、他の部分には出現しないユニークなビット列を定義する。情報フィールド等でそのパターンが出現するときは、“1”又は“0”のビットを挿入し、フラグのユニーク性を確保する。

0008

情報フィールドには、仕様で定義される情報がアサインされる。その中で、フレームのIDとしてフレームアドレスFAが格納される。フレームアドレスは、ある範囲内のサイクリック数値が定義される。その範囲は、フレームの集合が表す論理的な意味あいにより異なる。FCSは、フレームの信頼性を確保するための冗長部分である。CRC符号などが使用される。

0009

図13に各局の基本構成を示す。1局は上り,下りルートで、図13ブロック(21〜28)2組で構成される。図中、21はシリアルデータの受信部で、受信データ・受信クロックを受信する。22はデータ分離部で、受信クロック・フレームのフラグ部を基にしてタイミングを作り、情報フィールド・FCSなどを抽出する。23はFA検出部で、検出したフレームアドレスFAを自局登録分と比較する。ただ下りルートのみ。24は受信バッファで、分離された情報フィールド内のデータが格納される。25はフレーム生成部で、マスタ局下りルートのみ、フレームを連続的に生成する。26はデータ多重部で、送信データHDLCフォーマットのフレームに構成する。他局フレームも通過する。27は送信バッファで、自局多重フレームに格納する送信データを格納する。ただし下りルートのみ。28はシリアルデータの送信部で、送信データ・送信クロック送出する、ものである。

0010

各局間のデータ多重化の流れを図14に示す。下りルートでデータを収集し、上りルートでデータを分配する。分配されたデータを基に、判定が全端子(局)で行われる。伝送データ・フォーマットは、HDLCフレーム・フォーマットである。このシステムの多重方式は、フレームを最小単位としている。

0011

図14において多重されるIXは、1つ以上のフレームに相当する。(1局で2フレーム以上多重する場合もある。)以下に、ルート別の多重・分配・判定の過程を示す。

0012

(1)下りルート
各局がデータをフレームに多重するルートである。

0013

親局MSは、自ら生成するフレームタイミングを基にして、フレームを絶えず生成し、下りルートに送信する。

0014

これにより、リモート局における多重タイミングフレーム単位タイムスロット)が確保される。ここで親局自ら、データを多重する場合もある。

0015

生成されるフレームのIDは、フレーム単位のフレームアドレスである。

0016

リモート局RSは、これらのフレームを受けて同期を確立した後に、あらかじめ設定されたフレームアドレスから、自局が多重すべきフレームを検出して、自局データを多重する。

0017

折り返し局まで到達したフレームの流れは、そこでも他局と同様にデータが多重され、上りルートへ送信される。

0018

(2)上りルート
全局分の多重データを各局が分配・判定を行う。

0019

折り返し局からのフレームは、各リモート局を経て親局へ戻る。各局では受信したデータがバッファに蓄えられ、端子内のホストコンピュータで処理(判定)される。親局に到達したデータはチェックを受けた後、廃棄される。

発明が解決しようとする課題

0020

上記従来のデータ伝送システムにおいて、伝送路障害時のリカバリーとして、親局機能交替し、伝送路の再構成により情報の透過性を確保するが、親局が交替するとき、仮親局を基準に上り,下りの伝送路が確定するため、伝送路障害前後での伝送フレーム連続性が損なわれる。この結果、親局によるサンプリング同期と、仮親局によるサンプリング同期時刻とは異なる位相から開始されてしまう。

0021

つまり、親局と仮親局のサンプリング同期に関するクロック源に、同期をとるメカニズムが存在しないので、再びサンプリング同期を取り直すこととなる。この取り直しの間、サンプリング周期の時間歪(一定周期でない期間が存在する)の発生の仕方によっては、このサンプリング周期で処理を行っている処理に遅延が生じてしまい、正常な保護動作ができなくなる恐れがある。

0022

本発明は、従来のこのような問題点に鑑みてなされたものであり、その目的とするところは、サンプリング周期の時間歪を小さく正常な保護動作をなしうるPCMリレーにおけるサンプリング周期方式を提供することにある。

課題を解決するための手段

0023

本発明は、親局と複数の子局及びそれらを接続するシリアル伝送路からなるネットワークシステムをベースとするデータ多重方式のPCM電流リレーデータサンプリングクロック同期化させる、PCMリレーにおけるサンプリング同期方式において、各局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送,受信を基準に測定してその中間点サンプリングクロックの基準とする基準,クロック生成手段と、伝送レートベースクロックDPLL制御にて基準クロックにサンプリングクロックを同期化させる従属同期化させる手段とからなるものである。

0024

上記、基準クロック生成手段は、基準クロック生成手段が、ベースクロックをカウントする1スーパーフレーム時間の周期を持つ伝送遅延測定カウンタと、下りデータの多重部に設けられ、共通フレーム内サンプリングアドレスを送信したタイミングでそのサンプリングアドレス値とその時の前記カウンタ値ラッチする手段と、上りデータの分離部に設けられ、共通フレーム内サンプリングアドレスを分離したタイミングで、サンプリングアドレス値をラッチする手段と、前記サンプリングアドレス値に対応するバッファを持ち、前記各割り込みに対応したサンプリングアドレスの指すバッファに割り込み発生時のカウント値平均値補正値として格納する手段と、前記バッファの値が設定され、前記カウンタのカウント値が設定値と一致すると基準クロックを発生する比較手段とにより構成するとよい。

0025

また、親局に有効端子データの多重を開始するためのハンドシェークに、共通フレーム内に定義されているULフラグを使用し、送信時ULフラグをレディ状態とし、サンプリングアドレス遅延時間を無効に設定して共通フレームを送出する手段を設け、子局に、有効端子データの多重を開始する時のハンドシェークに、共通フレーム内に定義されているULフラグを使用し、サンプリング同期規定のうちは、ULフラグをアンレディにして送出し、サンプリング同期化完了で、ULフラグをレディ状態で送出する手段を設けるとよい。

0026

1.基本方式
図11に示すPCM電流動作リレーのデータ・伝送システムにおいて、各局で収集・分配される端子データは、データの同時性が要求されている。同時性とは、次の2点である。

0027

(1)全局間で、データサンプリングタイミングの同期をとること。(サンプリングクロックま同期化)
(2)全局、同一のサンプリングクロックエッジで収集した端子データを、同一のマルチフレームに多重すること。(データの同期化)
上記(1)は、伝送遅延時間から算出した値で動作する基準クロックで、自局のサンプリングクロックに従属同期をかけることにより、全局間同期を実現する。

0028

上記(2)の実現のため、サンプリング信号に同期した、ナンバリング信号を生成する。これを自局のデータ収集モジュールが受け取ることにより、サンプリングタイミング及び、ナンバリングの双方を認識できる。

0029

図2に親局から折返局往復の、伝送時間を示す。時間t1で親局から送信されたフレームは、折返局を経て時間t2に親局に帰ってくる。伝送仕様上、この中間点は全局で一致していることになる。この点をサンプリング同期点と定め、サンプリングクロックの基準とする。

0030

伝送遅延時間t1〜t2は、各共通フレーム内・サンプリングアドレス(SA)の送受信を基準に測定する。共通フレームの送信間隔は、サンプリング間隔に等しい(位相は異なる)ので、全SAに関するサンプリング(SP)同期点を求めることにより、全局間で同期した、サンプリングクロックの基準信号を作ることができる。

0031

各局は、サンプリングクロック用発振器を備えている。これに基準クロックで従属同期をかけることにより、各局同一タイミングデータサンプリング信号を得ることができる。

0032

この信号は、サンプリング同期信号(SYNC1)と呼ばれる。系統周波数の1周期は12サンプリングされるので、これに0…11のナンバをつける。このため、12個おきのSYNC1に同期してアサートされる。SYNC4信号(サンプリング同期ナンバリング信号)を定義する。

0033

各局のリレーモジュールは、SYNC1をサンプリングトリガとし、SYNC4で順番を知る。SYNC4がアサートされているときのSYNC1でのサンプリングデータに、サンプリングナンバ♯0のタグをつける。それ以降、11までのシーケンシャルなタグをサンプリングデータに付加していくタグ♯0を最初に付けるタイミングを全局で合わせれば、データの同期生が確保できる。

0034

図1に上記サンプリング同期方式の要部回路ブロックを示す。図1において、1は位相比較の基準クロックを発生する基準クロック生成部、2は従属同期の対象となるベースクロック(1.544MHz)を発生するクロック源、3は基準クロックと位相比較し、ベースクロックを分周して従属同期信号を出力する従属同期部、4はこの分周出力とSYNC4強制同期信号からSP同期信号を生成するSYNC信号生成部である。

0035

2.基準クロックの生成
図3に基準クロック生成部の回路ブロックを示す。図3において、10は伝送遅延測定カウンタ、11はSAラッチ部、12および14は下り多重部及び上り分離部の受信SA保持用レジスタ、13及び15は伝送遅延測定カウント値のラッチ用カウンタ、16は発生する補正値(遅延時間)算出部、17はSA−補正値テーブル、18は基準クロックを出力するコンパレータである。

0036

伝送遅延測定カウンタ10は、1スーパーフレーム時間の周期を持ち、図4のようにフルカウントでゼロに戻る、自走カウンタである。1スーパーフレームは25704ビットなので、伝送レートから周期を求めると、約16.6mSとなる。カウンタ刻み(補正値精度)は、約640nSとなる。カウンタ幅は、15ビットである。カウンタ周期は、スーパーフレーム周期と等しいが、位相関係不定である。

0037

カウンタ13,15はSA送信・受信タイミングでカウンタ10の出力をラッチし、補正値算出部16はこのカウンタ値からSP同期カウンタ値を求める。この値は、伝送遅延時間の中間点に相当する、カウンタ上の値である。これを補正値と称する。各SA毎の補正値は、SAをインデックスで参照されるテーブル17で管理する。

0038

この補正値とカウンタ値をコンパレータ18に設定しておくと、カウンタ10が一周した後に補正値と一致する。ここが、あるサンプリングアドレス(SAn)に対応するSP同期点である。このタイミングでコンパレータ18は基準クロック・補正値一致割り込みを発生させる。一致割り込み発生毎にテーブル上の補正値を更新して行くと、基準クロックが、サンプリング周期て発生する。

0039

図4に伝送遅延時間と、カウンタ値の関係を示す。図の上側はフレームの時間対距離のパスとSP同期点との関係である。t1で送信された共通フレームにのみ存在しFAの次のフィールドに位置するフレームのSA部がt2で受信され、中間点をSP同期点としている様子を表している。斜線が奇跡である。図の下側が対応するカウンタの値である。横軸が時間・対軸がカウンタ値で、各時間毎のカウンタ値をプロットすると、図中の斜線となる。

0040

サンプリング同期点は、SPn・SPn+1…である。これら点は、伝送路に異常がなければ、全局一致した時間になる。ここで、任意のスーパーフレーム内・n番目のマルチフレームのサンプリングアドレスをSAnとすると、SP同期点は、SPnとなる。SP同期点では、基準クロックSPCLKnが生成される。SPnのSPCLKnは、1周期前のSAnにて求められた補正値である、比較カウント値CPn−1により生成される。

0041

図3について、基準クロック生成部1は、一定時間、伝送エラーなどが検出されず、受信データの信頼性が確認された後に、次手順でF/W処理をする。(図10の101〜105参照)
(1)下り多重部(12,13)は、共通フレーム内SAを送信したタイミングで、そのSA値とそのときの伝送遅延測定カウンタ値をラッチし、割り込みを発生する。(下りSA送信割り込み
(2)上り分離部(14,15)は、共通フレーム内SAを分離したタイミングで、上記同様にSA値とカウンタ値をラッチし、割り込みを発生する。(上りSA受信割り込み
(3)SA−補正値テーブル17は、SA値(0…11)に対応した12個のバッファを持ち、上記(1),(2)の割り込みに対応したSAの指すバッファに補正値(遅延時間)CSPとして格納する。補正値算出部16における補正値の算出方法は、後に述べる。

0042

このときの補正値の誤差が±20μS内になるまで待つ。精度内に収まったら、(4)に進む。

0043

(4)バッファ上の補正値をコンパレータ18に設定し、コンパレータをイネーブルにする。

0044

(5)カウンタ10が次の1周期に入り、コンパレータ18の設定値と一致すると、カウント一致割り込みが発生する。

0045

同時に、基準クロックが1つ発生する。

0046

(6)この割り込みにて、F/Wは、補正値バッファ内の次の値をコンパレータに設定する。

0047

(7)以降、補正値の精度を監視しながら、上記(5),(6)を繰り返す。

0048

2.1補正値の算出
補正値算出部16は、下りSA送信割り込みが、t1で発生したときのカウンタ13のカウント値をC1とし、同一SA値の上りSA受信割り込みがt2で発生したときのカウンタ15のカウント値をC2として、補正値CSPを算出する。基本的には(1)式又は(2)式で求める。(実際には、チューニングが必要)(図5参照)
C1<C2のとき(同一カウント内)は、
CSP=(C1+C2)/2 ……(1)
C1>C2のとき(一度フルカウント→ゼロ)は、
CSP=(C1+C2−T)/2 ……(2)
(Tは、フルカウント値)
2.2伝送エラー検出時の対策
サンプリングクロック同期において、SAの値は補正値設定時のポインタとなる。このSA値が正しくないと、他SAの補正値を破壊する可能性がある。このため、補正値をテーブル17に格納するとき、受信エラーステータスのチェックを行い、SAの正当性をチェックする必要がある。

0049

ただし、遅延値自体の正当性は、属するマルチフレームが正常でないとならない。

0050

正常運用中は、極端な伝送遅延の変動は発生し得ないが、上記の原因などにより、今回値が使用できないような場合は、前回の補正値をそのまま使用する。

0051

3.サンプリングクロックの従属同期
従属同期部3は、基準クロック生成部1で生成された基準クロックを基に、自局サンプリングクロックに従属同期をかけて全局で同期を取る。

0052

図6に従属同期部3のブロックを示す。図中、31は分周器、32は位相比較部で、位相比較部は基準クロックと分周器からのF/B信号との位相差から分周比を決定し、分周器は位相比較部で設定された分周比によりベークロックを分周するPLL回路構成となっている。

0053

3.1ベースクロックの周波数
PCMリレーシステム図11)は、系統60Hzの端子データサンプリングを行う。仕様上、系統1周期あたり12回データサンプリングを行うので、サンプリング周波数は720Hzとなる。それに対し、伝送レートは1.544MHzである。これをベースにすると、系統周波数との間で微少な誤差が生じる。この誤差は蓄積すると、サンプリングデータタイミンキグの狂いを発生させる。このため、サンプリングタイミングの基本クロックを伝送レートとする。

0054

ベースクロックを1.544MHzとし、基本分周比を2142に設定すると、1.544×106/2142=約720.821662Hz となる。

0055

この値に対し、従属同期部3の同期判定は、±32カウントの範囲内とする。この値は仕様(±20μS)を満足する。

0056

分周比が1違うときの周期の差は、1/1.544×106なので、約640nSとなる。これの32カウント分は、(1/1.544×106)×32=約20.73μS である。

0057

この原理は、系統50Hzでも問題なく適用が可能である。

0058

3.2同期成立判定
サンプリング同期は、従属同期回路3からのDPLLステータスが同期完了を示したときに同期成立と判定される。

0059

成立条件は、(補正値が±20μS以内の精度)及び(DPLLが従属同期完了)であり、同期はずれ条件は、(補正値が±20μS以上ずれた)又は(DPLLが従属同期はずれ)となる。

0060

4.SYNC1・2信号の生成
従属同期部3の出力は、SP同期信号生成部4により、SYNC1・2信号となる。SYNC4は、図7に示すようにSYNC1の12回アサートに1回アサートされる。これらは、従属同期成立・不成立に関わらず出力される。従属同期成立後は、基準クロックに同期した信号となる。

0061

4.1SYNC4信号の強制同期
SYNC4信号は、SYNC1信号のナンバ“0”でアサートされる。従属同期前は、初期化値で自走しているが、従属同期が完了し、SYNC1のナンバが明確になった時点で、SYNC4をその周期に強制同期させる。

0062

強制同期を行うときは、SA11の補正値一致割り込み処理中に、CSRの強制同期イネーブルビットをセットする。次に発生するSA0の補正値一致割り込み発生で、SYNC4が強制同期される。SYNC4は、SYNC1を入力とする12カウンタ回路で生成するので、このときにカウンタをリセットすればよい。

0063

5.データの同期化
SA補正値が集束した後、コンパレータ18での比較を開始するが、開始するSA値を特定しておくと、カウンタ10のカウンタ1周期後に発生する割り込みに対応する、サンプリングナンバを特定することができる。(図3
例えば、SA補正値の集束後SA0から比較を開始すると、最初の一致割り込みは、SA0のSP同期点となる。この処理を全局で行うと、一致割り込み(基準クロック)は、全局SA0相当から開始される。

0064

基準クロックの生成により、サンプリングクロックの従属同期が始まる。同期完了時点で、SYNC1信号と基準クロックは同期している。基準クロックは、SA値で特定されているので、それに同期しているSYNC1も、同様にSA値で特定することができる。(図4
信号SYNC4は、サンプリングナンバ0で発生することになっているが、この時点では自走状態になっているので、強制同期をする必要がある。つまり、SA値に同期しているSYNC1が“0”を指したときに、SYNC4を生成するカウンタをリセットする。

0065

このときのF/W処理は、次の手順で行う。(図10の106〜108参照)
(1)従属同期部3のDPLLステータスから、従属同期完了を知る。

0066

(2)サンプリングナンバ11の一致割り込み(ナンバ0の補正値をロードする)で、CPUにより操作される制御用レジスタ(CSR)の強制同期ビットをセットする。

0067

各局はAIモジュールによりSYNC4を基準として端子データ・パケットのタグNo.を決める。この信号のアサートから、タグNo.を0,1,2,3,4…と付けていく。

0068

CPU及びサンプリング同期回路は、このタグNo,を基に、送信データの管理を行う。これによると、あるサンプリングクロックでサンプルされるデータは、全局で同じ送信バッファエリアに、格納されることになる、(送信バッファは、サンプリングアドレスに対応した、12個の端子データエリアから構成されている。)
この処理で、データの同期化が実現される。

0069

この、強制同期処理が完了して、自局のサンプリング同期が成立する。この同期化の模様図8に示す。

0070

5.1 SA遅延時間
サンプリングクロック(SPCLK)従属同期完了後、各局は端子データ多重を開始する。この時点で、全局一致したポインタ管理による、端子データのアクセス可能になっているので、親局は共通フレームで、このマルチフレームMFには、送信バッファ上の、どのエリアのデータを多重すればよいかを指示する。この値が、共通フレームにのみ位置するSA遅延時間フィールドに格納される。

0071

SA遅延時間は、親局が確実にデータを多重できる、最新のサンプリングナンバを表す。

0072

図9に示すように、SA遅延時間は回線伝送遅延量により、ロードされる値が異なる。

0073

図9の左側では、遅延時間が短いので、例えば親局は、マルチフレームMF2にはSP0のデータは確実に多重できる。それに対し、図9の右側では、マルチフレームMF2には同期点SP10のデータが多重可能となる。これは、伝送遅延時間が長くなるほど、フレームが折返局に到達する時間が長くなり、その結果MF2に対応するSP2が、相対的に遅れるためである。

0074

5.2 SA遅延時間の算出
サンプリングアドレスSAnのマルチフレームに、親局が設定するSA遅延時間値は、親局の伝送遅延時間値は1/2を、マルチフレーム換算した値となる。換算値をmとすると、n−mが、SAn送信直前のSPナンバになる。マルチフレームタイミングと、サンプリングタイミングとの非同期性を考慮して、さらに−1する。

0075

図9の左側では、m=1になるので、n=2とするとSPナンバは0になる。同様に、図9の右側では、m=3で、n=2のときSPナンバは10である。

0076

5.3端子データ同期のハンドシェイク
サンプリング同期処理過程において、SA遅延時間を設定することにより、各局が有効端子データの多重を開始する。この時のハンドシェイクに、共通フレーム内に定義されているULフラグ(同期確認フラグ)を使用する。F/W処理は次の手順で行う。(図10の109〜111参照)
親局送信時
ULフラグをレディ状態・SA遅延時間を無効値に設定して、共通フレームを送信する。
各子局
サンプリング同期未完のうちは、ULフラグをアンレディ(サンプリング同期未確立)にして送出する。

0077

サンプリング同期完了(DPLLステータスが同期完了+保護時間+SYNC4強制同期完了)で、ULフラグをレディ(サンプリング同期確立)状態で送出。

0078

SA遅延時間が無効値のうちは、ダミーの端子データを多重
親局受信時
ULフラグをアンレディ状態で受信:サンプリング同期未完の局がある。

0079

ULフラグをレディ状態で受信:全局、サンプリング同期完了。

0080

この後、SA遅延時間を有効値に設定する。

0081

各子局+親局
有効なSA遅延時間を受けて、値に対応する、送信バッファの端子データを多重する。

発明の効果

0082

本発明は、上述のとおり構成されているので、次に記載する効果を奏する。

0083

(1)親局交代時及び、初期段階におけるサンプリング同期ずれに対し、各子局側が時間をかけて収束することにより、一定周期処理の時間歪を小さくできる。

0084

(2)各子局が、同一方式にて収束するので、効率的にサンプリング点同一化することができる。

0085

(3)DPLL回路を使用しているため、引っ込み時間が高速化できる。

図面の簡単な説明

0086

図1サンプリング同期関連回路のブロック図。
図2往復の伝送時間を示すグラフ
図3基準クロック生成部のブロック図。
図4伝送遅延時間とカウンタ値のタイミング図。
図5補正値の算出の説明図。
図6従属同期部のブロック図。
図7信号のタイミング図。
図8同期化の説明図。
図9多重フレームの伝送時間とサンプリング同期信号の関係を示すグラフ。
図10サンプリング同期化の処理フロー図。
図11PCM電流作動リレーの伝送路の形態図。
図12フレームフォーマットの説明図。
図13局の基本構成を示すブロック図。
図14データ多重化の流れの説明図。

--

0087

1…基準ブロック生成部
2…ベースクロック源
3…従属同期部
4…SYNC信号生成部
10…伝送遅延測定カウンタ
11…SAラッチ部
12…下り多重部の受信SA保持用レジスタ
13…下り多重部のラッチ用カウンタ
14…上り分離部の受信SA保持用レジスタ
15…上り分離部のラッチ用カウンタ
16…補正値算出部
17…SA−補正値テーブル
18…コンパレータ
31…分周器
32…位相比較部
MS…親局
RS0〜RS4…リモート局(子局)

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ